JPH01223699A - メモリ集積回路 - Google Patents
メモリ集積回路Info
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- JPH01223699A JPH01223699A JP63048289A JP4828988A JPH01223699A JP H01223699 A JPH01223699 A JP H01223699A JP 63048289 A JP63048289 A JP 63048289A JP 4828988 A JP4828988 A JP 4828988A JP H01223699 A JPH01223699 A JP H01223699A
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- Japan
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- memory
- pads
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- integrated circuit
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- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
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- 229910052737 gold Inorganic materials 0.000 description 1
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Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体メモリに係り、籍に複数個のアドレスパ
ッドのうちの少なくとも１個がメモリチ，ｆ内でアドレ
ス入力のハイレベル電位またはロウレベル電位に固定さ
れて製造されること罠よって、本来のメモリ容量よシ小
さいメモリ容量のものとして製品化されたメモリ集積回
路に関する。
ッドのうちの少なくとも１個がメモリチ，ｆ内でアドレ
ス入力のハイレベル電位またはロウレベル電位に固定さ
れて製造されること罠よって、本来のメモリ容量よシ小
さいメモリ容量のものとして製品化されたメモリ集積回
路に関する。
（従来の技術）
メモリ集積回路は、近年、大容量化に伴って果槓度が増
しておシ、デディンルール（最小寸法）は減少の一方で
６９、製品として機能するメモリ集積回路の歩留シを同
上させることが一層困難となプ、生産コストの上昇をま
ねいている。
しておシ、デディンルール（最小寸法）は減少の一方で
６９、製品として機能するメモリ集積回路の歩留シを同
上させることが一層困難となプ、生産コストの上昇をま
ねいている。
従来、メモリ果横回ｗ＆を製品化するには、メモリ容量
の全ピットが良品であるか、または不良ピ、トが存在し
た場合に不良のメモリセルの全てを予備の正′κセルに
よシ置き換えて救隣することが必要でるる。
の全ピットが良品であるか、または不良ピ、トが存在し
た場合に不良のメモリセルの全てを予備の正′κセルに
よシ置き換えて救隣することが必要でるる。
しかし、上記のように不良セルの救隣ヲ行うためには、
予備のメモリセルをチップ上く形成しておくことが必要
でア）、この予備のメモリセルよシ不良のメモリセルが
多い場合κは、不良セルのあ 一部は救済不能で番るので製品化が不ｏＴ！となシ、メ
モリ集積回路の生産上の歩留りが低下してしまうという
問題があった。
予備のメモリセルをチップ上く形成しておくことが必要
でア）、この予備のメモリセルよシ不良のメモリセルが
多い場合κは、不良セルのあ 一部は救済不能で番るので製品化が不ｏＴ！となシ、メ
モリ集積回路の生産上の歩留りが低下してしまうという
問題があった。
（発明が解決しようとする課題）
本発明は、上記したように不良セルが存在するときに製
品化が不可能になる場合があるという問題魚を解決すべ
くなされたもので、不良セルが存在する場合でも、この
不良セルのアドレスを含む所定アドレス領域のメモリセ
ル群を使用しない小さなメモリ容量のものとして製品化
することができ、生産上の歩留シが向上するメモリ集積
回路を提供することを目的とする。
品化が不可能になる場合があるという問題魚を解決すべ
くなされたもので、不良セルが存在する場合でも、この
不良セルのアドレスを含む所定アドレス領域のメモリセ
ル群を使用しない小さなメモリ容量のものとして製品化
することができ、生産上の歩留シが向上するメモリ集積
回路を提供することを目的とする。
［発明の慎成］
（課題を解決するための手段）
本発明のメモリ集積回路は、メモリセルアレイのメモリ
セルのアドレスを指定するアドレス信号の各ピットに対
応して設けられている複数のノ母ッドのうち、上記メモ
リセルアレイにおける不良セルを宮む所定のメモリプロ
、りを指定するアドレスビｙ）Ｋ対応するパッドが、ア
ドレスピットのハイレベルに相当する電位端またはアド
レスピットのロウレベルに相当する電位端に電気的に接
続されてなることを特徴とする。
セルのアドレスを指定するアドレス信号の各ピットに対
応して設けられている複数のノ母ッドのうち、上記メモ
リセルアレイにおける不良セルを宮む所定のメモリプロ
、りを指定するアドレスビｙ）Ｋ対応するパッドが、ア
ドレスピットのハイレベルに相当する電位端またはアド
レスピットのロウレベルに相当する電位端に電気的に接
続されてなることを特徴とする。
（作用）
上記不良セルのアドレスを含む所定アドレス領域を使用
しない小さなメモリ容量（メモリセルアレイの全てを使
用する場合の本来のメモリ容量に比べて）のメモリ集積
回路として製品化が可能であるので、メモリ集積回路の
生産上の歩留りが向上する。
しない小さなメモリ容量（メモリセルアレイの全てを使
用する場合の本来のメモリ容量に比べて）のメモリ集積
回路として製品化が可能であるので、メモリ集積回路の
生産上の歩留りが向上する。
このように製品化されたメモリ集積回路は、前記したよ
うに固定電位の電位端に接続されたアドレス・９ツドを
除く他のアドレスパッドにアドレス信号が入力すること
によって、正常なメモリセルにのみアクセスすることが
できる。
うに固定電位の電位端に接続されたアドレス・９ツドを
除く他のアドレスパッドにアドレス信号が入力すること
によって、正常なメモリセルにのみアクセスすることが
できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すメモリセル群１において、チップ中央部に
はメモリセルアレイ２が設けられており、チップ周辺部
には各糧の・臂ツド（電源ｚ４ ｙド、接地パッド、ア
ドレス信号人力、入出力）臂、ド等）３・・−が設けら
れている。この場合、第２図に示すように、複数個のア
ドレスパッドＰＡ、、ＰＡ。
はメモリセルアレイ２が設けられており、チップ周辺部
には各糧の・臂ツド（電源ｚ４ ｙド、接地パッド、ア
ドレス信号人力、入出力）臂、ド等）３・・−が設けら
れている。この場合、第２図に示すように、複数個のア
ドレスパッドＰＡ、、ＰＡ。
・・・ＰＡｎの近傍（）母、ド配列の配列延長方向ある
いは・母、ド配列内）Ｋアドレス電位固定用の２個の電
位固定用パッドＰＤ、ＰＳが設けられている。
いは・母、ド配列内）Ｋアドレス電位固定用の２個の電
位固定用パッドＰＤ、ＰＳが設けられている。
この２１１ｆｆｉの電位固定用／ヤツドＰＤ、ＰＳは各
対応してチップ内部のＶＤＤ ’！ＩＥ源配線およびＶ
ｔｓ を位（接地電位）配＋＠ＩＫ連なっている。
対応してチップ内部のＶＤＤ ’！ＩＥ源配線およびＶ
ｔｓ を位（接地電位）配＋＠ＩＫ連なっている。
ここで、上記アドレスツクッドＰＡ、〜ＰＡｎにアドレ
ス信号の各アドレスピッ）ＡＯ，Ａ７・・・Ａｎが対応
して入力したときに、このアドレス信号のアドレス内容
に対応してメモリセルアレイ２のメモリセルを選択指定
するためのアドレス選択回路系の図示を省略している。
ス信号の各アドレスピッ）ＡＯ，Ａ７・・・Ａｎが対応
して入力したときに、このアドレス信号のアドレス内容
に対応してメモリセルアレイ２のメモリセルを選択指定
するためのアドレス選択回路系の図示を省略している。
この場合、アドレスマルチプレクサを内蔵しないＳＲＡ
Ｍ （スタティック型ランダムアクセスメモリ）の場合
には、第３図に示すように、最上位のアドレスピットＡ
０が″１″でおるか′０″であるかによって、メモリセ
ルアレイ２が２区分されてなる第１のメモリブロック２
人および第２のメモリプロ、り２Ｂのどちらか一方を選
択指定することが可能になっている。
Ｍ （スタティック型ランダムアクセスメモリ）の場合
には、第３図に示すように、最上位のアドレスピットＡ
０が″１″でおるか′０″であるかによって、メモリセ
ルアレイ２が２区分されてなる第１のメモリブロック２
人および第２のメモリプロ、り２Ｂのどちらか一方を選
択指定することが可能になっている。
そこで、メモリ集積回路の製造途中におけるダインート
で、不良メモリセル（×印で図示する。）が存在し、且
つ、この不良セルが上記２個のメモリプロ、り２Ａ、２
Ｂのいずれか一方（たとえば２Ｂ）にのみ存在すること
が検出された場合には、最上位アドレスピットＡＯ用の
アドレスツク、ドＰＡ、の電位を上記不良セルが存在す
るメモリプロ、りの選択指定が不可能になるレベル（不
例では１１″Ｒレベル）に固定しておくことによって、
この固定電位によって正常なメモリプロ、り２Ａが選択
指定される。したがって、最上位アドレスピットＡＯを
除く残シのアドレスピットＡ１〜Ａｎからなるアドレス
信号人力によって正常なメモリプロ、り２人のメモリセ
ルの選択指定が可能になる。侯百すれば、従来なら不良
品となるところが、本来のメモリ容量（前記メモリセル
アレイの全ビット分）に比べて半分のメモリ容量（正常
なメモリプロ、りのピット分）のメモリ集積回路として
製品化することが可能になる。この場合、前記最上位ア
ドレスピットＡＱ用のアドレスパッドＰＡ。
で、不良メモリセル（×印で図示する。）が存在し、且
つ、この不良セルが上記２個のメモリプロ、り２Ａ、２
Ｂのいずれか一方（たとえば２Ｂ）にのみ存在すること
が検出された場合には、最上位アドレスピットＡＯ用の
アドレスツク、ドＰＡ、の電位を上記不良セルが存在す
るメモリプロ、りの選択指定が不可能になるレベル（不
例では１１″Ｒレベル）に固定しておくことによって、
この固定電位によって正常なメモリプロ、り２Ａが選択
指定される。したがって、最上位アドレスピットＡＯを
除く残シのアドレスピットＡ１〜Ａｎからなるアドレス
信号人力によって正常なメモリプロ、り２人のメモリセ
ルの選択指定が可能になる。侯百すれば、従来なら不良
品となるところが、本来のメモリ容量（前記メモリセル
アレイの全ビット分）に比べて半分のメモリ容量（正常
なメモリプロ、りのピット分）のメモリ集積回路として
製品化することが可能になる。この場合、前記最上位ア
ドレスピットＡＱ用のアドレスパッドＰＡ。
の電位固定は、このアドレスパッドＰＡ、を′１”レベ
ルに固定する場合には電源電位固定用の電位固定用・母
、ドＰＤと上記アドレス・母、ドＰＡ、と金ポンディン
グワイヤ２Ｑによシ接続しておけばよく、上記アドレス
・母、ドＰＡｏを”０”レベルに固定する場合には、こ
れと接地電位固定用の電位固定用ノぐ、ドＰＳとをざン
ディングワイヤにより接続しておけばよい。
ルに固定する場合には電源電位固定用の電位固定用・母
、ドＰＤと上記アドレス・母、ドＰＡ、と金ポンディン
グワイヤ２Ｑによシ接続しておけばよく、上記アドレス
・母、ドＰＡｏを”０”レベルに固定する場合には、こ
れと接地電位固定用の電位固定用ノぐ、ドＰＳとをざン
ディングワイヤにより接続しておけばよい。
一方、アドレスマルチブレクチを内蔵しているＤＲＡＭ
（ダイナミ、りｆｉ ＲＡＭ ）の場合には、アドレ
スノや、ドＰＡ、〜ＰＡｎに対してロウアドレス信号の
アドレスビｙ ） ＲＡ Ｏ−ＲＡ ｎが入力した後に
カラムアドレス信号のアドレスビ、） ＣＡ１７Ｓ−Ｃ
Ａｎが入力する。これによって゛、第４図に示すように
、ロウアドレスの最上位アドレスピットＲＡＯの＠ＩＺ
＋″０″とカラムアドレスの最上位アドレスビ、ｙトＣ
Ａ（ｌａｌｌ”、０”との４通）の組合せによシ、メモ
リセルアレイ２が４区分されてなる第１のメモリブロッ
ク２Ａ〜第４のメモリプロ、り２Ｄのいずれか１個を選
択指定することが可能になっている。
（ダイナミ、りｆｉ ＲＡＭ ）の場合には、アドレ
スノや、ドＰＡ、〜ＰＡｎに対してロウアドレス信号の
アドレスビｙ ） ＲＡ Ｏ−ＲＡ ｎが入力した後に
カラムアドレス信号のアドレスビ、） ＣＡ１７Ｓ−Ｃ
Ａｎが入力する。これによって゛、第４図に示すように
、ロウアドレスの最上位アドレスピットＲＡＯの＠ＩＺ
＋″０″とカラムアドレスの最上位アドレスビ、ｙトＣ
Ａ（ｌａｌｌ”、０”との４通）の組合せによシ、メモ
リセルアレイ２が４区分されてなる第１のメモリブロッ
ク２Ａ〜第４のメモリプロ、り２Ｄのいずれか１個を選
択指定することが可能になっている。
そこで、上記４個のメモリプロ、り２Ａ〜２Ｄのうちの
１個（たとえば２Ｄ）に不良セルが存在することがグイ
ノートによシ検出された場合には、上記不良セルが存在
するメモリプロ、り２Ｄの選択指定が不可ｎ巨なレベル
となるように％最上位アドレスビット用のアドレスパッ
ドＡ（１７を前記電位固定用パッドＰＤ、ＰＳの一方に
接続しておくことによって、その電位を固定しておく。
１個（たとえば２Ｄ）に不良セルが存在することがグイ
ノートによシ検出された場合には、上記不良セルが存在
するメモリプロ、り２Ｄの選択指定が不可ｎ巨なレベル
となるように％最上位アドレスビット用のアドレスパッ
ドＡ（１７を前記電位固定用パッドＰＤ、ＰＳの一方に
接続しておくことによって、その電位を固定しておく。
これによシ、このアドレスパッドＡＯの固定電位（本例
では′１”）によって１個のメモリグ口、り（正常なメ
モリブロック）２Ａが選択指定される。したがって、最
上位アドレスビットを除くロウアドレス信号入力および
カラムアドレス信号入力によって正常なメモリブロック
のメモリセルの選択指定が可能になる。換ゴすれば、従
来なら不良品となるところが、本来のメモリ容量啓比べ
て１／４のメモリ容量のメモリ集積回路として製品化す
ることか可能になる。
では′１”）によって１個のメモリグ口、り（正常なメ
モリブロック）２Ａが選択指定される。したがって、最
上位アドレスビットを除くロウアドレス信号入力および
カラムアドレス信号入力によって正常なメモリブロック
のメモリセルの選択指定が可能になる。換ゴすれば、従
来なら不良品となるところが、本来のメモリ容量啓比べ
て１／４のメモリ容量のメモリ集積回路として製品化す
ることか可能になる。
なお、上記実施例では、アドレス電位固定用パ、ドとし
て専用の・ｆ、ドを設けたが、通常の電源パッド、接地
ｚ４ ｙドを兼用するようにしてもよい。
て専用の・ｆ、ドを設けたが、通常の電源パッド、接地
ｚ４ ｙドを兼用するようにしてもよい。
また、アドレス電位固定用・母ツドを最上位アドレスビ
ット用のアドレスパッドの近くく設けておけば、このア
ドレスパッドの電位固定が必要となっ九場合に両・母、
ド間のワイヤざンｆ４ングを容易に行うことができる。
ット用のアドレスパッドの近くく設けておけば、このア
ドレスパッドの電位固定が必要となっ九場合に両・母、
ド間のワイヤざンｆ４ングを容易に行うことができる。
また、最上位アドレスピット以外のアドレスビットも電
位固定する必要がある場合には、アドレス電位固定用パ
ッドを増設すればよい。また、アドレスパッドを電位固
定するためには、上記・フッド間のワイヤボンディング
に限らず、リード間のワイヤボンディング、リードとパ
ッドとの間のワイヤがンディング、メタルオグシ１ン、
ヒユーズ素子、トランジスタスイッチなど檀々の手段を
採用することができる。
位固定する必要がある場合には、アドレス電位固定用パ
ッドを増設すればよい。また、アドレスパッドを電位固
定するためには、上記・フッド間のワイヤボンディング
に限らず、リード間のワイヤボンディング、リードとパ
ッドとの間のワイヤがンディング、メタルオグシ１ン、
ヒユーズ素子、トランジスタスイッチなど檀々の手段を
採用することができる。
また、不良セル救隣用の予備セルを設けているメモリ集
積回路であっても、不良セルの数が多くて予備セルによ
プ全てを救済することが不可能であって不良セルが残る
場合には、上記したようにメモリ容量の小さなものとし
て製品化することが可能である。゛ また、メモリ容量の小さな集積回路として製品化する場
合、この小さなメモリ容量と同じ容量を持つ従来のメモ
リ集積回路と同じ外装器に実装すれば、ユーザは従来の
プリント基板に本発明のメモリ集積回路を実装できるな
ど、ユーザの使い勝手が向上する。
積回路であっても、不良セルの数が多くて予備セルによ
プ全てを救済することが不可能であって不良セルが残る
場合には、上記したようにメモリ容量の小さなものとし
て製品化することが可能である。゛ また、メモリ容量の小さな集積回路として製品化する場
合、この小さなメモリ容量と同じ容量を持つ従来のメモ
リ集積回路と同じ外装器に実装すれば、ユーザは従来の
プリント基板に本発明のメモリ集積回路を実装できるな
ど、ユーザの使い勝手が向上する。
［発明の効果］
上述したように本発明のメモリ集積回路によれば、不良
セルが存在することによって従来ならば不良品となるも
のでも不良セルを含む所定のメモリプロ、りを使用しな
い小さなメモリ容量のものとして製品化することができ
るので、メモリの大容量化に伴う不良品の増加を抑制し
て生産上の歩留シを向上することができる。
セルが存在することによって従来ならば不良品となるも
のでも不良セルを含む所定のメモリプロ、りを使用しな
い小さなメモリ容量のものとして製品化することができ
るので、メモリの大容量化に伴う不良品の増加を抑制し
て生産上の歩留シを向上することができる。
第１図は本発明のメモリ集積回路の一夷流例を概略的に
示す構成説明図、第２図は第１図中のチップ周辺部の一
部を示す構成説明図、第３図は第１図のメモリ集積回路
がＳＲＡＭである場合のメモリセルアレイにおける複数
のメモリプロ、りとこれを選択指定するアドレスビット
データとの対応関係および不良メモリセルが存在するブ
ロックと実際に使用されるブロックとの関係を示す図、
第４図は第１図のメモリ集積回路がＤＲＡＭである場合
のメモリセルアレイにおける複数のメモリブロックとア
ドレスビットデータとの対応関係および不良メモリセル
が存在するプロ、りと実際に使用されるプロ、りとの関
係を示す図である。 １・・・メモリチップ、２・・・メモリセルアレイ、３
・・・・母ッド、２０・・・ゴ／ディングワイヤ、ＰＡ
。 〜ＰＡｎ・・・アドレスノ母、ド、ＰＤ・・・電源電位
固定用ノぐ、ド、ＰＳ・・・接地゛電位固定用ノｆ、ド
、２Ａ〜２Ｄ・・・メモリプロ、り。 出願人代壇人 弁理士 鈴 江 武 彦第１図 第２図
示す構成説明図、第２図は第１図中のチップ周辺部の一
部を示す構成説明図、第３図は第１図のメモリ集積回路
がＳＲＡＭである場合のメモリセルアレイにおける複数
のメモリプロ、りとこれを選択指定するアドレスビット
データとの対応関係および不良メモリセルが存在するブ
ロックと実際に使用されるブロックとの関係を示す図、
第４図は第１図のメモリ集積回路がＤＲＡＭである場合
のメモリセルアレイにおける複数のメモリブロックとア
ドレスビットデータとの対応関係および不良メモリセル
が存在するプロ、りと実際に使用されるプロ、りとの関
係を示す図である。 １・・・メモリチップ、２・・・メモリセルアレイ、３
・・・・母ッド、２０・・・ゴ／ディングワイヤ、ＰＡ
。 〜ＰＡｎ・・・アドレスノ母、ド、ＰＤ・・・電源電位
固定用ノぐ、ド、ＰＳ・・・接地゛電位固定用ノｆ、ド
、２Ａ〜２Ｄ・・・メモリプロ、り。 出願人代壇人 弁理士 鈴 江 武 彦第１図 第２図
Claims (2)
- （１）メモリセルアレイのメモリセルのアドレスを指定
するアドレス信号の各ビットに対応して設けられている
複数のアドレスパッドのうち、上記メモリセルアレイに
おける不良メモリセルを含む所定のメモリブロックを指
定するアドレスビットに対応するアドレスパッドが、ア
ドレスビットのハイレベルまたはロウレベルに相当する
電位端に接続されてなることを特徴とするメモリ集積回
路。 - （２）同じメモリ容量を有する別構成のメモリ集積回路
と同じ外装器に実装されていることを特徴とする請求項
１記載のメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048289A JPH01223699A (ja) | 1988-03-01 | 1988-03-01 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048289A JPH01223699A (ja) | 1988-03-01 | 1988-03-01 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223699A true JPH01223699A (ja) | 1989-09-06 |
Family
ID=12799278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048289A Pending JPH01223699A (ja) | 1988-03-01 | 1988-03-01 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04285799A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 半導体メモリ装置 |
| JP2008198280A (ja) * | 2007-02-13 | 2008-08-28 | Elpida Memory Inc | 半導体記憶装置及びその動作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771598A (en) * | 1980-10-23 | 1982-05-04 | Toshiba Corp | Semiconductor memory device |
| JPS5940392A (ja) * | 1982-08-30 | 1984-03-06 | Toshiba Corp | 半導体メモリ |
-
1988
- 1988-03-01 JP JP63048289A patent/JPH01223699A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771598A (en) * | 1980-10-23 | 1982-05-04 | Toshiba Corp | Semiconductor memory device |
| JPS5940392A (ja) * | 1982-08-30 | 1984-03-06 | Toshiba Corp | 半導体メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04285799A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 半導体メモリ装置 |
| JP2008198280A (ja) * | 2007-02-13 | 2008-08-28 | Elpida Memory Inc | 半導体記憶装置及びその動作方法 |
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