JPH0714002B2 - チップへの信号供給方法 - Google Patents
チップへの信号供給方法Info
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- JPH0714002B2 JPH0714002B2 JP59096917A JP9691784A JPH0714002B2 JP H0714002 B2 JPH0714002 B2 JP H0714002B2 JP 59096917 A JP59096917 A JP 59096917A JP 9691784 A JP9691784 A JP 9691784A JP H0714002 B2 JPH0714002 B2 JP H0714002B2
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- signal
- chips
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置の、外部との接続端子に関するも
のである。
のである。
シリコン等の基板上に製作されたトランジスタや集積回
路は、電子回路部品として既に広く普及している。これ
らの半導体装置のチツプ自体はきわめて小さくできるも
のの、従来は、これを実装する際に大きな体積を必要と
するという欠点を有していた。半導体記憶装置（以下半
導体メモリと略す）を例にとつて説明すると、特表昭55
−501195「動的ランダムアクセスメモリの構成」におい
て64KビツトダイナミツクRAMの実現例が示されている
が、現在の技術レベルで製作した場合、チツプの平面積
は通常30平方ミリメートル程度の大きさとなる（文献、
日経エレクトロニクス、1980年９月29日号、78ページ〜
94ページ）。チツプの厚みは約0.4ミリメートルであ
る。ところが、64KビツトダイナミツクRAMは、通常は８
本ずつの端子を両側につけた、いわゆる16ピンデユアル
インラインパツケージに実装されるため、パツケージ平
面積は約150平方ミリメートルとなり、またパツケージ
高さは約４ミリメートルとなる。したがつて、チツプを
パツケージに実装することにより、平面積にして５倍、
高さで10倍にも達しており、電子回路を高密度化する上
での大きな障害となつていた。また、一般に、半導体メ
モリでは、１個では充分な容量を確保できない場合が多
い。そのため、大規模なメモリシステムが必要な場合に
は、前記の64KビツトダイナミツクRAMの様な半導体メモ
リを多数使用してメモリシステムとするのであるが、こ
のとき、番地選択（以下アドレスと略す）信号やデータ
信号、さらには電源等も各素子に並列に加えられるた
め、半導体メモリ以外の素子の数はきわめて少なく、メ
モリシステム内には、16ピンデユアルインラインパツケ
ージに実装された半導体メモリの列が多数並列に接続さ
れている場合が多い。したがつて前述の、パツケージに
実装することによるスペース上のデメリツトは、きわめ
て大きなものとなつていた。また、大規模な装置では、
当然、部品点数も増えるし、ソケツトや半田付けによる
接続点も増加するから、それだけ工作不良等のトラブル
が起きやすいという欠点も有していた。
路は、電子回路部品として既に広く普及している。これ
らの半導体装置のチツプ自体はきわめて小さくできるも
のの、従来は、これを実装する際に大きな体積を必要と
するという欠点を有していた。半導体記憶装置（以下半
導体メモリと略す）を例にとつて説明すると、特表昭55
−501195「動的ランダムアクセスメモリの構成」におい
て64KビツトダイナミツクRAMの実現例が示されている
が、現在の技術レベルで製作した場合、チツプの平面積
は通常30平方ミリメートル程度の大きさとなる（文献、
日経エレクトロニクス、1980年９月29日号、78ページ〜
94ページ）。チツプの厚みは約0.4ミリメートルであ
る。ところが、64KビツトダイナミツクRAMは、通常は８
本ずつの端子を両側につけた、いわゆる16ピンデユアル
インラインパツケージに実装されるため、パツケージ平
面積は約150平方ミリメートルとなり、またパツケージ
高さは約４ミリメートルとなる。したがつて、チツプを
パツケージに実装することにより、平面積にして５倍、
高さで10倍にも達しており、電子回路を高密度化する上
での大きな障害となつていた。また、一般に、半導体メ
モリでは、１個では充分な容量を確保できない場合が多
い。そのため、大規模なメモリシステムが必要な場合に
は、前記の64KビツトダイナミツクRAMの様な半導体メモ
リを多数使用してメモリシステムとするのであるが、こ
のとき、番地選択（以下アドレスと略す）信号やデータ
信号、さらには電源等も各素子に並列に加えられるた
め、半導体メモリ以外の素子の数はきわめて少なく、メ
モリシステム内には、16ピンデユアルインラインパツケ
ージに実装された半導体メモリの列が多数並列に接続さ
れている場合が多い。したがつて前述の、パツケージに
実装することによるスペース上のデメリツトは、きわめ
て大きなものとなつていた。また、大規模な装置では、
当然、部品点数も増えるし、ソケツトや半田付けによる
接続点も増加するから、それだけ工作不良等のトラブル
が起きやすいという欠点も有していた。
本発明は、このような欠点を除去するため、パツケージ
を介さずに、チツプとチツプとを接続できるようにした
ものである。
を介さずに、チツプとチツプとを接続できるようにした
ものである。
本発明は、チツプ内に、チツプ本来の機能を果たすため
の回路を備えると同時に、配線のための領域を設け、複
数のチツプ外部との接続端子（以下パツドと称する）を
該配線で結ぶことによつて、あるパツドを通して該チツ
プに加えられた入力信号を、別のパツドから出力して他
のチツプへの入力信号とすることを特徴としている。
の回路を備えると同時に、配線のための領域を設け、複
数のチツプ外部との接続端子（以下パツドと称する）を
該配線で結ぶことによつて、あるパツドを通して該チツ
プに加えられた入力信号を、別のパツドから出力して他
のチツプへの入力信号とすることを特徴としている。
以下、実施例に基き、本発明を詳細に説明する。第１図
は、本発明を実施した半導体メモリの例で、図中１は前
述の、64KビツトダイナミツクRAMの様な、半導体記憶装
置の、チツプ外形を示している。図中11は、この半導体
記憶装置がその本来の機能を果たすための回路部分であ
る。また、図中２は番地選択（以下アドレスと称す）信
号入力端子、３はアドレス信号出力端子、４は電源入力
端子、５は電源出力端子、６は記憶データの入力端子、
７は記憶データの出力端子、８は各入力端子と出力端子
を結ぶ配線である。この実施例では、本記憶装置には使
用しない９の入力端子と10の出力端子をも有している。
この端子は他の装置への信号を通過させるために使用さ
れる。なお本実施例では、２と３、４と５、６と７、９
と10の各端子については電気的に全く区別がないため、
各端子の入出力関係を逆にしても支障はない。なお、６
と７については入出力兼用端子で、内部回路は、いわゆ
るスリーステート回路となつている。第２図は、第１図
に示した本発明による半導体記憶装置を高密度に実装す
ることによつて、大規模の記憶装置を実現したものであ
る。図中12で示されている配線は、金又はアルミニウム
等の導電性細線を使つたワイヤボンデイング法や、ある
いは銅等の導電性薄膜で配線を描いた基板に直接チツプ
を取付ける、いわゆるギヤグボンデイング法により容易
に実現される。アドレス信号は、上方のチツプ13から、
中央のチツプ１のアドレス信号入力端子２に供給され
る。同時にチツプ内の配線８によつてチツプ１のアドレ
ス信号出力端子３にも信号が伝わり、下方のチツプ14に
も供給される。記憶データ信号や電源についても同様
に、左方のチツプ15から中央のチツプ１に供給され、さ
らに右方のチツプ16にも供給される。このようなくり返
しによつて、チツプとチツプとを接続するだけで、たく
さん並べられたチツプに信号や電源を供給できるので、
等価的に大規模な記憶装置を得ることができる。
は、本発明を実施した半導体メモリの例で、図中１は前
述の、64KビツトダイナミツクRAMの様な、半導体記憶装
置の、チツプ外形を示している。図中11は、この半導体
記憶装置がその本来の機能を果たすための回路部分であ
る。また、図中２は番地選択（以下アドレスと称す）信
号入力端子、３はアドレス信号出力端子、４は電源入力
端子、５は電源出力端子、６は記憶データの入力端子、
７は記憶データの出力端子、８は各入力端子と出力端子
を結ぶ配線である。この実施例では、本記憶装置には使
用しない９の入力端子と10の出力端子をも有している。
この端子は他の装置への信号を通過させるために使用さ
れる。なお本実施例では、２と３、４と５、６と７、９
と10の各端子については電気的に全く区別がないため、
各端子の入出力関係を逆にしても支障はない。なお、６
と７については入出力兼用端子で、内部回路は、いわゆ
るスリーステート回路となつている。第２図は、第１図
に示した本発明による半導体記憶装置を高密度に実装す
ることによつて、大規模の記憶装置を実現したものであ
る。図中12で示されている配線は、金又はアルミニウム
等の導電性細線を使つたワイヤボンデイング法や、ある
いは銅等の導電性薄膜で配線を描いた基板に直接チツプ
を取付ける、いわゆるギヤグボンデイング法により容易
に実現される。アドレス信号は、上方のチツプ13から、
中央のチツプ１のアドレス信号入力端子２に供給され
る。同時にチツプ内の配線８によつてチツプ１のアドレ
ス信号出力端子３にも信号が伝わり、下方のチツプ14に
も供給される。記憶データ信号や電源についても同様
に、左方のチツプ15から中央のチツプ１に供給され、さ
らに右方のチツプ16にも供給される。このようなくり返
しによつて、チツプとチツプとを接続するだけで、たく
さん並べられたチツプに信号や電源を供給できるので、
等価的に大規模な記憶装置を得ることができる。
大規模記憶装置を構成する場合、複数のメモリ列を並列
に接続し、アドレス信号に全く同じものを加えておい
て、チツプセレクト信号によつてメモリ列を選択する方
法がある。第３図および第４図は、チツプセレクト信号
の加え方に、本発明を適用したものである。第３図に
て、21、22、23、24はそれぞれが別個のチツプセレクト
信号の配線であり、この信号が活性化することにより４
列のメモリ列を独立に選択するものである。メモリチツ
プ20は、チツプセレクト入力端子17に信号が加わつた場
合、チツプセレクト配線19を通して内部回路が活性化し
て、動作するものである。同時に、この信号は、チツプ
セレクト出力端子18から出力されるが、このとき、使用
していない出力端子10との配列を一部変更することによ
り、４列のチツプはおのおの独立して選択される。すな
わち、左端のチツプは配線24のチツプセレクト信号が活
性化した時に選択され、その右側のチツプは配線23の、
その右側のチツプは配線22の、最も右のチツプは配線21
のそれぞれのチツプセレクト信号が活性化した時に選択
されるのである。第４図では、チツプとチツプを結ぶ配
線の並び方を一部変更することによつて第３図の場合と
同様の動作となるようにしたものである。また、第５図
と第６図はチツプセレクト信号を各チツプ内で発生する
方法を示したもので、第５図では、２進２桁の論理信号
を、選択信号線34と35によつて左端のチツプ29に加えて
いる。そして35によつて加えられた信号は左端のチツプ
から出力される時には論理反転増幅器27によつて反転さ
れて、その右側のチツプに供給される。このような接続
により、選択信号線34が論理“1"かつ35が論理“1"を示
していれば左端のチツプが選択され、34が論理“1"かつ
35が論理“0"ならばその右側のチツプが、34が論理“0"
かつ35が論理“0"ならばさらにその右側のチツプか、34
が論理“0"かつ35が論理“1"ならば右端のチツプがそれ
ぞれ選択される。このことは、上位のアドレス信号を加
えることによつてメモリ列を選択することができること
を示している。第６図では、選択信号線34の反転信号と
して36を、選択信号線35の反転信号として37を追加して
いる。この場合、第５図と同様に４つのチツプのうちい
ずれか１つを選択することができるが、さらに、選択信
号線34と36を両方とも論理“0"レベルにすることによ
り、どのチツプも選択されない状態を作ることもできる
し、34と36を両方とも論理“1"にすることにより、４つ
のうち２つのチツプが選択される様にすることも可能で
ある。
に接続し、アドレス信号に全く同じものを加えておい
て、チツプセレクト信号によつてメモリ列を選択する方
法がある。第３図および第４図は、チツプセレクト信号
の加え方に、本発明を適用したものである。第３図に
て、21、22、23、24はそれぞれが別個のチツプセレクト
信号の配線であり、この信号が活性化することにより４
列のメモリ列を独立に選択するものである。メモリチツ
プ20は、チツプセレクト入力端子17に信号が加わつた場
合、チツプセレクト配線19を通して内部回路が活性化し
て、動作するものである。同時に、この信号は、チツプ
セレクト出力端子18から出力されるが、このとき、使用
していない出力端子10との配列を一部変更することによ
り、４列のチツプはおのおの独立して選択される。すな
わち、左端のチツプは配線24のチツプセレクト信号が活
性化した時に選択され、その右側のチツプは配線23の、
その右側のチツプは配線22の、最も右のチツプは配線21
のそれぞれのチツプセレクト信号が活性化した時に選択
されるのである。第４図では、チツプとチツプを結ぶ配
線の並び方を一部変更することによつて第３図の場合と
同様の動作となるようにしたものである。また、第５図
と第６図はチツプセレクト信号を各チツプ内で発生する
方法を示したもので、第５図では、２進２桁の論理信号
を、選択信号線34と35によつて左端のチツプ29に加えて
いる。そして35によつて加えられた信号は左端のチツプ
から出力される時には論理反転増幅器27によつて反転さ
れて、その右側のチツプに供給される。このような接続
により、選択信号線34が論理“1"かつ35が論理“1"を示
していれば左端のチツプが選択され、34が論理“1"かつ
35が論理“0"ならばその右側のチツプが、34が論理“0"
かつ35が論理“0"ならばさらにその右側のチツプか、34
が論理“0"かつ35が論理“1"ならば右端のチツプがそれ
ぞれ選択される。このことは、上位のアドレス信号を加
えることによつてメモリ列を選択することができること
を示している。第６図では、選択信号線34の反転信号と
して36を、選択信号線35の反転信号として37を追加して
いる。この場合、第５図と同様に４つのチツプのうちい
ずれか１つを選択することができるが、さらに、選択信
号線34と36を両方とも論理“0"レベルにすることによ
り、どのチツプも選択されない状態を作ることもできる
し、34と36を両方とも論理“1"にすることにより、４つ
のうち２つのチツプが選択される様にすることも可能で
ある。
なお、本発明の実施例は上記の様な例に限られるもので
はなく、アドレス信号線やデータ信号線等の配線がもつ
と多数であつても本発明を適用することは可能である。
また、各種の信号線の配置についても任意であるし、ま
た、別種のチツプを混在させることも任意である。
はなく、アドレス信号線やデータ信号線等の配線がもつ
と多数であつても本発明を適用することは可能である。
また、各種の信号線の配置についても任意であるし、ま
た、別種のチツプを混在させることも任意である。
以上、実施例に示した様に、本発明によれば、個々の半
導体チップを個別のパッケージに実装することなく、狭
い間隔で多数のチップを１個のパッケージの中に並べて
配置することが可可能である。そのため、個別に実装す
ることによって生じる無駄な面積をきわめて少なくする
ことができ高密度に実装することが可能であるため、装
置を小型化できるという効果を生じる。特に、大規模記
憶装置の様に、同種のチツプを多数使用する場合にきわ
めて大きな効果を発揮する。また、本発明を実施すれ
ば、同時にいくつものチツプをパツケージに収容できる
ため、パツケージ外部での配線工程は減少するから、生
産コストが低下するという効果を生じるし、また、信頼
性が向上するという効果をも生じる。
導体チップを個別のパッケージに実装することなく、狭
い間隔で多数のチップを１個のパッケージの中に並べて
配置することが可可能である。そのため、個別に実装す
ることによって生じる無駄な面積をきわめて少なくする
ことができ高密度に実装することが可能であるため、装
置を小型化できるという効果を生じる。特に、大規模記
憶装置の様に、同種のチツプを多数使用する場合にきわ
めて大きな効果を発揮する。また、本発明を実施すれ
ば、同時にいくつものチツプをパツケージに収容できる
ため、パツケージ外部での配線工程は減少するから、生
産コストが低下するという効果を生じるし、また、信頼
性が向上するという効果をも生じる。
第１図は本発明の１実施例である。 第２図は第１図に示した本発明の実施例の、配置および
配線方法を示したものである。 第３図、第４図、第５図、第６図は、本発明の実施例に
て、チツプを選択する信号を加えるための、それぞれ違
う４つの方法を示したものである。 ２…アドレス信号入力端子、３…アドレス信号出力端
子、４…電源入力端子、５…電源出力端子、６…記憶デ
ータ入力端子、７…記憶データ出力端子、８…各入力端
子と出力端子を結ぶ配線。
配線方法を示したものである。 第３図、第４図、第５図、第６図は、本発明の実施例に
て、チツプを選択する信号を加えるための、それぞれ違
う４つの方法を示したものである。 ２…アドレス信号入力端子、３…アドレス信号出力端
子、４…電源入力端子、５…電源出力端子、６…記憶デ
ータ入力端子、７…記憶データ出力端子、８…各入力端
子と出力端子を結ぶ配線。
Claims (1)
- 【請求項１】複数のチップを半導体装置に実装し、 前記チップの外周部に複数の接続端子と、前記接続端子
に接続される内部回路と、を前記チップ内に設け、 前記接続端子同士を前記チップ内で接続し、 前記接続端子から入力された信号を前記半導体装置の他
の該チップへ内部配線を介して供給することを特徴とす
るチップへの信号供給方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096917A JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096917A JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60240140A JPS60240140A (ja) | 1985-11-29 |
| JPH0714002B2 true JPH0714002B2 (ja) | 1995-02-15 |
Family
ID=14177705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59096917A Expired - Lifetime JPH0714002B2 (ja) | 1984-05-15 | 1984-05-15 | チップへの信号供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714002B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516403B2 (ja) * | 1988-06-01 | 1996-07-24 | 富士通株式会社 | ウエハ・スケ―ル・メモリ |
| JP2585799B2 (ja) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | 半導体メモリ装置及びそのバーンイン方法 |
| JP2531827B2 (ja) * | 1990-04-25 | 1996-09-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2925337B2 (ja) * | 1990-12-27 | 1999-07-28 | 株式会社東芝 | 半導体装置 |
| TW232065B (ja) * | 1992-04-16 | 1994-10-11 | Sharp Kk | |
| US6016256A (en) * | 1997-11-14 | 2000-01-18 | The Panda Project | Multi-chip module having interconnect dies |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53140983A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
-
1984
- 1984-05-15 JP JP59096917A patent/JPH0714002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60240140A (ja) | 1985-11-29 |
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