JPS5920000Y2 - 半導体メモリデバイス - Google Patents

Description

【考案の詳細な説明】 〔考案の利用分野〕 本考案は、複数個の半導体メモリチップを１個のパッケ
ージに実装した半導体メモリデバイスの構成に関するも
のである。

〔考案の背景〕

半導体メモリチップは、本来の高速性およびバッチ生産
によりコストの大幅なダウンおよび小形化などの点にお
いて優れた特徴をもっている。

第１図は、一般の半導体メモリデバイスの一例を示す斜
視図である。

図中、１は平板状のパッケージ、２はこのパッケージ上
に実装された半導体メモリチップ、３はパッケージ１の
両側壁に装着された複数個の電極引出端子である。

このように従来の半導体メモリテ゛バイスは、１個の半
導体メモリチップを１個のパッケージに実装しており、
この種のテ゛バイスを用いてメモリ装置を製作した場合
に問題となることが、デバイスの高密度実装化である。

すなわち第１図に示すようなデバイスは、パッケージの
大きさによりある程度以上に実装密度を高めることはで
きず、メモリ装置の小形大容量化のネックになっている
。

他方、この種のデバイスは同一種類のデ゛バイスを多数
同一基板上に実装して用いることが通常である。

この場合、各テ゛バイスの電極引出端子と基板上の配線
パターンとの接続関係を観察してみると、大部分の端子
は基板上において同一配線パターンに接続されており、
極めて少数の端子のみが独立に接続されている。

このような実装方法は、メモリ装置としての信頼性およ
び組立作業性などの点で極めて不利である。

〔考案の目的〕

したがって、本考案の目的は、メモリ装置の大容量化お
よび信頼性、組立作業性を向上させることができる半導
体メモリテ゛バイスを提供することである。

〔考案の概要〕

このような目的を達成するために、本考案による半導体
メモリデバイスは、３個以上の複数個の半導体メモリチ
ップを１個のパッケージに実装し、少なくとも隣接する
チップが同時に動作状態にされることを防ぐように各チ
ップを配置したものである。

〔考案の実施例〕

次に図面を用いて本考案の実施例を詳細に説明する。

第２図は、本考案による半導体メモリテ゛バイスの一実
施例を示す斜視図である。

図中、第１図と同一部分には同一符号を記し、４は平板
状のパッケージであり、このパッケージ４の長手方向に
４個の前記半導体メモリチップ２ａ、２ｂ、２Ｃ５２ｄ
が所定の間隔を有して実装されている。

これらの半導体メモリチップ２ａ〜２ｄはパッケージ４
上で配線され、各チップの電極などはパッケージの両側
面に装着された複数個の電極引出端子３に接続されてい
る。

なおこの半導体メモリテ゛バイスを以下マルチチップデ
バイスと呼ぶ。

ここで、このようなマルチチップデバイスを形成する場
合に重要な問題となるのが発熱である。

前記半導体メモリチップ２ａ〜２ｄとしてダイナミック
形のＭＯ５ＩＣメモリチップを用いる場合、チップが選
択されて書き込みまたは読み出しが行なわれている動作
チップの消費電力と、チップが非選択の非動作チップの
消費電力とを比較してみると大きな差がある。

メモリの動作時、すなわちクロック信号であり、かつチ
ップの選択信号でもあるチップ選択信号ＣＥを印加して
メモリチップの読みあるいは書き込みをしている状態で
は数百ｍＷの電力を消費するか゛、メモリが非動作時す
なわちチップ選択信号ＣＥが印加されていない状態では
、消費電力は数ｍＷと極めて小さい。

換言すれば、動作時に発生する熱量は大きく、非動作時
の熱量は小さい。

このためマルチチップデバイスにおいては、動作時にお
ける発熱の問題に十分な考慮を払う必要があり、必要に
応してテ゛バイス温度の制限が必要となる。

テ゛バイス温度を制限する方法としては、（１）単一デ
バイスあたりの消費電力を小さくする方法と、（２）隣
接または近接するチップが同時に動作しないように発熱
源を分散して温度制限をする方法がある。

本願は、このうちの第２番目の方法に係わるものであり
、以下これについて説明する。

隣接または近接するチップが同時に動作状態になると、
そのチップの位置する部分は発熱源が集中することにな
り、温度が著しく上昇してチップに悪影響を与える。

しかし、比較的距離が離れているチップ同志を同時に動
作してもチップ同志が互い影響し合ってデバイス温度を
相乗的に上昇させることはない。

これは、発熱源が分散していれば、放熱効果が良いため
にテ゛バイス温度を適当な温度範囲内に維持することが
できるためである。

第３図は、第２図に示したマルチチップデバイスにおい
て、上記第２の構成を採用した場合を説明するための図
である。

図中、点線で囲まれた部分はデバイス本体を示し、各半
導体メモリチップ２ａ、２ｂ、２Ｃ，２ｄのうち２個ず
つ、すなわち２ａと２０および２ｂと２ｄを共通にして
チップ選択信号線ＣＥ１．ＣＥ２および書き込み信号線
Ｒ／Ｗ１．Ｒ／Ｗ２に接続する。

このようにすれば、それぞれ別個に選択される２個のチ
ップ、すなわち２ａと２ｂ、および２Ｃと２ｄのテ゛−
タ入力線ＲＤ１．ＲＤ２および゛テ゛−タ出力線ＷＤ１
．ＷＤ２か゛それぞれ共通に接続される。

また、各チップのアドレス信号線および電源供給線が各
チップ共通に接続されている。

２本のチップ選択信号線ＣＥ１．ＣＥ２によって、チッ
プ２ａと２０またはチップ２ｂと２ｄいずれか一方の２
個のチップが同時に選択され、他の２個のチップは非選
択で非動作状態である。

たとえばチップ２ａと２Ｃが動作状態にあるときには、
それらの２個のチップに隣接するチップ２ｂと２ｄが非
動作となり、デバイス温度の上昇を軽減することができ
る。

第３図においてはチップ２ａと２ｂ、またチップ２Ｃと
２ｄはそれぞれ同じデータ入力線ＲＤ１．ＲＤ２および
゛テ゛−タ出力線ＷＤ１．ＷＤ２に共通に接続されてい
る。

このためにチップ２ａと２Ｃに共通に接続されるチップ
選択線ＣＥ、およびチップ２ｂと２ｄに共通に接続され
るチップ選択線ＣＥ２は同じタイミングで動作させるこ
とはできない。

テ゛−タ線が共通に接続されているために、ＣＥ、とＣ
Ｅ２を同じタイミングで動作させた場合、チップ２ａと
２Ｃ，２ｂと２ｄは区別することができず全く同じ動作
を行なうことになり実質２個のメモリチップ分の容量と
なる。

したがって、第３図のような構成においては、必ずＣＥ
ｌとＣＥ２を別のアドレスで使用することになる。

したがって、隣り合ったチップが同時に動作することは
なく、常に２ａと２Ｃあるいは２ｂと２ｄの２個が動作
状態となる。

このために発熱の均一化を図ることが可能となる。

なお、第３図のデバイス構成の場合、各チップのチップ
選択線、書き込み信号線、データ入力線およびテ゛−タ
出力線はパッケージにおいてあらかじめ配線を行なうこ
とにより所望のデバイス構成を得ればよい。

なお、各チップに共通に接続されるべきアドレス信号線
や電源供給線はパッケージ上で配線すればよい。

以上説明したように、本実施例による半導体メモリデバ
イスは、４個の半導体メモリチップを１個のパッケージ
に実装し、隣接するチップが同時に動作しないように各
チップを配置するために、単一パッケージにおけるメモ
リチップの実装密度はほぼ４倍にまで向上し、しかも実
装チップ数の増加にともなう発熱問題が解決され、各チ
ップは正常な動作を継続できる。

またマルチチップデバイスは、前述したように共通に接
続されるべきリード線、すなわちアドレス信号線や電圧
供給線をパッケージ上であらかじめ配線できるため、パ
ッケージに装着される電極引出端子数を大幅に減少でき
る。

たとえば、従来の単一チップデバイスを４個プリント基
板上に実装して、第３図に示したデバイス構成と同等な
構成を得る場合を考えてみると、電極引出端子数はマル
チチップデバイスと比較してほぼ３〜４倍の端子数が必
要である。

このようにマルチチップデバイスは、メモリ装置として
の信頼性、組立作業性の向上が行なえるために極めて大
きな実益がある。

なお以上述べた実施例は、４個のメモリチップを実装し
た場合のみ説明したが、本考案による半導体メモリデバ
イスはそれのみに限定されず、３個以上のメモリチップ
を１個のパッケージに実装するものであれば同等な効果
が得られる。

実装個数が数十〜数百と多くなる場合には、第３図に示
したテ゛バイス構成、すなわちある一定の距離隔てたチ
ップを同時に動作させる方法が非常に効果をもたらす。

ここでチップの配置位置関係は、第２図のようにパッケ
ージの長手方向に一列にして配置する必要はなく、パッ
ケージの大きさ、形状に対応した配置方法を採ればよい
。

〔考案の効果〕

以上説明したように、本考案による半導体メモリデバイ
スは、複数個の半導体メモリチップを１個のパッケージ
に実装し、かつ前記複数個の半導体メモリチップのうち
の少なくとも隣接するチップを同時に動作させないよう
に各チップを配置したテ゛バイス構成であるために、テ
゛バイス温度が所定温度以上に上昇することを防止し、
しかも単一テ゛バイスあたりの実装密度を向上させてメ
モリ装置のメモリ容量を飛躍的に増大することができる
。

また、電極引出端子数を大幅に減少させることによりメ
モリ装置としての信頼性、組立作業性を著しく向上させ
ることができるなど種々の優れた効果を奏す。

【図面の簡単な説明】

第１図は従来の半導体メモリテ゛バイスの一例を示す斜
視図、第２図は本考案による半導体メモリデバイスの一
実施例を示す斜視図、第３図は、本考案による半導体メ
モリデバイスのテ゛バイス構成を説明するための説明図
である。 １．４・・・・・・パッケージ、２，２ａ、２ｂ、２Ｃ
。 ２ｄ・・・・・・半導体メモリチップ、３・・・・・・
電極引出端子。

Claims (1)

【実用新案登録請求の範囲】
1. ３個以上の複数個の半導体メモリチップが１個のパッケ
   ージに実装されたマルチチップ構成の半導体メモリデバ
   イスにおいて、前記複数個の半導体メモリチップを、隣
   接する半導体メモリチップ同志は異なるグループに属す
   るようにグループに分け、同一グループ内の半導体メモ
   リチップのチップ選択信号線を共通に接続し、かつ前記
   グループから１個ずつ選ばれた半導体メモリチップのテ
   ゛−タ線同志を共通に接続したことを特徴とする半導体
   メモリテ゛バイス。