JPS61239338A - 半導体メモリデバイス - Google Patents
半導体メモリデバイスInfo
- Publication number
- JPS61239338A JPS61239338A JP61092064A JP9206486A JPS61239338A JP S61239338 A JPS61239338 A JP S61239338A JP 61092064 A JP61092064 A JP 61092064A JP 9206486 A JP9206486 A JP 9206486A JP S61239338 A JPS61239338 A JP S61239338A
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- JP
- Japan
- Prior art keywords
- semiconductor memory
- package
- memory elements
- elements
- memory device
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個の半導体メモリ素子を１個のパッケー
ジに実装した半導体メモリデバイスの構成に関するもの
である。
ジに実装した半導体メモリデバイスの構成に関するもの
である。
半導体メモリ素子は、本来の高速性およびバッチ生産に
よりコストの大幅なダウンおよび小形化などの点におい
て優れた特徴をもっている。第１図は、一般の半導体メ
モリデバイスの一例を示す斜視図である０図中、１は平
板状のパッケージ、２はこのパッケージ上に実装された
半導体メモリ素子、３はパッケージ１の両側壁に装着さ
れた複数個の電極引出端子である。
よりコストの大幅なダウンおよび小形化などの点におい
て優れた特徴をもっている。第１図は、一般の半導体メ
モリデバイスの一例を示す斜視図である０図中、１は平
板状のパッケージ、２はこのパッケージ上に実装された
半導体メモリ素子、３はパッケージ１の両側壁に装着さ
れた複数個の電極引出端子である。
このように従来の半導体メモリデバイスは、１個の半導
体メモリ素子を１個のパッケージに実装しており、この
種のデバイスを用いてメモリ装置を製作した場合に問題
となることが、デバイスの高密度実装化である。すなわ
ち第１図に示すようなデバイスは、パッケージの大きさ
によりある程度以上に実装密度を高めることはできず、
メモリ装置の小形大容量化のネックになっている。
体メモリ素子を１個のパッケージに実装しており、この
種のデバイスを用いてメモリ装置を製作した場合に問題
となることが、デバイスの高密度実装化である。すなわ
ち第１図に示すようなデバイスは、パッケージの大きさ
によりある程度以上に実装密度を高めることはできず、
メモリ装置の小形大容量化のネックになっている。
他方、この種のデバイスは同一種類のデバイスを多数同
一基板上に実装して用いることが通常である。この場合
、各デバイスの電極引出端子と基板上の配線パターンと
の接続関係をａｍしてみると、大部分の端子は基板上に
おいて同一配線パターンに接続されており、極めて少数
の端子のみが独立に接続されている。このような実装方
法はメモリ装置としての信頼性および組立作業性などの
点で極めて不利である。
一基板上に実装して用いることが通常である。この場合
、各デバイスの電極引出端子と基板上の配線パターンと
の接続関係をａｍしてみると、大部分の端子は基板上に
おいて同一配線パターンに接続されており、極めて少数
の端子のみが独立に接続されている。このような実装方
法はメモリ装置としての信頼性および組立作業性などの
点で極めて不利である。
したがって、本発明の目的は、メモリ装置の大容量化お
よび信頼性９組立作業性を向上させることができる半導
体メモリデバイスを提供することである。
よび信頼性９組立作業性を向上させることができる半導
体メモリデバイスを提供することである。
このような目的を達成するために、本発明による半導体
メモリデバイスは、複数個の半導体メモリ素子を１個の
パッケージに実装し、同時に動作する半導体メモリ素子
を１個に限定するように各素子を配置したものである。
メモリデバイスは、複数個の半導体メモリ素子を１個の
パッケージに実装し、同時に動作する半導体メモリ素子
を１個に限定するように各素子を配置したものである。
次に図面を用いて本発明の実施例を詳細に説明する。
第２図は、本発明による半導体メモリデバイスの一実施
例を示す斜視図である。図中、第１図と同一部分には同
一符号を記し６４は平板状のパッケージであり、このパ
ッケージ４の長手方向に４個の前記半導体メモリ素子２
ａ、２ｂ、２ｃ、２ｄが所定の間隔を有して実装されて
いる。これらの半・導体メモリ素子２ａ〜２ｄはパッケ
ージ４上で配線され、各素子の電極などはパッケージの
両側面に装着された複数個の電極引出端子３に接続され
ている。なおこの半導体メモリデバイスを以下マルチチ
ップデバイスと呼ぶ。
例を示す斜視図である。図中、第１図と同一部分には同
一符号を記し６４は平板状のパッケージであり、このパ
ッケージ４の長手方向に４個の前記半導体メモリ素子２
ａ、２ｂ、２ｃ、２ｄが所定の間隔を有して実装されて
いる。これらの半・導体メモリ素子２ａ〜２ｄはパッケ
ージ４上で配線され、各素子の電極などはパッケージの
両側面に装着された複数個の電極引出端子３に接続され
ている。なおこの半導体メモリデバイスを以下マルチチ
ップデバイスと呼ぶ。
ここで、このようなマルチチップデバイスを形成する場
合に重要な問題となるのが発熱である。
合に重要な問題となるのが発熱である。
前記半導体メモリ素子２ａ〜２ｄとしてダイナミック形
のＭＯ８ＩＣメモリ素子を用いる場合、素子が選択され
て書き込みまたは読み出しが行なわれている動作素子の
消費電力と、素子が非選択の非動作素子の消費電力とを
比較してみると大きな差がある。メモリ動作時、すなわ
ちクロック信号であり、素子の選択信号でもある素子選
択信号ＣＥを印加してメモリ素子の読みあるいは書き込
みをしている状態では数百ｍＷの電力を消費するが。
のＭＯ８ＩＣメモリ素子を用いる場合、素子が選択され
て書き込みまたは読み出しが行なわれている動作素子の
消費電力と、素子が非選択の非動作素子の消費電力とを
比較してみると大きな差がある。メモリ動作時、すなわ
ちクロック信号であり、素子の選択信号でもある素子選
択信号ＣＥを印加してメモリ素子の読みあるいは書き込
みをしている状態では数百ｍＷの電力を消費するが。
メモリが非動作時すなわち素子選択信号ＧＥが印加され
ていない状態では、消費電力は数ｍＷと極めて小さい６
換言すれば、動作時に発生する熱量は大きく、非動作時
の熱量は小さい、このためマルチチップデバイスにおい
ては、動作時における発熱の問題に十分な考慮を払う必
要があり、必要に応じてデバイス温度の制限が必要とな
る。
ていない状態では、消費電力は数ｍＷと極めて小さい６
換言すれば、動作時に発生する熱量は大きく、非動作時
の熱量は小さい、このためマルチチップデバイスにおい
ては、動作時における発熱の問題に十分な考慮を払う必
要があり、必要に応じてデバイス温度の制限が必要とな
る。
デバイス温度を制限する方法としては、単一デバイスあ
たりの消費電力を小さくする方法が考えられる。本願は
、この方法に係るものであり、以下これについて説明す
る。４個の素子が１個のパッケージに実装されている場
合には、常時４個の素子を全部動作させるのではなく、
１個の素子のみを動作させる。常時１個の素子だけが動
作するように構成することにより、デバイスにおける消
費電力を常時１個の素子の消費電力にほぼ等しくでき、
素子数の増加にともなう発熱の問題を解決することがで
きる。第３図は、そのデバイス構成を説明するための図
である。図中、点線で囲まれた部分はデバイス本体を示
し、各半導体メモリ素子２ａ、２ｂ、２ｃ、２ｄの素子
選択信号線ＣＥ】〜ＣＥ４は単独に電極引出端子（図示
せず）に接続され、また書き込み信号ＭＲ／Ｗｌ−Ｒ／
Ｗ４も単独に電極引出端子に接続されている。各素子２
ａ〜２ｄのデータ入力線ＲＤおよびデータ出力線ＷＤは
各素子共通に電極引出端子に接続されている。なお、図
示されていないが、各素子にはその他にアドレス信号線
や電源供給線などがあり、これらは各素子共通にして電
極引出端子に接続される。
たりの消費電力を小さくする方法が考えられる。本願は
、この方法に係るものであり、以下これについて説明す
る。４個の素子が１個のパッケージに実装されている場
合には、常時４個の素子を全部動作させるのではなく、
１個の素子のみを動作させる。常時１個の素子だけが動
作するように構成することにより、デバイスにおける消
費電力を常時１個の素子の消費電力にほぼ等しくでき、
素子数の増加にともなう発熱の問題を解決することがで
きる。第３図は、そのデバイス構成を説明するための図
である。図中、点線で囲まれた部分はデバイス本体を示
し、各半導体メモリ素子２ａ、２ｂ、２ｃ、２ｄの素子
選択信号線ＣＥ】〜ＣＥ４は単独に電極引出端子（図示
せず）に接続され、また書き込み信号ＭＲ／Ｗｌ−Ｒ／
Ｗ４も単独に電極引出端子に接続されている。各素子２
ａ〜２ｄのデータ入力線ＲＤおよびデータ出力線ＷＤは
各素子共通に電極引出端子に接続されている。なお、図
示されていないが、各素子にはその他にアドレス信号線
や電源供給線などがあり、これらは各素子共通にして電
極引出端子に接続される。
素子選択信号ＭＣＥ１〜ＣＥ４がアドレス回路によりデ
コードされ、１本の素子選択信号線を選択して４個の素
子２ａ〜２ｄのうち１個の素子のみを動作状態にする。
コードされ、１本の素子選択信号線を選択して４個の素
子２ａ〜２ｄのうち１個の素子のみを動作状態にする。
すなわちこのデバイス構成によれば、常時、動作する素
子は１個だけである。
子は１個だけである。
第３図の構成においては、各素子２８〜２ｄのデータ入
力線ＲＤおよびデータ出力線ＷＤは各素子共通に接続さ
れている。このことは４個の素子が同一ビットに接続さ
れていることを意味しており４個の素子を区別するには
、アドレス信号により区別しなければならない。すなわ
ち、この接続において素子選択信号線ＣＥｉ〜ＣＥ４を
全く同一の信号で駆動した場合、データ１％ＲＤおよび
ＷＤは共通に接続されているので４個の素子は全く同じ
動作を行なうことになり、容量を拡張することができな
い。したがって、第３図の構成のデバイスを使用するた
めには、ＣＥＩ〜ＣＥ４はアドレス信号をデコードして
、４個の素子が異なるアドレスで動作するように制御す
ることが必要である。
力線ＲＤおよびデータ出力線ＷＤは各素子共通に接続さ
れている。このことは４個の素子が同一ビットに接続さ
れていることを意味しており４個の素子を区別するには
、アドレス信号により区別しなければならない。すなわ
ち、この接続において素子選択信号線ＣＥｉ〜ＣＥ４を
全く同一の信号で駆動した場合、データ１％ＲＤおよび
ＷＤは共通に接続されているので４個の素子は全く同じ
動作を行なうことになり、容量を拡張することができな
い。したがって、第３図の構成のデバイスを使用するた
めには、ＣＥＩ〜ＣＥ４はアドレス信号をデコードして
、４個の素子が異なるアドレスで動作するように制御す
ることが必要である。
このように、第３図の構成ではＣＥＩ〜ＣＥ４は異なる
タイミングで、すなわち素子選択信号が入力されて動作
状態にあるメモリ素子は常に４個のうち１個だけに制限
されることになる。その結果、デバイス全体の発熱を抑
えることができる。
タイミングで、すなわち素子選択信号が入力されて動作
状態にあるメモリ素子は常に４個のうち１個だけに制限
されることになる。その結果、デバイス全体の発熱を抑
えることができる。
なお、各素子に共通に接続されるべきアドレス信号線や
電源供給線はパッケージ上で配線すればよい。
電源供給線はパッケージ上で配線すればよい。
以上説明したように、本実施例による半導体メモリデバ
イスは、４個の半導体メモリ素子を１個のパッケージに
実装し、前記４個の半導体メモリ素子のうち動作する素
子は、常時１個に制限するために、単一パッケージにお
けるメモリ素子の実装密度はほぼ４倍にまで向上し、し
かも実装素子数の増加にともなう発熱問題が解決され、
各素子は正常な動作を継続できる。
イスは、４個の半導体メモリ素子を１個のパッケージに
実装し、前記４個の半導体メモリ素子のうち動作する素
子は、常時１個に制限するために、単一パッケージにお
けるメモリ素子の実装密度はほぼ４倍にまで向上し、し
かも実装素子数の増加にともなう発熱問題が解決され、
各素子は正常な動作を継続できる。
またマルチチップデバイスは、前述したように共通に接
続されるべきリード線、すなわちアドレス信号線や電圧
供給線をパッケージ上であらかじめ配線できるため、パ
ッケージに装着される電極引出端子数を大幅に減少でき
る。たとえば、従来の単一チップデバイスを４個プリン
ト基板上に実装して、第３図に示したデバイス構成と同
等な構成を得る場合を考えてみると、電極引出端子数は
マルチチップデバイスと比較してほぼ３〜４倍の端子数
が必要である。このようにマルチチップデバイスは、メ
モリ装置としての信頼性１組立作業性の向上が行なえる
ために極めて大きな実益がある。
続されるべきリード線、すなわちアドレス信号線や電圧
供給線をパッケージ上であらかじめ配線できるため、パ
ッケージに装着される電極引出端子数を大幅に減少でき
る。たとえば、従来の単一チップデバイスを４個プリン
ト基板上に実装して、第３図に示したデバイス構成と同
等な構成を得る場合を考えてみると、電極引出端子数は
マルチチップデバイスと比較してほぼ３〜４倍の端子数
が必要である。このようにマルチチップデバイスは、メ
モリ装置としての信頼性１組立作業性の向上が行なえる
ために極めて大きな実益がある。
なお以上述べた実施例は、４個のメモリ素子を実装した
場合のみ説明したが、本発明による半導体メモリデバイ
スはそれのみに限定されず、２個以上のメモリ素子を１
個のパッケージに実装するものであれば同等な効果が得
られる。ここで、素子の配置位置関係は、第２図のよう
にパッケージ５１． の長手方向に一列に
して配置する必要はなく、パッケージの大きさ、形状に
対応した配置方法をとればよい。
場合のみ説明したが、本発明による半導体メモリデバイ
スはそれのみに限定されず、２個以上のメモリ素子を１
個のパッケージに実装するものであれば同等な効果が得
られる。ここで、素子の配置位置関係は、第２図のよう
にパッケージ５１． の長手方向に一列に
して配置する必要はなく、パッケージの大きさ、形状に
対応した配置方法をとればよい。
以上説明したように、本発明による半導体メモリデバイ
スは、複数個の半導体メモリ素子を１個のパッケージに
実装し、かつ前記複数個の半導体メモリ素子のうち同時
に動作する半導体メモリ素子を１個のみと限定したため
にデバイス温度が所定温度以上に上昇することを防止し
、しかも単一デバイスあたりの実装密度を向上させてメ
モリ装置のメモリ容量を飛躍的に増大することができる
。
スは、複数個の半導体メモリ素子を１個のパッケージに
実装し、かつ前記複数個の半導体メモリ素子のうち同時
に動作する半導体メモリ素子を１個のみと限定したため
にデバイス温度が所定温度以上に上昇することを防止し
、しかも単一デバイスあたりの実装密度を向上させてメ
モリ装置のメモリ容量を飛躍的に増大することができる
。
また、電極引出端子数を大幅に削減させてメモリ装置と
しての信頼性１組立作業性を著しく向上することができ
るなど種々の優れた効果を奏す。
しての信頼性１組立作業性を著しく向上することができ
るなど種々の優れた効果を奏す。
第１図は従来の半導体メモリデバイスの一例を示す斜視
図、第２図は本発明による半導体メモリデバイスの一実
施例を示す斜視図、第３図は、本発明による半導体メモ
リデバイスのデバイス構成を説明するための説明図であ
る。
図、第２図は本発明による半導体メモリデバイスの一実
施例を示す斜視図、第３図は、本発明による半導体メモ
リデバイスのデバイス構成を説明するための説明図であ
る。
Claims (1)
- １、複数個の半導体メモリ素子が１個のパッケージに実
装されたマルチチップ構成の半導体メモリデバイスにお
いて、全ての半導体メモリ素子のデータ線を共通に接続
し、かつ各半導体メモリ素子の素子選択線を各素子全て
独立させたことを特徴とする半導体メモリデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092064A JPS61239338A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092064A JPS61239338A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239338A true JPS61239338A (ja) | 1986-10-24 |
Family
ID=14044042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092064A Pending JPS61239338A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239338A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120932A (ja) * | 1974-03-11 | 1975-09-22 |
-
1986
- 1986-04-23 JP JP61092064A patent/JPS61239338A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120932A (ja) * | 1974-03-11 | 1975-09-22 |
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