JPH1097463A

JPH1097463A - セレクトバス機能付き積層型半導体装置

Info

Publication number: JPH1097463A
Application number: JP8251182A
Authority: JP
Inventors: Kousuke Inudou; 浩介犬童; Ritsuro Orihashi; 律郎折橋; Naoya Isada; 尚哉諌田; Kunio Matsumoto; 邦夫松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】多数個のメモリを使用する際に、チップ選択信
号に要する基板配線領域を削減するメモリモジュールを
提供する【解決手段】シフトレジスタ１０１には、予め他のメモ
リチップと区別するためにｉビットで構成するチップ固
有の識別コードを記憶させておき、これとアドレス１１
０の上位ｉビットとを比較回路１０２で比較する。その
結果、両者が一致したとき当該チップが選択されたと判
断する。そして比較回路１０２はデータ制御部１０３を
活性化してメモリセルアレイ１０５へのデータの書き込
み／読み出しを可能にする。この方式により、アドレス
信号１１０の上位ｉビットで最大２のｉ乗個のメモリチ
ップの中から当該メモリチップ１００を選択できるの
で、メモリ選択信号をメモリチップの入力端子に持つ従
来の方式に比べチップ選択に要する基板上の配線領域の
大幅な削減を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個のメモリを
実装する技術に関する。

【０００２】

【従来の技術】従来、複数個のメモリから任意のメモリ
を選択して、該メモリの読み出し及び書き込みを行う場
合、図９に示す如く、必要なメモリを選択するためのメ
モリアドレスをアドレスデコーダ９０１（入力端子９１
１〜９１３）に入力し、アドレスデコーダ９０１の出力
（メモリ選択信号９２１〜９２８）に従ってメモリ９０
２〜９０９のうち１つを選択していた。

【０００３】そして、この状態で読みだし信号９１４、
アドレス信号９１６が入力された場合、選択されたメモ
リに対して、アドレス信号９１６で指定されたアドレス
に書き込まれているデータをデータ信号９１７として読
み出し、また、書き込み信号９１５、アドレス信号９１
６、データ信号９１６が入力された場合、選択されたメ
モリに対して、アドレス信号９１６で指定したアドレス
にデータ信号９１６の内容を書き込んでいた。

【０００４】この技術に関しては、インテル社シリー
ズ２フラッシュメモリカード iMC004FLSA,iMC010FLS
A,iMC020FLSA（１９９２年）第４頁から第８頁（INTEL
SERIES 2 FLASH MEMORY CARDS iMC004FLSA,iMC010FLSA,
iMC020FLSA(1992) PP4-8)において論じられている。

【０００５】

【発明が解決しようとする課題】このように従来技術で
はアドレスデコーダを利用して任意のメモリを選択する
ため、メモリの個数分のメモリ選択信号が必要でる。そ
のため、アドレスデコーダをLSIで構成する場合、両者
を接続するメモリ選択信号用の配線が同数必要となり、
基板配線領域を占める割合が高い。

【０００６】つまり、従来技術では、複数個のメモリと
該複数個のメモリを選択する回路とを高密度に実装する
技術が十分に確立されていない。

【０００７】本発明の目的は、従来の問題点を解決し、
基板配線領域の省スペース化を実現するメモリ選択機能
を備えた積層型半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、固有の識別コードを格納するシフトレジ
スタと、外部から供給されるチップ選択信号と該シフト
レジスタの格納する識別コードとを比較し両者が一致し
た場合に所定の動作信号を出力する比較回路と、該出力
信号に基づいて外部から供給されるデータの読み書きを
実行する制御回路と、該データを読み書きするためのメ
モリとからなるLSIチップを備えた半導体装置を複数
個、積層して配置し、各半導体装置の有する該シフトレ
ジスタを直列に接続したものである。

【０００９】積層される各半導体装置のシフトレジスタ
に固有の識別コードを持たせ、半導体装置に該識別コー
ドを含んだ選択信号を入力させることで、半導体装置の
選択が可能となるので、従来のアドレスデコーダとその
配線スペースを省略することができる。

【００１０】また、積層型半導体装置には固有の識別コ
ードを持たせることになるが、各半導体装置のシフトレ
ジスタを直列に接続することで、積層型半導体装置と基
板との接続は少なくともシフトレジスタの１つの入力用
リードと１つの出力用リードで実現することができ、そ
れによる配線スペースの増加はほとんどない。

【００１１】この場合、前記各半導体装置は前記シフト
レジスタの入力用リードと前記シフトレジスタの出力用
リードと非接続用リードとを隣接させて配置し、前記シ
フトレジスタの出力用リードと次段の半導体装置の有す
るシフトレジスタの入力用リードとを接続し、最終段の
半導体装置の有するシフトレジスタの出力用リードと各
半導体装置間で共通に接続された該非接続用リードと接
続することが好ましい。

【００１２】また、前記半導体装置をレジンモールドし
たパッケージ内部のリードパターンを各半導体装置で同
一にし、前記シフトレジスタの出力用リードと前記次段
のシフトレジスタの入力用リードとを接続させるよう
に、該パッケージ外部の前記シフトレジスタの入力用リ
ードを折り曲げ加工するか、前記半導体装置をレジンモ
ールドしたパッケージ内部のリードパターンを各半導体
装置で同一にし、前記シフトレジスタの出力用リードと
前記次段のシフトレジスタの入力用リードとを接続させ
るように、前記LSIチップと該リードパターンとを接続
するワイヤボンデイングのパターンにより前記シフトレ
ジスタの入力用リードと出力用リードとの配置を前記次
段の半導体装置と逆転させることで、半導体装置間のシ
フトレジスタの接続を容易にすることができる。

【００１３】この場合、前記シフトレジスタの出力用リ
ード長を他のリード長より短く加工することが好まし
い。

【００１４】一方、上記目的は、複数個の半導体装置を
積層して配置した積層型半導体装置において、外部から
のデータを格納する複数個のメモリを有する半導体装置
と、外部からの選択信号及びメモリアドレス信号から対
応する半導体装置内部のメモリへのデータアクセスを許
可する信号を出力するアドレスデコード回路を有する半
導体装置とを備え、該メモリを有する半導体装置と該ア
ドレスデコード回路を有する半導体装置とを同一のデバ
イスで構成することでも達成することができる。

【００１５】この場合、前記アドレスデコード回路を有
する半導体装置を積層型半導体装置の最下層に配置し、
該アドレスデコード回路を有する半導体装置は、基板に
設けられた配線と電気的に接続するためバンプを有する
ことが好ましい。

【００１６】このように積層型半導体装置の最下層の半
導体装置をアドレスデコード回路として利用すること
で、従来のアドレスデコードからの配線スペースを省略
することができる。

【００１７】

【発明の実施の形態】以下、図面を用いて本発明を詳述
する。

【００１８】図１に本発明のメモリチップ（半導体装
置）１００の構成概念図を示す。

【００１９】メモリチップ１００は、メモリチップ固有
の識別コードを格納するシフトレジスタ１０１、該シフ
トレジスタ１０１の格納する識別コードと入力されるメ
モリチップ選択信号とを比較する比較回路１０２と、該
比較回路１０２の出力に応じて動作するデータ制御部１
０３と、データの読み出し/書き込みを制御する読み出
し/書き込み制御部１０４と、データを記憶するメモリ
セルアレイ１０５とから構成される。

【００２０】なお、外部からの書き込み信号１１５また
は読み出し信号１１６は、読み出し／書き込み制御部１
０４を動作させ、読み出し／書き込み制御部１０４は読
み出し／書き込み制御信号１２２をデータ制御部１０
３、メモリセルアレイ１０５へ出力することでデータの
書き込み及び読み出しを行う。

【００２１】メモリチップ１００の選択方法は次の通り
である。

【００２２】シフトレジスタ１０１に予め他のメモリチ
ップと区別するためのｉビットで構成するチップ固有の
識別コードを記憶させておき、これとアドレス１１０の
上位ｉビットとを比較回路１０２で比較する。なお、ア
ドレス信号１１０は、メモリチップを選択するためのｉ
ビットと、メモリセルアレイ１０５内の特定アドレスを
指定する下位ｎビットとを含んでいる。

【００２３】その結果、両者が一致したとき当該チップ
が選択されたと判断し、比較回路１０２はその出力信号
１２０によりデータ制御部１０３を活性化してメモリセ
ルアレイ１０５へのデータの書き込み／読み出しを可能
な状態にする。

【００２４】この方式により、アドレス信号１１０の上
位ｉビットで最大２のｉ乗個のメモリチップの中から当
該メモリチップ１００を選択できるので、メモリ選択信
号をメモリチップの入力端子に持つ従来の方式に比べて
基板上のチップ選択配線数の大幅な削減を可能にする。

【００２５】なお、本文中ではアドレス信号１１０内の
チップ選択用ｉビットを上位に構成して説明したが、メ
モリセルアレイ１０５のアドレス信号ｎビットと区別で
きるのであれば任意のビットに構成できる。

【００２６】次にシフトレジスタ１０１へのチップ識別
コードの書き込みについて図２（Ａ）、（Ｂ）を用いて
説明する。

【００２７】図２（Ａ）は複数個のメモリチップ２０１
〜２０４で構成するメモリモジュール２００の接続概念
図である。

【００２８】ｍ個のメモリチップ２０１〜２０４の端子
のうち、アドレス信号２１０、データ信号２１３、読み
出し／書き込み信号２１４及びクロック信号２１２は、
各メモリチップ間で共通化するように接続する。具体的
には図３（A）、（B）のように接続する（図３について
は後述する）。

【００２９】各メモリチップ２０１〜２０４の有するシ
フトレジスタ２２１〜２２４はそれぞれチップ識別コー
ド入力用端子とチップ識別コード出力用端子とを備えて
いる。本実施の形態の場合、シフトレジスタ２２１のチ
ップ識別コード入力用端子がチップ識別コード発生器２
０６と接続し、シフトレジスタ２２１のチップ識別コー
ド出力用端子がシフトレジスタ２２２のチップ識別コー
ド入力用端子と接続している。同様にしてシフトレジス
タ２２２はシフトレジスタ２２３のチップ識別コード入
力用端子と接続している。

【００３０】また、チップ識別コード発生回路２０６は
クロック信号２１２を各メモリチップに供給し、メモリ
Ｉ／Ｆコントローラ２０５はアドレス信号２１０、デー
タ信号２１３、読み出し／書き込み信号２１４及びチッ
プ識別コード発生回路に供給するチップ識別コード情報
２１６を供給する。

【００３１】次に、順次直列に接続されたシフトレジス
タ２２１〜２２４への識別コードの書き込み方法を説明
する。

【００３２】まず、メモリＩ／Ｆコントローラ２０５か
ら各メモリチップ２０１〜２０４に格納する識別コード
情報２１６をチップ識別コード発生回路２０２に供給す
る。チップ識別コード発生回路２０２は、識別コード情
報２１６と発振器２０７から、図２（Ｂ）のチップ識別
コード説明図に示すような一連のチップ識別コード信号
２１１とクロック信号２１２を発生する。

【００３３】チップ識別コード信号２１１は、チップ識
別コード発生器２０６と接続するメモリチップ２０１の
シフトレジスタ２２１を介して、直列に接続される他の
シフトレジスタ２２２〜２２４へ供給されるので、チッ
プ識別コード発生回路２０６は終端のシフトレジスタ２
２４に格納すべき識別コードを送信データの先頭にし、
降順にシフトレジスタ２２３に格納すべき識別コード、
シフトレジスタ２２２に格納すべき識別コード、シフト
レジスタ２２１に格納すべき識別コードを出力する。

【００３４】図２（Ｂ）には、一例としてメモリチップ
を１６個使用する際に各シフトレジスタに設定する識別
コードを示した。この場合、シフトレジスタは４ビット
構成となり、２進数で００００〜１１１１までのチップ
識別コード信号２１１をクロック信号２１２に示すタイ
ミングで順次転送することにより、全てのメモリチップ
内部のシフトレジスタに異なるチップ識別コードを設定
することが出来る。なお、各シフトレジスタに格納され
る識別コードは、それぞれを識別できれば問題はない。

【００３５】以上の手順により、各メモリチップのシフ
トレジスタに固有の識別コードを格納する。

【００３６】図３は図２（A）に示す複数個のメモリチ
ップ（半導体装置）を積層させて実装した場合の一例で
ある。

【００３７】メモリチップの接続用リードには、図１に
示したメモリチップ１００の接続用リードに加え、電気
的にはメモリチップに接続されていない非接続用リード
３１２が設けられている。図３（Ａ）、図４（Ａ）の様
にチップ識別コード入力用リード３１０、チップ識別コ
ード出力用リード３１１及び非接続用リード３１２を隣
接して配置させ、チップ識別コード出力用リード３１１
と次段のチップ識別コード入力用リード３１０を接続
し、最終段のチップ識別コード出力３１１を非接続用リ
ード３１２と接続する。これにより先頭段のチップ識別
コード入力用リード３１０から入力されるチップ識別コ
ードは順次後続のメモリチップのシフトレジスタに転送
されるので、最終段から降順にチップ識別コードを入力
することにより、全てのメモリチップにチップ識別コー
ドを設定することが出来る。

【００３８】図３（A）、図４（A）では、チップ識別コ
ード入力用リード３１０のパッケージ外部の先端がチッ
プ識別コード出力用リード３１１のパッケージ内部の先
端位置に対応するように、チップ識別コード入力用リー
ド３１０を折り曲げ加工している。また、チップ識別コ
ード出力用リード３１１も折り曲げられたチップ識別コ
ード入力用リード３１０と接触しないように、他のリー
ドよりも短く加工されている。

【００３９】このようにチップ識別コード入力用リード
３１０等のリードパターンを変更することで、積層する
各半導体装置で同一のチップMを利用することができ
る。

【００４０】図３（Ｂ）はチップ識別コード入力用リー
ド３３０とチップ識別コード出力用リード３３１の配置
を逆転したメモリチップを１層置きに重ねた構造を示
し、図４（Ｂ−１）、（Ｂ−２）はチップ内構造を示
す。図からも分かるようにチップMの端子からチップ識
別コード入力用リード３３０、チップ識別コード出力用
リード３３１へのワイヤボンデイングが交差しないよう
にリードパターンを形成している。

【００４１】このようなリードパターンであれば、図４
（Ｂ−１）、（Ｂ−２）に示すような２種類のワイヤボ
ンデイングのパターンを用意することで積層型半導体装
置の各層を実現できる。

【００４２】なお、リードパターンの変更をせずに、ワ
イヤボンデイングの高さを変えることで対処しても良
い。

【００４３】このようにチップ識別コード入力用リード
３１０等のリードパターンを変更することで、積層する
各半導体装置で同一のチップMを利用することができ
る。また、これによりチップ識別コード入力用リード３
３０を下段のチップ識別コード出力用リード側へ曲げる
加工が容易になる。

【００４４】図５は図３、４に示す積層構造メモリモジ
ュール（積層型半導体装置）の基板搭載例を示す。

【００４５】図に示すように非接続用リード５１０と他
の積層構造メモリモジュール（積層型半導体装置）のチ
ップ識別コード入力用リード５１１を配線接続する。上
記で示したチップ識別コードの設定方法と同様の方法に
より、全ての積層構造メモリモジュールのメモリチップ
のチップ識別コードを、先頭メモリモジュールの先頭段
メモリチップのチップ識別コード入力からチップ識別コ
ードを順次転送することにより設定することができる。

【００４６】この図からも分かるように、アドレスデコ
ード回路を不要とするために必要となるのはP配線のみ
であり、基板への高密度実装が可能となる。

【００４７】次に本発明の他の実施の形態を説明する。

【００４８】図６にその全体構成を示し、図７（Ａ）に
図６の要部信号波形を示す。

【００４９】図６に示すように、メモリアドレス信号６
１１〜６１３とメモリモジュール選択信号６１４を入力
し、メモリ選択信号６２１〜６２８を出力するアドレス
デコードメモリ６０１と、アドレス信号６１７とアドレ
スデコードメモリ６０１から供給されるメモリ選択信号
６２１〜６２８、読みだし信号６１５及び書き込み信号
６１６を入力し、データ信号６１８を入出力するメモリ
６０２〜６０９で構成する。

【００５０】アドレスデコードメモリ６０１には、図７
（Ｂ）に示すように、メモリアドレス信号６１１〜６１
３の論理値により、メモリ選択信号６２１〜６２８のう
ちいずれか１つを選択する論理値を出力する様予め書き
込んでおく。正論理で動作を説明すると、メモリモジュ
ール信号６１４が論理値”Ｈ”になると、アドレスデコ
ードメモリ６０１はメモリアドレス信号６１１〜６１３
の論理値により、メモリ選択信号６２１〜６２８のうち
いずれか１つを論理値”Ｈ”にし、対応するメモリの読
み出し及び書き込み動作を可能にする。このとき、読み
出し信号６１５が供給されると、アドレス信号６１７の
示すアドレスに書き込まれている値をデータ信号６１８
に出力する。また、書き込み信号６１６が供給される
と、アドレス信号６１７の示すアドレスに、データ信号
６１８の値を書き込む。

【００５１】読みだし及び書き込みの一例を図７（Ａ）
に添って説明すると、メモリモジュール信号６１４に論
理値”Ｈ”が供給され、読み出し信号６１５が出力され
た場合、アドレスデコードメモリ６０１は、メモリアド
レスがメモリ６０２を選択するアドレスを出力している
ので、メモリ選択信号６２１〜６２８のうち６２１のみ
を論理値”Ｈ”にする。メモリ６０２は、アドレス信号
６１７の指定したアドレスの内容をデータ信号６１８と
して出力する。また、メモリモジュール信号６１４に論
理値”Ｈ”が供給され、書き込み信号６１６が出力され
ると、アドレスデコードメモリ６０１は、メモリアドレ
スがメモリ６０５を選択するアドレスを出力しているの
で、メモリ選択信号６２１〜６２８のうち６２１のみを
論理値”Ｈ”にする。メモリ６０５は、アドレス信号６
１７の指定したアドレスにデータ信号６１８の内容を書
き込む。なお、本説明を全て正論理で説明したが、正論
理あるいは負論理で制限されるものではない。また、本
例では、メモリアドレスを３本、メモリ選択信号８本で
示しているが、その本数は個々の目的に応じて適当に定
められればよいものである。

【００５２】図８に本方式を採用した積層構造メモリモ
ジュール（積層型半導体装置）を示す。

【００５３】本実施の形態で特徴的な点は、アドレスデ
コード回路を構成したメモリ６０１を積層構造メモリモ
ジュールの最下層に配置し、該アドレスデコード回路を
構成したメモリと基板との接続をバンプにより行ったこ
とにある。

【００５４】以下に図８に示す構造を詳述する。

【００５５】アドレスデコードメモリ６０１において、
メモリアドレス信号６１１〜６１３に使用する端子はメ
モリ６０２〜６０９のアドレス信号と、又チップ選択信
号６２１〜６２８に使用する端子はメモリ６０２〜６０
９のデータ信号６１７と電気的に接続しないようにす
る。

【００５６】そこで、メモリアドレス信号６１１〜６１
３及びチップ選択信号６２１〜６２８に使用する端子の
ボンディングパッドにバンプを設け、基板とＦＣＡ（フ
リップチップアタッチメント）接続する。メモリアドレ
ス信号６１１〜６１３はバンプと直接配線接続し、チッ
プ選択信号６２１〜６２８はメモリ６０２〜６０９の各
チップ選択信号端子と基板とを接続する長いピンを設
け、バンプとピンを配線接続する。

【００５７】なお、アドレスデコードメモリ６０１をFC
A接続するので、メモリ６０２〜６０９もボンデイング
パッド側を下向きにするか、あるいはメモリ６０２〜６
０９にピン配置が左右逆転しているリバースパターンを
使用する必要がある。

【００５８】このように積層型半導体装置の最下層の半
導体装置をアドレスデコード回路として利用すること
で、従来のアドレスデコードからの配線スペースを省略
することができる。またバンプとピン間を出来るだけ側
近に配置することで、配線領域の大幅な削減が図れる。

【００５９】

【発明の効果】本発明によれば、複数個のメモリと該複
数個のメモリを選択する回路とを高密度に実装すること
ができる。

【００６０】また、メモリ選択用のデコード回路をメモ
リモジュール内にもつので、メモリチップ数が多いほど
配線領域の削減が図れる。しかも、アドレスデコード用
に使用していたデバイスの実装領域をメモリモジュール
の実装に割り当てられるので、限られた基板領域におけ
るメモリの搭載数増加が図れる。

【図面の簡単な説明】

【図１】図１は、本発明によるメモリチップの一例の全
体構成を示す図

【図２】図２（Ａ）は、図１のメモリチップを組み込ん
だメモリモジュールの一例の全体構成を示す図図２
（Ｂ）は、図７（Ａ）に示すチップ識別コード発生回路
の出力の一例を示す図

【図３】図３は、図１に示すメモリチップを組み込んだ
積層メモリモジュールの一例を示す図

【図４】図４は、図３に示すメモリチップの内部接続の
一例を示す図

【図５】図５は、図３（Ａ）及び図３（Ｂ）に示す積層
メモリモジュールを基板搭載した半導体メモリシステム
の一例を示す図

【図６】図６は、本発明によるメモリモジュールの他の
実施例の全体構成を示す図

【図７】図７（Ａ）は、図６の要部入出力信号波形を示
す図図７（Ｂ）は、図６のアドレスデコードメモリに設
定するデータの一例を示す図

【図８】図８は、図６に示す本発明を組み込んだ積層メ
モリモジュールの一例を示す図

【図９】図９は、従来例に係る半導体メモリシステムの
一例を示す図

【符号の説明】１００…メモリチップ、１０１…シフトレジスタ、１０
２…比較回路、１０３…データ制御部、１０４…書き込
み／読み出し制御部、１０５…メモリセルアレイ、１１
０…アドレス信号、１１１…メモリチップ識別コード入
力信号、１１２…メモリチップ識別コード出力信号、１
１３…クロック、１１４…データ信号、１１５…書き込
み信号、１１６…読み出し信号、１２０…メモリチップ
セレクト信号、１２１…メモリセルアレイデータ信号、
１２２…書き込み／読み出し許可信号、２００…メモリ
モジュール、２０１〜２０４…メモリチップ、２０５…
メモリＩ／Ｆコントローラ、２０６…チップ識別コード
発生回路、２０７…発振器、２１０…アドレス信号、２
１１…メモリチップ識別コード入力信号、２１２…クロ
ック、２１３…データ信号、２１４…書き込み／読み出
し信号、２１５…システムクロック、２１６…メモリチ
ップ識別コード情報、２１７…メモリチップ識別コード
出力信号、２２１〜２２４…シフトレジスタ、３００〜
３０７…メモリチップ、３０８…積層メモリモジュー
ル、３１０…メモリチップ識別コード入力信号、３１１
…メモリチップ識別コード出力信号、３１２…電気的未
接続ピン、３２０〜３２７…メモリチップ、３２８…積
層メモリモジュール、３３０…メモリチップ識別コード
入力信号、３３１…メモリチップ識別コード出力信号、
３３２…電気的未接続ピン、５１０…電気的未接続ピ
ン、５１１…メモリチップ識別コード入力信号、６００
…メモリモジュール、６０１…アドレスデコードメモ
リ、６０２〜６０９…メモリ、６１１〜６１３…メモリ
アドレス信号６１４…メモリモジュール選択信号、６１
５…読み出し信号、６１６…書き込み信号、６１７…ア
ドレス信号、６１８…データ信号を供給する入力端子、
６２１〜６２８…メモリ選択信号、９０１…アドレスデ
コーダ、９０２〜９０９…メモリ、９１１〜９１３メモ
リアドレス信号、９１４…読み出し信号、９１５…書き
込み信号、９１６…アドレス信号、９１７…データ信
号、９２１〜９２８…チップ選択信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者松本邦夫神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内

Claims

【特許請求の範囲】

【請求項１】固有の識別コードを格納するシフトレジス
タと、外部から供給されるチップ選択信号と該シフトレ
ジスタの格納する識別コードとを比較し両者が一致した
場合に所定の動作信号を出力する比較回路と、該出力信
号に基づいて外部から供給されるデータの読み書きを実
行する制御回路と、該データを読み書きするためのメモ
リとからなるLSIチップを備えた半導体装置を複数個、
積層して配置し、各半導体装置の有する該シフトレジスタを直列に接続し
たことを特徴とする積層型半導体装置。
【請求項２】前記各半導体装置は前記シフトレジスタの
入力用リードと前記シフトレジスタの出力用リードと非
接続用リードとを隣接させて配置し、前記シフトレジス
タの出力用リードと次段の半導体装置の有するシフトレ
ジスタの入力用リードとを接続し、最終段の半導体装置
の有するシフトレジスタの出力用リードと各半導体装置
間で共通に接続された該非接続用リードと接続すること
を特徴とする請求項１記載の積層型半導体装置。
【請求項３】前記半導体装置をレジンモールドしたパッ
ケージ内部のリードパターンを各半導体装置で同一に
し、前記シフトレジスタの出力用リードと前記次段のシフト
レジスタの入力用リードとを接続させるように、該パッ
ケージ外部の前記シフトレジスタの入力用リードを折り
曲げ加工したことを特徴とする請求項２記載の積層型半
導体装置。
【請求項４】前記半導体装置をレジンモールドしたパッ
ケージ内部のリードパターンを各半導体装置で同一に
し、前記シフトレジスタの出力用リードと前記次段のシフト
レジスタの入力用リードとを接続させるように、前記LS
Iチップと該リードパターンとを接続するワイヤボンデ
イングのパターンにより前記シフトレジスタの入力用リ
ードと出力用リードとの配置を前記次段の半導体装置と
逆転させたことを特徴とする請求項２記載の積層型半導
体装置。
【請求項５】前記シフトレジスタの出力用リード長を他
のリード長より短く加工したことを特徴とする請求項３
又は４記載の積層型半導体装置。
【請求項６】複数個の半導体装置を積層して配置した積
層型半導体装置において、外部からのデータを格納する複数個のメモリを有する半
導体装置と、外部からの選択信号及びメモリアドレス信号から対応す
る半導体装置内部のメモリへのデータアクセスを許可す
る信号を出力するアドレスデコード回路を有する半導体
装置とを備え、該メモリを有する半導体装置と該アドレスデコード回路
を有する半導体装置とを同一のデバイスで構成すること
を特徴とする積層型半導体装置。
【請求項７】前記アドレスデコード回路を有する半導体
装置を積層型半導体装置の最下層に配置し、該アドレスデコード回路を有する半導体装置は、基板に
設けられた配線と電気的に接続するためのバンプを有す
ることを特徴とする請求項６記載の積層型半導体装置。