JP2000137645A

JP2000137645A - 記憶素子モジュ―ルおよびメモリチップ

Info

Publication number: JP2000137645A
Application number: JP11211992A
Authority: JP
Inventors: Sachitada Kuriyama; 祐忠栗山; Hiroshi Shinohara; 尋史篠原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-07-27
Filing date: 1999-07-27
Publication date: 2000-05-16

Abstract

(57)【要約】【課題】記憶素子モジュール上の特定のメモリチップ
を選択する場合、記憶素子モジュール上のメモリチップ
の選択を決めるデコーダチップを独立して設けていた。【解決手段】特定のメモリチップを選択可能にするチ
ップ選択論理回路をメモリチップ内に備えることでデー
コーダチップをなくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、１つ以上のメモ
リチップを実装した記憶素子モジュールおよびメモリチ
ップに関するものである。

【０００２】

【従来の技術】ここでは、４ケのメモリチップを用いて
構成した２５６K×４ビット構造の記憶素子モジュール
を例にして説明する。第１０図は、第１の従来例の記憶
素子モジュールの構成図である。図において、(1d)はモ
ジュール基板、(2a)はモジュールを外部と電気的かつ機
械的に接続するモジュール端子、(9)はモジュール基板
上に実装されたメモリチップである。メモリチップ(9)
は、モジュール基板(1d)の内部又は表面の配線（以下で
は、モジュール基板の内部又は表面の配線を単に配線と
記す）により相互接続され、モジュール端子(2a)とも接
続される。モジュールの接続図を第１１図に示す。メモ
リチップ(9)は２５６K語×１ビット構成であり、電源線
(VDD),(VSS)、書き込み制御線(R/W)、１８ケのアドレス
線(A0)〜(A17)、チップ選択線(/CS)、出入力データ線(D
Q1)〜(DQ4)のうち、(VDD),(VSS),(R/W),(A0)〜(A7),(/C
S)は全メモリチップ(9)とモジュール端子(2a)に共通接
続され、また、各メモリチップ別個に入力データ線(DQ
1),(DQ2),(DQ3),(DQ4)が接続され、モジュール端子(2a)
とつながっている。(/CS)はメモリシステムを拡張する
場合に使用する線で、ここに"L"信号を印加すると、チ
ップは選択されデータの書き込み読み出しが可能になる
が、ここに"H"信号を印加するとチップは非選択され、
データの書き込み読み出しが禁止される。また、通常の
メモリチップは、内部の/CS信号により、チップ非選択
時には、アドレスバッファ、行デコーダ、入力回路、出
力回路等が不活性化され、消費電力を削減する。

【０００３】次に動作について説明する。チップセレク
ト線(/CS)を"L"にすると、全チップが選択となる。そこ
で、(A0)〜(A17)と(R/W)を状況に応じて設定すれば、各
メモリチップ(9)の同じアドレスにデータの書き込み又
は読み出しができる。各メモリチップの出入力データ線
は別個にモジュール端子に配線で接続されているので、
４ビットの異なるデータをモジュール端子から並列に出
入力することができる。従って、２５６K語×１ビット
のメモリチップ(9)を４ケ用いて２５６K語×４ビットの
記憶素子モジュールが構成される。第１の従来例の記憶
素子モジュールでは、モジュール選択時に全てのメモリ
チップ(9)がチップ選択となり、消費電力の削減がなさ
れない欠点があった。また、モジュール化により、ビッ
ト数が必ず増加するという欠点があった。

【０００４】以上の２ケの欠点を持たない他の従来例に
ついて次に説明する。第１２図は、記憶素子モジュール
の構成図である。(1e)は、(1d)とは配線が異なったモジ
ュール基板、(10)は６４K語×４ビット構成のメモリチ
ップ、(11)はデコーダチップである。モジュール接続図
を第１３図に示す。(VDD),(VSS),(R/W)とアドレス線の
一部分(A0)〜(A15)は、第１１図と同様に全メモリチッ
プ(10)とモジュール端子(2a)が共通接続されている。(D
Q1)〜(DQ4)も同様に共通接続されている。残りのアドレ
ス線(A16),(A17)とチップ選択線(/CS)は、デコーダチッ
プ(11)の入力端子に接続され、(11)の出力端子からチッ
プ選択線(/CS1)〜(/CS4)が出て、各メモリチップ(10)に
別個に接続されている。デコーダチップの論理回路図を
第１４図に示す。

【０００５】次に動作について説明する。記憶素子モジ
ュールが非選択の場合には、(/CS)を"H"にする。第１４
図より、４つのOR回路の出力は、全て"H"となり、(/CS
1）〜(/CS4)は、全て"H"となる。従ってメモリチップ(1
0)は、全て非選択となる。記憶素子モジュールが選択の
場合は、(/CS）を"L"にする。この場合(A16),(A17)の２
進のデータに応じて、(/CS1)〜(/CS4)のどれか１つが"
L"となり、他の３ケは"H"となる。((A16),(A17))が("
L","L")のときは(/CS4)、("H","L")のときは(/CS3)、("
L","H")のときは(/CS2)、("H","H")のときは(/CS1)が、
各々"Ｌ"になる。この結果、４ケのメモリチップ(10)の
うち１ケのみがチップ選択となって書き込み読み出しが
可能となり、他の３ケはチップ非選択となる。(DQ1)〜
(DQ4)は、共通接続されているが、メモリチップ間で相
互干渉しない。

【０００６】この記憶素子モジュールでは、デコーダチ
ップ(11)を用いたことが特徴で、これにより、一度に１
ケのメモリチップしかチップ選択にならないので、消費
電力の削減となり、第１の従来例の１ケの欠点は、解決
される。また、デコーダを用いたことで、６４K語×４
ビットのメモリチップ(10)を４ケ用い、２５６K語×４
ビットの記憶素子モジュールが構成され、語数が増えビ
ット数が変らないモジュールが得られ、第２の欠点も解
決される。

【０００７】

【発明が解決しようとする課題】他の従来例では、デコ
ーダチップ(11)を追加する必要があるので、材料コスト
及び組み立てコストが高くなり、また、部品数及びモジ
ュール基板(1e)上での接点数の増大により、信頼性低下
を招く欠点があった。更にモジュールサイズが大きくな
る欠点もあった。更に、デコーダチップ(11)における遅
延時間のため、記憶素子モジュールの動作速度が遅くな
る欠点もあった。この発明は上記のような問題点を解決
するためになされたもので、低消費電力化・安価・高信
頼性・小型化・高速な記憶素子モジュールを得ることを
目的とする。

【０００８】

【課題を解決するための手段】第１の発明に係る記憶素
子モジュールは、それぞれメモリセルを有する複数のメ
モリチップと、前記メモリチップ外に設けられた複数の
電源線と、前記メモリチップのそれぞれに配設され、前
記複数の電源線との接続状態に対応してそれぞれのメモ
リチップに互いに異なる電位が入力されるチップ論理制
御入力端子と、前記メモリチップのそれぞれに配設され
るとともに、前記メモリチップに共通に入力され、前記
複数のメモリチップの内特定のものを選択する第１の信
号値が入力される第１のチップ選択入力端子と、前記メ
モリチップのそれぞれに配設されるとともに、前記メモ
リチップに共通に入力され、前記複数のメモリチップの
いずれも非選択にすることが可能な第２の信号値が入力
される第２のチップ選択入力端子と、前記メモリチップ
それぞれの内部に設けられ、前記電位と前記第１の信号
値と前記第２の信号値とが入力されるとともに、これら
の電位および信号値に応じて前記複数のメモリチップの
内特定のメモリチップを選択状態とする信号を出力し、
第２の信号値に応じて前記複数のメモリチップの全てを
非選択状態にする信号を出力するチップ選択論理回路と
を備えたものである。

【０００９】さらに、第２の発明に係る記憶素子モジュ
ールは、記憶素子モジュールの外部信号に応じて前記記
憶素子モジュールの内部信号を形成するコントロールチ
ップを備えるものである。

【００１０】また、第３の発明に係るメモリチップは、
メモリチップ内のアドレスを選択するアドレス選択回路
と、チップ選択論理回路と、前記アドレス選択回路に接
続されるアドレス入力端子と、前記チップ選択論理回路
に接続されるチップ論理制御入力端子と、前記チップ選
択論理回路に接続される第１のチップ選択入力端子と、
前記チップ選択論理回路に接続される第２のチップ選択
入力端子とを備えるとともに、前記アドレス入力端子に
はアドレス選択信号が入力され、前記チップ論理制御入
力端子には固定電位が入力され、前記第１のチップ選択
入力端子にはメモリチップの選択を決める第１の信号が
入力され、前記第２のチップ選択入力端子にはメモリチ
ップの選択を決める第２の信号が入力され、前記チップ
選択論理回路の出力信号は、前記固定電位と前記第１の
信号と前記第２の信号により決定され、さらに、前記チ
ップ選択論理回路の出力信号は、前記アドレス選択回路
をアドレス選択動作もしくはアドレス非選択動作のいず
れかに決定するものである。

【００１１】

【発明の実施の形態】実施の形態１.以下、この発明の
実施の形態１を図に基づいて説明する。第１図は記憶素
子モジュールの構成を示す。(1a)はモジュール基板、(3
a),(3b),(3c),(3d)は同じメモリチップでプログラム可
能なメモリチップで、６４K語×４ビット構成、(2a)は
モジュール端子、電源線は(VDD),(VSS)、書き込み制御
線は(R/W)、１８ケのアドレス線は(A0)〜(A17)、チップ
選択線は(/CS)、出入力データ線は(DQ1)〜(DQ4)であ
る。第２図は、このモジュールの接続図の一例である。
各メモリチップは、チップ選択入力端子(A),(B),(C)と
チップ論理制御入力端子(D),(E),(F)、データ出入力端
子(G)、チップ選択論理回路(4)を持っている。各メモリ
チップの(D),(E),(F)は、(VDD)か(VSS)かの組み合わせ
がメモリチップによって異なるように接続され、(A)は
(A16),(B)は(A17),(C)は(/CS),(G)は(DQ1)〜(DQ4)に共
通接続され、(2a)とつながっている。また、(R/W),(A0)
〜(A15)も共通接続され、(2a)とつながっている。第３
図は、(4)の部分を詳しく示したものである。(A)と
(D)、(B)と(E)、(C)と(F)の各々の組は、排他論理回路
を持ち、更にこの排他論理回路の出力が、内部/CS信号
発生回路の入力とつながっている。第４図はプログラム
可能なメモリチップ(3)の構成を示す。チップ選択論理
回路(4)を備え、その出力の内部チップ選択線(CSint)の
機能は、従来例で示したメモリチップ(9),(10)のチップ
選択線(/CS)及び(/CS1)〜(/CS4)の機能に相当する。ま
た、(3a)〜(3d)は、不純物をドープされた半導体を主た
る構成要素とする。

【００１２】次に本発明の実施の形態１の動作を説明す
る。記憶素子モジュールが非選択の場合は、(/CS)を"H"
にする。第３図のチップ選択線(/CS3)が４つのメモリチ
ップ全てで"H"となり、(Csint）が"L"になるため、全て
チップ非選択となり、どのメモリチップへも書き込みが
禁止される。従って他の記憶素子モジュール又はメモリ
チップとの組み合わせによるメモリシステムの拡張が可
能である。記憶素子モジュールが選択の場合は(/CS)を"
L"にし、(A0)〜(A17)と(R/W)を状況に応じて設定する。
(4a)〜(4d)のどれか１ケの出力(CSint)が"Ｈ"になり、
他の３ケの出力(CSint)が"L"になる。

【００１３】第２図の配線例の場合の(4a)について見る
と、(D),(E)は(VDD)、(F)は(VSS)と接続されている。
[α],α=A〜Fを入力端子αにかかる信号値("H"又は"
L"）とすると、(4)では、[A]=[D]かつ[B]=[E]かつ[C]=
[F]のときのみチップが選択される。今の場合((D),(E),
(F))=("H","H","L")なので、((A),(B),(C))=("H","H","
L")の場合、つまり((A16),(A17),(/CS)=("H","H","L")
のときのみ、(CSint)が"H"となり、メモリチップ(4a)の
みが選択され、書き込み読み出しが可能となる。他のメ
モリチップは、チップ非選択なので、(DQ1)〜(DQ4)を共
通接続しても、メモリチップ間の相互干渉はない。チッ
プ選択となったメモリチップ内のアドレスは、(A0)〜(A
15)で決められる。この結果(A0)〜(A17)の2¹⁸=２５６K
通りのアドレスの組み合わせに対して、４メモリチップ
のどれか１ケのメモリチップの2¹⁸=２５６Kのアドレス
でどれかが１対１対応をなす。書き込みか読み出しか
は、(R/W)で決められる。(R/W)が"L"なら書き込み、"H"
ならば読み出しである。書き込みデータはモジュール端
子(2a)を通し、(DQ1)〜(DQ4)に４ビット並列に外部から
与えられ、読み出しデータは、チップ選択されたメモリ
チップのデータ出入力端子(G)から(DQ1)〜(DQ4)へ、４
ビット並列に出力され、モジュール端子(2a)に伝達す
る。

【００１４】以上より、この記憶素子モジュールは、１
ケの２５６K×４ビット構成のメモリチップと同等の動
作を行う。他の従来例と同様にモジュール選択時の１ケ
のメモリチップしか選択にならないので低消費電力化が
可能である。また、デコーダチップが不要なので、材料
コストおよび組み立てコストが安くなる。また、部品点
数及びモジュール基板(1a)上での接点数が少ないので、
高信頼性が得られる。更に、チップ選択論理回路(4)は
チップ内にあるので、そこでの遅延時間は、別なデコー
ダチップ(11)より短く、高速化になる。更に、部品点数
が少ない分だけ、モジュールサイズが小さくできる。も
う１つは、従来の利点であった４ケが同じメモリチップ
を使用できる点も受け継がれている。

【００１５】実施の形態２.実施の形態１では、(A)〜
(F)をすべて配線接続したが、チップ選択入力論理制御
端子(D)〜(F)を、チップ内部で抵抗を通して(VDD)又は
(VSS)に接続して、モジュール基板上で、(D)〜(F)を開
放するか、(VSS)又は(VDD)に接続するかで、異なる電位
の組み合わせを行うこともできる。第５図では、(D)〜
(F)を(VDD)を接続した場合である。更に、(6)を用いた
記憶素子モジュールの接続図を第６図に第２図と同じチ
ップ選択論理の配線で示した。

【００１６】実施の形態３.また、実施の形態１,２で
は、第３図の論理回路での例を示したが、第７図に示し
た論理回路でも可能である。つまり(A)〜(F)に入る"
H","L"の特定の組み合わせ信号によって、メモリチップ
が選択される論理回路になっていれば良い。例えば、第
３図は、[A]=[D]かつ[B]=[E]かつ[C]=[F]だが、第７図
では[/A]=[D]かつ[/B]=[E]かつ[/C]=[F]で選択される。

【００１７】実施の形態４．また、上記までの実施の形
態では、記憶素子モジュール、メモリチップが各々２５
６K×４ビット構成、６４K語×４ビット構成のものを示
したが、語数とビット数が記憶素子モジュールの方がメ
モリチップより大きいか等しければ他の値であっても良
い。例えば、第１図で(3a)に２５６K語×４ビット構成
のものを使用すれば、記憶素子モジュールとして４４８
K×４ビット構成のものが得られる。

【００１８】実施の形態５．また、上記までの実施の形
態では、共通接続の配線は全てモジュール端子に接続さ
れているものを示した。しかし、第８図に構成図、第９
図に接続図を示した例のように、コントロールチップ
(8)をも実装したモジュールでは、メモリチップを共通
接続する配線の一部はコントロールチップ(8)に接続さ
れモジュール端子(2b)には接続されない。

【００１９】実施の形態６．また、上記までの実施の形
態では、モジュール基板にメモリチップを実装する方式
については言及しなかったが、直接実装する方式と、メ
モリチップを一旦チップキャリア等のパッケージにアセ
ンブリした後にモジュール基板に実装する方式とがあ
る。

【００２０】実施の形態７．また、上記までの実施の形
態では、データ出入力端子が共通のものを示したが、入
力専用と出力専用の２種類の端子に別れても良く、読み
出し専用メモリでは、出力端子のみである。

【００２１】

【発明の効果】以上のように、この発明によればプログ
ラム可能なメモリチップを基板上に実装したので、低消
費電力・安価・高信頼性・小型の記憶素子モジュールが
得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１の記憶素子モジュール
構成図である。

【図２】この発明の実施の形態１の記憶素子モジュール
接続図である。

【図３】この発明の実施の形態１の記憶素子モジュール
の一部の図である。

【図４】この発明の実施の形態１のメモリチップの構成
図である。

【図５】この発明の実施の形態２の論理回路図である。

【図６】この発明の実施の形態２の記憶素子モジュール
接続図である。

【図７】この発明の実施の形態３の論理回路図である。

【図８】この発明の実施の形態５の記憶素子モジュール
構成図である。

【図９】この発明の実施の形態５の記憶素子モジュール
接続図である。

【図１０】第１の従来例の記憶素子モジュール構成図で
ある。

【図１１】第１の従来例の記憶素子モジュール接続図で
ある。

【図１２】他の従来例の記憶素子モジュール構成図であ
る。

【図１３】他の従来例の記憶素子モジュール接続図であ
る。

【図１４】他の従来例のデコーダチップの論理回路図で
ある。

【符号の説明】

1a〜1e モジュール基板 2 モジュール端子 3a〜3d,5a〜5d 外部配線によってプログラム可
能なメモリチップ 4,6,7 チップ選択論理回路 8 コントロールチップ 9,10 従来のメモリチップ 11 デコーダチップ VDD,VSS 電源線 R/W 書き込み制御線 A0〜A17 １８ケのアドレス線 /CS,/CS1〜/CS4 チップ選択線 DQ1〜DQ4 出入力データ線 CSint 内部チップ選択線 A,B,C チップ選択入力端子 (D),(E),(F) チップ論理制御入力端子 (G) データ出入力端子

Claims

【特許請求の範囲】

【請求項１】それぞれメモリセルを有する複数のメモ
リチップと、前記メモリチップ外に設けられた複数の電源線と、前記メモリチップのそれぞれに配設され、前記複数の電源線との接続状態に対応してそれぞれのメ
モリチップに互いに異なる電位が入力されるチップ論理
制御入力端子と、前記メモリチップのそれぞれに配設されるとともに、前
記メモリチップに共通に入力され、前記複数のメモリチ
ップの内特定のものを選択する第１の信号値が入力され
る第１のチップ選択入力端子と、前記メモリチップのそれぞれに配設されるとともに、前
記メモリチップに共通に入力され、前記複数のメモリチ
ップのいずれも非選択にすることが可能な第２の信号値
が入力される第２のチップ選択入力端子と、前記メモリチップそれぞれの内部に設けられ、前記電位
と前記第１の信号値と前記第２の信号値とが入力される
とともに、これらの電位および信号値に応じて前記複数
のメモリチップの内特定のメモリチップを選択状態とす
る信号を出力し、第２の信号値に応じて前記複数のメモ
リチップの全てを非選択状態にする信号を出力するチッ
プ選択論理回路とを備えた記憶素子モジュール。
【請求項２】記憶素子モジュールの外部信号に応じて
前記記憶素子モジュールの内部信号を形成するコントロ
ールチップを備えることを特徴とする請求項１記載の記
憶素子モジュール。
【請求項３】メモリチップ内のアドレスを選択するア
ドレス選択回路と、チップ選択論理回路と、前記アドレス選択回路に接続されるアドレス入力端子
と、前記チップ選択論理回路に接続されるチップ論理制御入
力端子と、前記チップ選択論理回路に接続される第１のチップ選択
入力端子と、前記チップ選択論理回路に接続される第２のチップ選択
入力端子とを備えるとともに、前記アドレス入力端子にはアドレス選択信号が入力さ
れ、前記チップ論理制御入力端子には固定電位が入力され、前記第１のチップ選択入力端子にはメモリチップの選択
を決める第１の信号が入力され、前記第２のチップ選択入力端子にはメモリチップの選択
を決める第２の信号が入力され、前記チップ選択論理回路の出力信号は、前記固定電位と前記第１の信号と前記第２の信号により
決定され、さらに、前記チップ選択論理回路の出力信号は、前記アドレス選択回路をアドレス選択動作もしくはアド
レス非選択動作のいずれかに決定することを特徴とする
メモリチップ。