JPS63168895A

JPS63168895A - 記憶素子モジユ−ル

Info

Publication number: JPS63168895A
Application number: JP62000844A
Authority: JP
Inventors: Sachitada Kuriyama; 栗山　祐忠; Hiroshi Shinohara; 尋史篠原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-01-06
Filing date: 1987-01-06
Publication date: 1988-07-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、１つ以上のメモリチップを実装した記憶素
子モジュールに関するものである。

〔従来の技術〕

ここでは、４ケのメモリチップを用いて構成した２５６
に語×４ヒント構造の記憶素子モジュールを例にして説
明する。笛ｌＯ図は、＠−の従来例のメモリモジュール
の構成図である。図（こ−１−３’ｖ）Ｃ。

（ｌｄ）はモジュール基板、　（２ａ）はモジュールを
外部と電気的７１）つ機械的に接続するモジュール端子
。

（９）はモジュール基板上に実装されたメモリチップで
ある。メモリチップ（９］は、モジュール基板（ｌｄ）
の内部又は表面の配＠（以上では、モジュール基板の内
部又は表面の配？Ｒを単に配線と記す）により相互接続
され、モジュール端子（２ａ）とも接続される。モジュ
ールの接続図を第１１図に示す。メモリチップ（９）は
２５６に語×１ピント構成であり、電源縁（ＶＤＤ）　
、　ＣＶ８Ｂ）　、　書き込み制御線（Ｒ／ＳＶ）　、
　１８ケのアドレスｌｌａ　（Ａｎ）　〜（Ａ１７）　
、−ｙ−ｙ７選択＋１！（Ｃ８）入出力データＲ（ＤＱ
Ｉ）　〜（ＤＱ４）　０）うち、　（ＶＤＤ）　。

（Ｖｓｓ）　、　（Ｒ７Ｗ）　、　　（Ａｏ）　〜（Ａ
７）　、　　（Ｃ８）は全メモリチップ（９）とモジュ
ール端子（２＆）に共通接続され。

また、各メモリナング別１１こ入カテータＩＩ　（ＤＱ
Ｉ）。

（ＤＱ２）　、　（ＤＱ３）　、　（ＤＱ４）が接続さ
れ、モジュール端子（２ａ）とつながっている。（Ｃ８
）はメモリシステムを拡張する場合Ｉこ使用する晴で、
ここにＩＬＩ信号８印加すると、チップは選択されデー
タの書き込み読み出しが可能になるが、ここにｌＨ１信
号を印加するとチップは非選択され、データの書き込み
読み出しが禁止される。また１通常のメモリチップは、
内部の３信号により、チップ非選択時には、アドレスバ
ッファ、行デコーダ、入力回路。

出力回路等が不活性化され、消費電力を削減する。

次に動作について説明する。ナラグセレフトａ（ａ）を
ＩＬ＃にすると、全チップが選択となる。そこで、　　
（ＡＯ）〜（Ａ７）と（Ｒβ）を状況に応じて設定すれ
ば、各メモリチップ（９）の同じアドレスｉこデータの
書き込み又は読み出しができる。各メモリチップの出入
力データ線は別個にモジュール端子に配線で接続されて
いるので、４ヒツトの異なるデータをモジュール端子か
ら並列に入出力することができる。従って、　２５６に
語×１ピントのメモリチップ（９）を４ヶ用いて２５６
に語×４ヒントの記憶素子モジュールが構成される。

＠ｌの従来例のメモリモジュールでハ、モジュール選択
時に全てのメモリチップ（９）カチップ選択となり、消
費電力の削減がなされない欠点があった。また、モジュ
ール化により、ビット数が必らず増加するという欠点が
あった。

以上の２ケの欠点を持たない他の従来例について次に説
明する。＠１２図は、メモリモジュールの構成図である
。（ｌｅ）は、　　（ｌｄ）とは配線が異なったモジュ
ール基板、　ＱＱは６４に語×４ビット構成のメモリチ
ップ、（６）はデコーダチップである。モジュール接続
図全９ｇ１３図に示す。（ＶＤＤ）　、　（Ｖｓｓ＞　
。

（Ｒ／Ｗ　）とアドレス縄の一部分（Ａ０）〜（Ａ１５
　）は、第１１図と同様に全メモリチップα１とモジュ
ール端子（２ａ）が共通接続されている。（ＤＱＩ）〜
（ＤＱ４）も同様に共通接続されている。残りのアドレ
ス＃Ｉ（Ａ１６）。

（Ａ１７）と、チップ選択＠（Ｏ８）は、デコーダチッ
プ（ロ）の入力端子に接続され、αηの出力端子からチ
ップ選択線（ＣＳＩ）　〜（Ｃ８４）が出て、各メモリ
チップαＱに別個に接続されている。デコーダチップの
論理回路図８＠１４図に示す。次に動作につぃて説明す
る。メモリモジュールが非選択の場合には。

（Ｃ８）を′Ｈ′にする。第１４図より、４つのＯＲ回
路の出力は、全て’ｆ（＃となり、（爲ｌ）〜（西４）
は。

全でＩＦ５となる。従つＣメモリチッグαＱは、全て非
選択となる。メモリモジュールが選択の場合は。

（３）を′Ｌ′にする。この場合（Ａ１６）　、　（Ａ
Ｉ？）の２進のデータに応じて、　　（Ｃ８Ｉ）〜（面
４）のどれか。

１つが１Ｌ′となり、他の３ケはＩＨｌとなる。

（（Ａ１６）　、　（Ａ１７））が（＃Ｌ＃、’Ｌ’）
のときは、　（Ｃ８４）。

（’Ｈ’、’Ｌ’）のときは、ＣＣ３）　、　（＃Ｌ＃
、’Ｈりのときは（Ｃ８２）　、　（＃Ｈ’、’Ｈ＃）
のときは、（■ｌ）が、各々＃Ｌ１になる。この結果、
４ケのメモリチップαＱのうち１ケのみがチップ選択と
なって書き込み読み出しが可能となり、他の３ケはチッ
プ非選択となる。（ＤＱＩ）〜（ＤＱ４）は、共通接続
されているが。

メモリチップ間で相互干渉しない。

このメモリモジュールでは、デコーダチップαつを用い
たことが特徴で、これにより、一度に１ケのメモリチッ
プしかチップ選択にならないので。

消費電力の削減となり、＠１の従来例の１ケの欠点は、
解決される。また、デコーダを用いたことで、６４に＃
Ｘ４ビットのメモリチップα、Ｑを４ヶ用い、２５６に
＃８４ピントのメモリモジュールが構成され、ｆＦ数を
増えヒント数が変わらないモジュールが得られ、第２の
欠点も解決される。

〔発明が解決しようとする問題点〕

他の従来例では、デコーダチップα力を追加する必要が
あるので、材料コスト及び組み立てコストが高くなり、
また１部品数及びモジュール基板（１ｅ）上での接点数
の増大（こより、信頼性低下を招く欠点があった。更に
モジュールサイズが大きくなる欠点もあった。更に、デ
コーダチップ０υにおける遅延時間のため、記憶素子モ
ジュールの動作速度が遅くなる欠点もめった。

この発明は上記のような問題点を解決するためになされ
たもので、低消費電力・安価・高信頼性・小型化・高速
な記憶素子モジュールを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る記憶素子モジュールは、チップ選択論理
回路とそれに接続されるチップ選択入力端子とチップ論
理入力端子及びデータ出入力端子を備えたメモリチップ
（以上、該メモリチップをプログラム可能なメモリチッ
プと書＜）ヲモジュール基板上に塔載し、チップ論理制
御端子に印加される信号値によって、１つのプログラム
可能ナメモリチップを選択できるようにしたものである
。

〔作用〕

この発明におけるプログラム可能なメモリチップの内の
チップ選択論理回路は、従来例におけるデコーダチップ
の働きをする。

〔実施例〕

以下、この発明の一実施例を図に基づいて説明する。＠
１図は記憶素子モジュールの構成を示す。

（Ｌａ）はモジュール基板、　　（３ａ）　、　（３ｂ
）　、　（３ｃ）　、　（３ｄ）は。

同じメモリチップで、プログラム可能なメモリチップで
、６４に語×４ヒント構成、仏）はモジュール端子、ｍ
源縁は（ＶＤＤ）　、　（Ｖｓｓ）　、書き込み制御縄
ハ（Ｒ／Ｗ）　、　１８　ケ（Ｄ　７　トｖスａハ（Ａ
Ｏ）　〜（Ａｌｇ）、チップ選択暖は（０）、出入力デ
ータ編は（ＤＱＩ）〜（ＤＱ４）である。＠２図は、こ
のモジュールの接続図の一例である。各メモリチップは
、チップ選択入力端子（Ａ）、　（Ｂ）、　（Ｃ）とテ
ッグ選択入力論理制御端子（Ｄ）、　（Ｅ）、　（Ｆ）
　、データ出入力端子（Ｇ）、チップ選択論理回路（４
）を持っている。各メモリチップの（Ｄ）、　（Ｅｌ、
　（Ｆ）　ハ、　（ＶＤＤ）　カ（Ｖｓｓ）　カ（０組
り合セがメモリチップによって異なるように接続され。

（Ａ）は（Ａ１５）　、　　（１３）は（Ａ１６）　、
　　（Ｃ）は口）に共通接続され、　（２ａ）とつなが
っている。また、（Ｇ）（Ｒ／Ｗ）　、　　（ＡＯ）　
〜（Ａ１５）も共通接続され、（２ａ）とつながってい
る。第３図は、（４）の部分を詳しく示したものである
。（Ａ）と（Ｄ）、（Ｂ）と（Ｅ）、（Ｃ）と（Ｆ）の
各々の組は、排他的論理回路を持ち、更にこの排他的論
理回路の出力が、内部Ｃ８信号発生回路の入力とつなが
っている。１ｇ４図はプログラム可能なメモリチップ（
３）の構成を示す。チップ選択論理回路（４）を備え、
その出力の内部チップ選択曜（Ｃ８ｉｎｔ）の機能は、
従来例で示したメモリチップ（９）、αＱのチップ選択
−（貴）及び（Ｃ８Ｉ）〜（小４）の機能に相当する。

また（３ａ）〜（３ｄ）は、不純物をドーグされた半導
体を王たる構成要素とする。

次ｆこ本発明の一実施例の動作を説明する。メモリモジ
ュールが非選択の場合は、（Ｓ）をＩｆｌＪこする。第
３図のチップ選択線（３３）が、４つのメモリチップ全
てで％　　’Ｈ’となり、　（Ｃ８ｉｎｔ）がＩＬＩに
なるため、全てチップ非選択となり、どのメモリチップ
へも書き込み読み出しが禁止される。従って他のメモリ
モジュール又はメモリチップとの組み合わせによるメモ
リシステムの拡張が可能である。記憶素子モジュールが
選択の場合は（７ｍ）ｉ’Ｌ’ｉｃ　Ｌ、、　　（ＡＯ
）　〜（Ａ１７）　ト（Ｒ／Ｗ）　８状況ニ応じて設定
する。（４ａ）　〜（４ｄ）のでれか１ケの出力（Ｃ８
ｌｎｔ）がＩＨＩになり、他の３ケの出力（Ｃ８ｌｎｔ
）がＩＨＩになる。

＠２図の配線例の場合の（４ａ）について見ると。

（ＤＣ，（ｇ）　＋！　、　Ｃ％１ＤＤ）　、　（Ｆ’
）　ハ（Ｖｓｓ）　ト接続すレテイる。〔α〕、α＝Ａ
−Ｆを入力端子αにかかる信号値（ＩＨＩ又は′Ｌ′）
とすると、（４）では、　ＣＡＩ　＝　（Ｄ〕かつ（Ｂ
Ｅ　＝　（Ｅ〕かつ（Ｃ〕＝　［：Ｆ］のときのみチッ
プが選択される。今の場合（（Ｄ）、　　ＣＥ）、　　
（Ｆ）　）　　＝（’Ｈ’、’）（’、’Ｌ’）なので
、（（Ａ）、　（Ｂ）、　（Ｃ）　）＝（＃）Ｉ＃。

ＩＨ′、　ＩＬＩ　）の場合、つまり（（Ａ１６）、（
Ａ１７））　、　　（σ−）＝　（’Ｈ’、　’Ｈ’、
　’Ｌ’　）のときのみ、　（Ｃ８ｉｎｔ）がＩＨＩと
なり、メモリチップ（４ａ）のみが選択され、書き込み
読み出しが可能となる。他のメモリチップは。

＋　７　フ非Ｊ択す（７）テ、　　（ＤＱＩ）　〜（Ｄ
Ｑ４）　８ａ通接続しても、メモリチップ間の相互干渉
はない。チソプ選択となったメモリチップ内のアドレス
は、（ＡＯ）〜（Ａ１５）で決められる。この結果（Ａ
Ｏ）〜（Ａ１７）の２”＝　２５６　Ｋ通りのアドレス
の組み合せに対して、４メモリチツプのどれか１ケのメ
モリチップの２１６＝６４にのアドレスどれかが１対１
応をなす。書き込みか読み出しかは、　　（Ｒ／Ｗ）で
決められる。（Ｒ／Ｗ　）がｌＬ′なら書き込みＳ　’
Ｋｌならば読み出しである。書き込みデータはモジュー
ル端子（２ａ）を通し、　　（ＤＱＩ）　〜（ＤＱ４）
に４ヒント並列に外部から与えられ、読み出しデータは
、チップ選択されたメモリチップデータ出入力端子（Ｇ
）から（ＤＱ　ｌ　）〜（ＤＱ４）へ、４ピント並列に
出力され、モジュール端子（２ａ）に伝達する。

以上より、このメモリモジュールは、１ケの２５６　Ｋ
　Ｘ　４ビツト構成のメモリチップと同等の動作を行な
う。

他の従来例と同様にモジュール選択時の１ケのメモリチ
ップしか選択にならないので低消費電力化が可能である
。またデコーダチップが不要なので、材料コスト組立コ
ストが安くなる。また１部品点数及びモジュール基板（
１ａ）上での接点数が少ないので、高信頼性が得られる
。更に、チップ選択論理回路（４）はチップ内にあるの
で、そこでの遅姑時間は、別なデコーダチン７゛（６）
より短く、鍋速化になる。更に、部品点数が少ない分だ
け、モジュールサイズが小さくできる。もう１つこれは
。

従来例の利点であった４ケが同じメモリチップを使用で
きると点も受けつがれている。

なお、上記実施例では、（Ａ）〜（Ｆ）をすべて配線接
続したが、チップ選択入力論理制御端子（Ｄ）〜（Ｆ）
を、チップ内部を抵抗を通して（ＶＤＤ）又は（ＶＢ２
）に接続して、モジュール基板上で、（Ｄ）〜ＣＦ）端
＋ｒＡ放ｔ放心６カＶＢ２）又ハ（ＶＤＤ）　ｔｃ接続
すり、カで、異なる電位の組み合せる行なうこともでき
る。Ｉ！５図では、　（Ｄ）　〜（Ｆ）　；ｔ　（ＶＤ
Ｄ）　）＆接ａ　Ｉ。

た場合である。更に、（６）を用いた記憶素子モジュル
の接続図を＠６図に第２図と同じチップ選択論理の配線
で示した。

また、上記実施例では、第３図の論理回路での例を示し
たが、＠７８図、１Ｉ７ｂ図に示した論理回路でも可能
である。つまり（Ａ）〜（Ｆ）に入る。

’Ｉ（’　、　’Ｌ’の特定の組み合せ信号によって、
メモリチップが選択される論理回路になっていれば良い
。

例えば、第３図は、　（Ａ〕＝　［０］かつＣＢ〕＝　
［：Ｅ］かつ（Ｃ］＝　［Ｆ］だが、＠７図では（Ａｌ
　＝　ＣＤ：ｌかつＣＢ〕＝　（Ｅ〕かつ〔Ｃ〕＝〔Ｆ
〕で選択される。

また、上記実施例では、記憶素子モジュールをメモリチ
ップが各々２５６に語Ｘ４ビット構成、６４に＃Ｘ４ビ
ット構成のものを示したが１語数とピント数が記憶素子
モジュールの方がメモリチップより大きいか等しければ
他の値であっても良い。

例えば、１ケ１図で（３ａ）に２５６に語×４ピット構
成のものを使用すれば、メモリモジュールトシて４４８
に語Ｘ４ヒント構成のものが得られる。

また、上記実施例では、共通接続の配線は全てモジュー
ル端子に接続されているものを示した。

し力）Ｌ、８８図に構成図、１ｇ９図は接続図を示した
例のように、コントロールチップ（８）をも実装したモ
ジュールでは、メモリチップを共通接続する配線の一部
はコントロールナツプ（８）に接続されモジュール端子
（２ｂ）には接続されない。

また、上記実施例では、モジュール基板にメモリチップ
を実装する方式については言及しなかったが、直接実装
する方式と、メモリチップを一部テンプキャリア等のパ
ンケージにアセンブリした後にモジュール基板ｌこ実装
する方式とがある。

また、上記実施例では、データ入出力端子が共通のもの
を示したが１人力専用と出力専用の２種類の端子に分か
れても良く、読み出し専用メモリでは、出力専用の端子
のみである。

〔発明の効果〕

以上のように、この発明によればプログラム可能なメモ
リチップをモジュール基板上に実装したので、低消費４
力・安価・高信頼性・高速・小型の記憶素子モジュール
が得られる効果がある。

【図面の簡単な説明】

＠１図〜第４図は、この発明の一実施例によるメモリモ
ジュールの全体又は一部を示す。＠５図〜′Ｍ９図は、
他の実施例を示す。第１（）図〜＠１４図は、従来の記
憶素子モジュールの全体又は一部を示す。！ｔ、８＋　
ｔｏ、１２図は、メモリモジュール構成図、第２＋　６
．９＋　　１１＊　Ｌ３図は接続図。第３図は、第２図の一部を詳しく示した図、第４図は、
外部配線（こよるプログラム可能なメモリチップの構成
図、＠５．７ａ　、　７ｂ回は、第２図の論理回路の他
の実施例、＠【４図は、デコーダチップの論理回路図。図において、　（ｌａ）、　（璽ｂ）　、　（ｌｃ）　
、　（ｌｄ）　、　（ｌｅ）は、モジュール基板、（２
）はモジュール端子、　＋３１　、　（５）は外部配線
によって１ａグラム可能なメモリチップで（３ａ）　〜
（３ｄ）及び（５ａ）　〜（５ｄ）は、各々全く同じメ
モリチップである。ｎ）　、　ｔ６）　、　（７）はチ
ップ選択論理回路、（８）ハコントロールチップ、（９
）、αＱは従来のメモリチップ、αυはデコーダチップ
である。（ＶＤＤ　）及び（Ｖ８　Ｓ　’）は電源線、
　　（Ｒ／Ｗ）は書き込み制御線、　　（ＡＯ）〜（Ａ
１７　）は１８ケのアドレス線、応）及びα３１）〜（
面４）はチップ選択線、　（ＤＱｌ）〜（１）Ｑ４）は
出入力データｌｉｄ、　（Ｃ８ｉｎｔ）は内部チップ選
択線である。な２１図中同同一時は同一、または相当部分を示す。第１図 −Ｊル〜ＡＩ７：７ド１人体第３図Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　Ｊ第１０図Ｌ　　　　　　−Ｊ第１２図Ｊ　邸　邸手続補正書（方式）％式％２、発明の名称記憶素子モジュール３、補正をする者事件との関係　特許出願人住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉４、代理人住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正命令の日付（発送日］６、　補正の対象明細書の図面の簡単な説明の欄。７、　補正の内容明細書第１５頁第５行の「第５．７ａ、７ｂ図は、」を
「第６，７図は、」と訂正する。以　　上

Claims

【特許請求の範囲】

（１）記憶素子モジュール基板と、該記憶素子モジュー
ル基板内部又は表面に設けられた配線と、少なくとも一
組のメモリチップを備え、該モメリチツプは、チツプ選
択論理回路と該チツプ選択論理回路に接続されるチップ
選択入力端子とチップ論理制御端子及びデータ出入力端
子を備え、該チップ論理制御端子に印加される信号値に
よつて、チップ選択信号の論理設定が可能なメモリチッ
プであつて、該メモリチップの端子と該配線は接続され
ており、各該チップ選択入力端子と該データ出入力端子
は、該配線により、各々共通接続されており、該チップ
論理制御端子は、該メモリチップごとに異なる該配線が
なされていることを特徴とする記憶素子モジュール。
（２）該チップ選択入力端子と該チップ論理制御端子の
信号値により、多くとも１ケの該メモリチップが、書き
込みか読み出しかの動作が許容され、残りの該メモリチ
ップは、該動作が禁止されることを特徴とする特許請求
の範囲第１項記載の記憶素子モジュール。
（３）該メモリチップが不純物をドープされた半導体を
主な構成要素とする半導体チップ又はパッケージにアセ
ンブリされた該半導体チップであることを特徴とする特
許請求の範囲第１項記載の記憶素子モジュール。