KR100225444B1

KR100225444B1 - 패키지된 집적회로, 회로 기판 및 패키지된 다이나믹 랜덤 액세스 메모리

Info

Publication number: KR100225444B1
Application number: KR1019950034036A
Authority: KR
Inventors: 고바야시사또루
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1994-09-29
Filing date: 1995-09-29
Publication date: 1999-10-15
Also published as: KR960012444A

Abstract

복수의 접속 DRAM 장치 패키지된 집적 회로는 결합점을 갖는 집적 회로칩, 그 결합점에 결합된 제1전기적 접촉부, 그 결합점에 결합된 제2전기적 접촉부, 및 집적 회로 칩을 캡슐화 하는 패키지를 포함하고 있다.

제1 및 제2 전기적 접촉부는 패키지의 대칭축의 대향 측면에 대칭적으로 위치되고, 그래서 패키지된 집적 회로를 이용하여 양면 인쇄 회로 기판을 용이하게 제조할 수 있다.

Description

패키지된 집적 회로, 회로 기관 및 패키지된 다이내믹 랜덤 액세스 메모리(Plural connect DRAM device)

제1도는 종래의 듀얼 인-라인 패키지(Dual In-Line Package)의 투시도.

제2a도는 종래의 플라스틱 리드 칩 캐리어(PLCC)패키지의 평면도.

b도는 종래의 플라스틱 리드 칩 캐리어(PLCC)패키지의 측면도.

제3a도는 종래의 소형의 얇은 외형의 패키지(TSOP)의 평면도.

b도는 종래의 소형의 얇은 외형 패키지(TSOP)의 측면도.

제4도는 종래의 16메가비트 DRAM의 핀아웃(Pinout)도.

제5a도는 종래의 양면(double-sided) 싱글 인-라인 메모리 모듈(Single In-Line Memory Module)(SIMM)의 투시도.

b도는 종래의 양면 싱글 인-라인 메모리 모듈의 측면도.

제6a도는 종래의 정상-굽힘(normal-bend) 패키지 구조의 평면도.

제7a도는 종래의 역-굽힘(reverse-bend) 패키지 구조의 평면도.

제8도는 본 발명에 따른 복수 접촉 DRAM 장치의 핀아웃도.

제9a도는 수평 대칭을 도시하는 플라스틱 리드 칩 캐리어(PLCC) 패키지의 평면도.

b도는 수직 대칭을 도시하는 플라스틱 리드 칩 캐리어(PLCC) 패키지의 평면도.

c도는 대각 대칭을 도시하는 플라스틱 리드 칩 캐리어(PLCC) 패키지의 평면도.

* 도면의 주요부분에 대한 부호의 설명

22,32 : 핀 34 : 패키지

42 : 입/출력 라인 45 : 라인

[본 발명의 배경]

[본 발명의 분야]

본 발명은 패키징 집적 회로에 관한 것으로서, 특히 양면 인쇄(double-sided printed) 회로 기판 구조에 이용하기 위한 패키징 집적 회로에 관한 것이다.

[종래의 기술]

반도체 웨이퍼 상에 집적 회로 다이(die)를 제조할 때는 제조되는 집적 회로의 형태 및 복잡성에 따라 변하는 일련의 처리 단계가 필요하다.

다이들을 제조한 후에, 각 웨이퍼 상의 다이들을 개별 집적 회로 칩에 접속한다.

개별 집적 회로 칩들은 집적 회로 패키지 내에 캡슐화(encapsulated)되어, 외부 물질로부터 오염 또는 손상되는 것을 방지하고, 외부 전기 접속을 제공한다. 집적 회로 패키지 내에 집적 회로 칩을 결합시킨 것을 일반적으로 집적 회로(IC)라 칭한다.

제1도 내지 제3도는 듀얼 인-라인 패키지(DIP), PLCC(Plastic Leaded Chip Carrier) 및 TSOP(thin small outline package)와 같은 일반적인 IC 패키지를 도시한다.

플라스틱 및 세라믹은 패키징 재료로서 일반적으로 이용되고, IC의 핀 카운트(pin count)는 IC의 형태와 관련 있다.

제1도는 20핀 DIP의 일례를 도시하고 있다.

상기 DIP의 대향 측 상에 있는 핀(12)은 패키징(14)내에 캡슐화된 집적 회로에 전기 접속을 제공한다.

제 2a도 및 제2b도는 32핀 PLCC 패키지의 단면도 및 측면도이다.

핀(22)은 PLCC 패키지의 4 가장자리를 따라 위치되어 패키징(24)내에 캡슐화된 집적 회로에 전기 접속을 제공한다.

핀(22)은 제2b도에 도시된 바와 같이 J 형 리드 구조로 제공된다.

제3a도 및 제3b도는 32핀 TSOP의 단면도 및 측면도를 도시한다.

TSOP는 보다 얇은 패키지(34) 및 보다 작고 더욱 밀착된 핀(32)에 의하여 상기 DIP와 구별될 수 있다.

인쇄 회로 기판 상에 장착될 때, 통상적인 TSOP는 높이를 상기 DIP 1/4이하로 하고, 상기 TSOP의 보다 작은 핀(32)은 비교될 수 있는 DIP의 핀보다 통상적으로 4배정도 밀접하게 설치되며, 또한, 통상적으로 J 형 리드의 얇은 소형의 외형 구조로 할 수 있다.

일반적인 IC 중 하나로는 다이내믹 RAM, 스태틱 RAM 및 비디오 RAM(각각 DRAM, SRAM 및 VRAM)같은 랜덤 액세스 메모리 (RAM)가 있다.

DRAM은 비트 당소비 전력이 낮은 매우 높은 비트 밀도로 이루어지기 때문에, SRAM 및 VRAM이 빠른 액세스 시간을 필요로 하는 장치에서 유용할지라도, DRAM은 고밀도 메모리 장치에 일반적으로 이용된다.

제4도는 통상적인 16메가비트(1M×16 비트) DRAM(40)의 핀 레이아웃의 일례를 도시한다.

상기 DRAM(40)은 패키지된 메모리 칩으로부터 16 비트 데이터를 판독하거나 상기 칩에 16비트 데이터를 기록하는 16개의 입/출력 라인(42)(I/01 내지 I/016)을 구비한다.

또한, 상기 DRAM(40)은 패키지된 메모리 칩으로부터 판독되거나 상기 칩에 기록되도록 주어진 데이터 워드의 어드레스를 선택하기 위하여 10개의 어드레스 라인(44)(AO 내지 A9)을 구비한다.

10 비트 행 어드레스(row address) 및 10 비트 열 어드레스(column address)로 완전한 20 비트 어드레스 제공하기 때문에, 상기 DRAM(40)상의 10개의 어드레스 라인(44)은 1,048,576 (1M=2²⁰=1,048,576) 데이터 워드를 충분히 어드레스 지정할 수 있다.

행 어드레스 스트로브(RAS) 라인(45)은 어드레스 라인(44)에 제공된 비트들이 행 어드레스인 것을 표명하기 위해 이용되고, 유사하게 열 어드레스 스트로브(CAS) 라인(46)은 어드레스 라인(44)에 제공된 비트들이 열 어드레스인 것을 표명하기 위해 이용된다.

상부 CAS (UCAS) 및 하부 CAS (LCAS)는 16비트 워드에 바이트 판독 제어를 제공한다.

메모리 판독 액세스 시퀀스는 어드레스 라인(44)에 행 어드레스를 제공하는 단계와, 어드레스 라인(45)에서 열 어드레스를 표명하는 단계와, 라인(46)으로 CAS를 표명하는 단계, 및 입/출력 라인(42)으로 어드레스 지정된 데이터 워드를 수신하는 단계로 구성된다.

메모리 기록 액세스도 유사한 어드레싱 시퀀스를 사용하는데, 입/출력 라인(42)으로 제공된 데이터 워드가 어드레스 지정된 메모리 위치로 래치될 준비가 되었음을 나타내기 위하여 라인(48) 상에서 기록 인에이블 신호(WE)를 표명하는 단계가 추가된다.

상기 DRAM(40)같은 복수의 DRAM을 회로 기판 상에 장착하고 디지털 컴퓨터 내에 접속하기 위하여 전기 접촉부들(electrical contactors)을 구비한 모듈로서 구성된다.

이러한 모듈은 일반적으로 싱글 인-라인 메모리 모듈(single in-line memory module)(SIMM) 또는 싱글 인-라인 패키지(single in-line package)(SIP)로서 공지되어 있다.

SIMM은 단면이나 양면으로 될 수 있고, 다양한 용량(1 메가바이트, 4메가바이트, 등)으로 제조될 수 있으며 30개의 접촉 모듈 및 72개의 접촉 모듈을 포함하는 구조로 이용할 수 있다.

제 5a도 및 제5b도는 복수의 DRAM(40)을 갖는 듀얼 양면 SIMM(50)의 사시도 및 종단면도를 도시한다.

상기 DRAM의 반은 회로 기판(52)의 한 측면 상에 장착되고, DRAM의 다른 반은 회로 기판(52)의 대향 측면 상에 장착된다.

상기 SIMM(50)는 개별 DRAM의 제어 라인, 어드레스 라인 및 입/출력 라인에 결합되는 복수의 전기 접촉부(54)를 구비한다.

상기 SIMM(50)의 양 측면 상에 DRAM(40)를 장착함으로써, 주어진 형태의 요소(factor)내에서 높은 메모리 밀도가 달성된다.

그러나, 전기 접촉부(54)로부터 DRAM의 제어 리드, 어드레스 리드 및 입출력 리드까지의 필요한 전송 라인 경로는 보다 복잡하게 된다.

이것은, DRAM(40)을 회로 기판(50)상에 장착하는 경우, 상기 DRAM(40A 및 40B)을 회로 기판(52)의 대향 측면에 장착할지라도 DRAM(40A 및 40B)의 리드들이 정렬되도록 하기 위해 패키지 DRAM(40)를 미러 이미지 핀-아웃(pin-out)구조로 설치하는 것으로 공지되어 있다.

상기 미러 이미지형 DRAM을 이용해서 정렬하면 회로 기판(52)의 설계가 간소화된다.

제6a도 및 제7a도는 DRAM(40A 및 40B)의 단면도를 도시한다.

상기 DRAM(40A)의 핀아웃 구조는 제4도 DRAM(40)에 도시된 핀아웃 구조인 반면, 상기 DRAM(40B)의 핀아웃 구조는 DRAM(40)에 도시된 핀 아웃 구조의 미러 이미지이다.

상기 DRAM(40A)의 왼쪽 가장자리에 위치된 핀은 DRAM(40B)의 오른쪽 가장자리에 위치되고, DRAM(40A)의 오른쪽 가장자리에 위치된 핀은 DRAM(40B)의 왼쪽 가장자리에 위치된다.

상기 DRAM(40A 및 40B)은 집적 회로 패키지 내에서 상이한 방향을 이용하여 동일한 집적 회로 칩들을 패키징함으로써 제공된다.

상세히 설명하면, 제 6b도는 DRAM 칩(64)을 포함하는 DRAM(40A)의 단면도를 도시한다.

DRAM칩은 통상적인 굽힘 구조를 갖는 패키지(40A)의 핀들(62)과 결합된다.

제 7b도는 DRAM칩(64)과 동일한 DRAM 칩(74)을 갖는 DRAM(40B)의 단면을 도시한다.

DRAM 칩(74)은 패키지(40B)의 핀(72)과 역 굽힘(reverse bend)구조로 결합된다.

미러 이미지 핀 아웃 구조를 제조하는 역 굽힘 기법이 동일한 집적 회로, 동일한 패키지 본체 및 동일한 굽히지 않는 핀 배열(stock)을 이용하지만, 다른 패키징 구조에서는 DRAM(40A) 및 DRAM(40B)이 개별적으로 제조될 것을 필요로 한다.

2개의 물품 구조는 목록으로 유지되어야 하고, 2개의 패키지된 IC검사 구조가 유지되어야 하며, 별개의 처리(handling)를 필요로 한다.

[발명의 요약]

본 발명은, 결합점(coupling point)을 갖는 패키지된 집적 회로 칩과, 상기 결합점에 결합된 제1전기적 접촉부(contactor)와, 상기 결합점에 결합된 제2전기적 접촉부와, 상기 집적 회로 칩을 캡슐화하는 패키지르 구비하고, 상기 제1 및 제2 전기적 접촉부는 상기 패키지의 대칭축의 대향 측면에 대해 대칭으로 위치되는 패키지된 집적 회로(packaged integrated circuit)를 제공함으로써, 회로 기판의 대향 측면에 용이하게 장착되는 IC를 이롭게 제공하는 것이다.

[상세한 설명]

다음은 본 발명을 수행하기 위한 최적의 보드를 상세히 설명한다.

이러한 설명은 본 발명을 예시하기 위한 것이지 제한하기 위하여 취해진 것이 아니다.

제8도는 64메가비트(4메가 × 16비트) 복수 접속 DRAM(90)의 핀 레이아웃을 도시한다.

DRAM(90)은 제어 신호를 수신하기 위해 복수의 접속 제어 핀(92)을 갖는 54핀 TSOP로서 패키지 되어 있다.

듀얼 핀은 TSOPs 주 대칭축(91)의 측면 중 어느 한 측면에 한 개 핀을 구비하고 있어서 각각의 제어 신호를 제공한다.

기록 가능(WE)핀의 쌍, 행 어드레스 스트로브(RAS)핀의 쌍, 하부 열 어드레스(LCAS)핀의 쌍, 및 상부 열 어드레스(UCAS)핀의 쌍은 대칭축(91)에 대해 서로 직접적으로 대향해서 위치된다.

제어 핀 쌍 각각의 부재는 대응하는 제어회로에 결합된다.

예를 들어, RAS 핀들은 내부 어드레스 대칭 회로에 모두 결합된다.

총 16개의 입/출력 핀(94)이 제공되어 있고, 어드레스 지정 가능한 16비트 워드의 1비트에 하나의 핀이 해당한다.

입/출력 핀(94)은 대칭축(91)의 양 측면에 대하여 분배된다.

집합적으로, 이러한 입/출력 핀들의 한쪽 반과 다른 쪽 반이 대칭축(91)을 중심으로 바로 건너편에 대향해서 위치된다.

따라서, 회로 기판의 대향하는 측면 상에 장착되는 경우, 제1 DRAM(90)의 핀(1내지8)은 동일한 인쇄 회로 기판의 대향 측에 장착된 제2 DRAM(90)의 핀(9 내지 16)과 함께 정렬된다.

또한, 인쇄 회로 기판에 제1측면에 장착된 제1 DRAM(90)의 핀(9 내지 16)은 제 DRAM(90)의 핀(1 내지 8)에 정렬된다.

어드레스 지정 가능한 16비트 워드를 위한 16개의 기억 위치 중 어느 기억 위치가 주어진 비트의 실제 물리적인 기억 장소를 제공하는 것에 관해서는 중요하지 않기 때문에, 입/출력 핀들을 완전하게 대응시키기 위해 제1 및 제2 DRAM(90)의 정렬시킬 필요는 없다.(즉, DRAM(90)상의 I/01핀은 제2 DRAM(90)상의 핀 I/016과 정렬될 필요 없다).

대신에 입출력 핀을 집합적 정렬(collective alignment)은 충분하다.(즉, 제1 DRAM(90)의 각 입/출력 핀을 제2 DRAM(90)의 입/출력 핀과 정렬시키거나, 반대로 제2 DRAM(90)의 각 입/출력 핀을 제1 DRAM(90)의 입/출력 핀과 정렬시키기만 하면 된다).

그러므로 입/출력 라인들을 위해 복수의 접속부를 설치할 필요가 없다.

(예를 들어 4개의 DRAM을 포함하는)DRAM(90)은 소정의 메모리 어드레스를 행 어드레스/열 어드레스 쌍으로서 수신한다.

행 및 열 어드레스 수신하기 위해 총 12개의 어드레스 라인(96)이 제공된다.

행 어드레스가 10비트이고 열 어드레스가 12비트이므로 DRAM(90)은 4,194,304개의 위치 (2²²=4M=4,194,304)를 어드레스 지정할 수 있다.

서브세트의 핀 즉, 어드레스 핀(1 내지 10)이 10비트 행 어드레스를 수신하는데 이용되지만 어드레스 핀(96)은 행 및 열 어드레스 모두를 수신할 수 있다.

어드레스 핀(96)은 대칭 축(91)의 양 측면에 분배된다.

이러한 어드레스 핀의 한쪽 절반(A0 내 A5)과 다른 쪽(A6 내지 A11)은 대칭(91)축을 중심으로 바로 건너편에 대향해서 위치된다.

이러한 방법에 따라, 인쇄 회로 기판의 제1측면 상에 장착된 제1 DRAM(90)의 어드레스 핀(A0)은 동일한 인쇄 회로 기판에 대향해서 장착된 제2 DRAM(90)의 어드레스 핀(A11)과 정렬해서 결합될 수 있다.

동시에, 제1 DRAM(90)의 어드레스 핀(A1)은 제2 DRAM(90)의 어드레스 핀(A10)과 정렬해서 결합될 것이다.

일반적으로, 어드레스 핀(96)은 어드레스 핀(i)과 어드레스 핀(N-i)은 대칭축(91)을 중심으로 바로 건너편에 서로 대향해서 위치되며, 여기서 인덱스(i)는 O에서 N까지 변화하고, N은 홀수이다.

대향해서 장착된 DRAM(90)의 정렬된 어드레스 핀을 결합시킴으로써, 메모리 액세스 싸이클에서의 어드레스가 두 개의 DRAM으로 전달될 수 있다.

한 DRAM상에 설치된 어드레스 핀을 정렬하고 다른 DRAM에 설치된 다른 어드레스 핀과 결합시키더라도, 어드레스 핀(96)의 위치를 결정함으로써 제1 및 제2 DRAM(90) 상에 대향해서 장착된 인접 어드레스들의 위치(locality)가 보존된다.

제1 DRAM(90)의 각 입/출력 핀을 제2 DRAM(90)의 입/출력 핀과 정렬시키기만 하면 되는 입/출력 핀(94)의 위치 결정과는 달리, 어드레스 핀(96)의 위치 결정은 위치 고려(locality considerations)에 의해 제약받을 수 있다.

어드레스 핀(A0 내지 A11)의 위치를 결정함으로써 제1 DRAM의 어드레스 핀(96)과 제2의 장착 DRAM(90)의 어드레스 핀(96)이 집합적으로 대향해서 정렬되는 것이 보장된다.

또한, 어드레스 핀(A0 내지 A11)의 위치 결정은, 결합된 어드레스 핀과 함께 대향해서 장착된 제1 및 제2 DRAM(90)를 위한 메모리 어드레스들의 인접성을 보존시킨다.

DRAM(90)은 어드레스 핀(96)의 서브세트를 통해 총 22비트 어드레스 중 10비트 행 어드레스 성분을 수신한다.

그러므로, 행 어드레스 서브세트에 대응하는 개별 어드레스 핀들도 제1의 반과 제2의 반이 대향해서 위치되도록 하는 것이 또한 중요하다.

DRAM(90)의 경우, 행 어드레스 서브세트를 이루는 10 어드레스 핀들에 있어서 5개의 핀이 나머지 5개와 대향하도록 위치된다.

이것은 대향해서 장착된 DRAMs(90) 상에서 행 어드레스 서브세트에 대응하는 어드레스 핀의 집합적 정렬을 확실하게 해준다.

PCB의 대향 측에 DRAM(90)들을 장착하는 경우, 입/출력 핀(94)의 집합적 정렬은, DRAMs(90)를 입/출력 버스의 라인들에 접속하는 것을 간단하게 한다.

상세히 설명하면, 쓰루 바이어스(through bias)를 이용하면, PCB의 양 측면 상에 입출력 버스의 개별 라인들을 제공할 필요가 없다.

대신에, PCB의 한쪽 측면에 입출력 버스의 개별 라인이 제공되고, 상기 입출력 버스의 개별 라인에 개별 입/출력 핀이 결합된다.

예를 들어, 제1 DRAM(90)의 입/출력 핀(I/01) 및 대향해서 장착된 DRAM(90)의 입/출력 핀(I/016)은 입/출력 버스의 동일 라인에 결합된다.

부가적으로, PCB의 대향 측면에 제1 및 제2 DRAM(90)을 장착하는 양면 PCB에 있어서, 어드레스 핀(96)은 쓰루 바이어스를 이용해서 접속된다.

바이어스를 이용함으로써, 인쇄 회로 기판의 설계에서 어드레스 버스의 개별 라인을 PCB의 양측에 제공할 필요가 없다.

대신에, 상기 PCB의 한쪽 측면에 상기 어드레스 버스의 개별 라인이 제공되고, 상기 어드레스 버스의 라인에 DRAM(90)의 정렬된 어드레스 핀이 결합된다.

예를 들어, 한 DRAM(90)상의 어드레스 핀(A0) 및 대향 DRAM(90)의 어드레스 핀(A11)이 모두 상기 어드레스 버스의 동일 라인에 접속된다.

[다른 실시예]

다양한 실시예를 참조로 본 발명을 설명하는 동안, 상기 실시예들은 예시적인 것이지 이들 실시예에 의하여 본 발명의 범위를 제한하려는 의도가 아님을 이해해야 한다.

상술한 실시예의 변경, 수정, 부가 및 개선은 가능하며 첨부된 청구범위의 범주 내에서 이루어 질 수 있다.

예를 들어, 본 발명의 다른 실시예는 PLCC 같은 패키지 구조를 이용할 수 있다.

제9a도, 제9b도 및 9c도는 몇몇 대안적 축들을 나타내고 있으며, 이들 축을 중심으로 제어 핀, 입/출력 핀 및 어드레스 핀이 본 발명에 따라 대칭적으로 위치될 수 있다.

예를 들어, 제9a도는 축(131)의 수평 대칭을 도시하고, 제9b도는 축(132)의 수직 대칭을 도시하고, 제9c도는 축(133)의 대각 대칭을 도시한다.

유사한 대칭이 다른 패키지 구조에서 활용될 수 있다.

Claims

패키지된 집적 회로에 있어서, 결합점(coupling point)을 갖는 집적 회로 칩과, 상기 결합점에 결합된 제1전기적 접촉부와, 상기 결합점에 결합된 제2전기적 접촉부, 및 상기 집적 회로 칩을 캡슐화 하는 패키지를 구비하며, 상기 제1 및 제2 전기적 접촉부는 상기 패키지의 대칭축의 대향 측면에 대해 대칭적으로 위치되는 패키지된 집적 회로.
제1항에 있어서, 상기 패키지는 소형의 얇은 외형 패키지(thin small outline package)를 구비하며, 상기 제1 및 제2 전기적 접촉부는 상기 소형의 얇은 외형패키지의 중심 라인에 대하여 대칭으로 위치된 핀들을 구비하는 패키지된 집적 회로.
제1항에 있어서, 상기 패키지는 플라스틱 리드 칩 캐리어 패키지(plastic leaded chip carrier package)를 구비하고, 상기 제1 및 제2 전기적 접촉부는 상기 플라스틱 리드 칩 캐리어 패키지의 중심 라인에 대하여 대칭으로 위치되는 핀들을 구비하며, 상기 중심 라인은 패키지의 한 모퉁이로부터 상기 패키지의 대향 모퉁이로 대각으로 향하는 패키지된 집적 회로.
제1항에 있어서, 상기 패키지는 플라스틱 리드 칩 캐리어 패키지를 구비하고, 상기 제1 및 제2 전기적 접촉부는 상기 플라스틱 칩 캐리어 패키지의 중심 라인에 대하여 대칭적으로 위치된 핀들을 구비하며, 상기 중심 라인은 상기 패키지의 한 측면으로부터 상기 패키지의 대향 측면으로 향하는 패키지된 집적 회로.
제1항에 있어서, 상기 집적 회로는 제어 신호 결합점(control signal coupling point)을 갖는 다이내믹 랜덤 액세스 메모리를 구비하며, 상기 제1 전기적 접촉부는 제어 신호를 수신하는 제1제어 신호 접촉부를 구비하고, 상기 제2 전기적 접촉부는 제어 신호를 수신하는 제 2전기적 접촉부를 구비하며, 상기 제1제어 신호 접촉부 및 상기 제2제어 신호 접촉부는 상기 제어 신호 결합점에 결합되는 패키지된 집적 회로.
제5항에 있어서, 상기 집적 회로 칩은 복수의 입출력 결합점을 구비하고, 또한 복수의 제1 입/출력 전기 접촉부 및 복수의 제2 입/출력 전기 접촉부를 더 구비하며, 상기 제1 입/출력 전기 접촉부들은 상기 입출력 결합점들의 제1세트에 결합되고, 상기 제2 입출력 전기 접촉부들은 상기 입출력 결합점들의 제2 세트에 결합되며, 상기 1 입출력 전기 접촉부들은 상기 제2 입출력 전기 접촉부들과 대칭인 패키지된 집적 회로.
제5항에 있어서, 상기 집적 회로 칩은 복수의 어드레스 결합점(address coupling points)을 구비하고, 또한 복수의 제1 어드레스 전기 접촉부 및 복수의 제2 어드레스 전기 접촉부를 더 구비하며, 상기 제1 어드레스 전기 접촉부는 상기 어드레스 결합점들의 제1세트에 결합되고, 상기 제2 어드레스 전기 접촉부들은 상기 어드레스 결합점들의 제2세트에 결합되며, 상기 제1 어드레스 전기 접촉부들은 상기 제2 어드레스 전기 접촉부들과 대칭인 패키지된 집적 회로.
회로 기판에 있어서, 제1 및 제2 인쇄 회로 기판 접촉부에 전기적으로 결합되는 전기 접촉부와, 제1 측면 및 이 제1 측면과 대향하는 제2 측면을 구비하는 인쇄 회로 기판에서, 상기 제1 인쇄 회로 기판 전기 접촉부는 상기 제1측면 상에 위치하고, 상기 제2 인쇄 회로 기판 전기 접촉부는 상기 제2 측면 상에 위치하는 상기 인쇄 회로 기판, 및 제1 및 제2 패키지된 집적 회로를 구비하며, 상기 제1 패키지된 집적 회로는 상기 인쇄 회로 기판의 상기 제1 측면상에 결합되고, 상기 제2 패키지된 집적 회로는 상기 인쇄 회로 기판의 상기 제2 측면 상에 결합되며, 상기 제1 및 제2 패키지된 집적 회로 각각은, 결합점을 갖는 집적 회로 칩과, 상기 결합점에 결합된 제1 집적 회로 전기 접촉부와, 상기 결합점에 결합된 제2 집적 회로 전기 접촉부, 및 상기 집적 회로 칩을 캡슐화 하는 패키지를 구비하며, 상기 제1 및 제2 집적 회로 전기 접촉부는 상기 패키지의 대칭축의 대향 측면들에 대해 대칭적으로 위치되며, 상기 제1 집적 회로 패키지의 상기 제1 집적 회로 접촉부는 상기 제1 인쇄 회로 기판 전기 접촉부에 결합되며, 상기 제2 집적 회로 패키지의 상기 제2 집적 회로 접촉부는 상기 제2 인쇄 회로 기판 전기 접촉부에 결합되는 회로 기판.
제8항에 있어서, 상기 제1 및 제2 패키지된 집적 회로는 랜덤 액세스 메모리인 회로 기판.
다이내믹 랜덤 액세스 메모리에 있어서, 제어 신호 결합점과, 데이터 워드의 개별 비트들을 어드레스 지정된 메모리 위치(addressed memory position)로 받아들이고 데이터 워드의 개별 비트들을 어드레스 지정된 메모리 위치로부터 제공하는 복수의 입출력 결합점, 및 메모리 위치를 식별하는 어드레스의 개별 비트를 수신하는 복수의 결합점을 구비하는 랜덤 액세스 메모리, 및 집적 회로 패키지를 구비하며, 상기 집적 회로 패키지는, 상기 제어 신호 결합점에 결합된 제1전도 핀과, 상기 제어 신호 결합된 제2전도 핀과, 입/출력 결합점들에 결합된 복수의 전도 입/출력 핀과, 어드레스 결합점에 결합된 복수의 전도 어드레스 핀, 및 상기 랜덤 액세스 메모리 집적 회로를 캡슐화 하고, 중심 라인을 가지며, 상기 제1전도 핀의 위치, 상기 제2전도 핀의 위치, 상기 전도 입/출력 핀의 위치 및 상기 전도 어드레스 핀의 위치를 고정시키는 패키지 본체로서, 상기 제1 및 제2전도 핀은 상기 중심 라인에 대해 서로 직접적으로 대향해서 위치되고, 상기 전도 입/출력 핀은 상기 전도 입/출력 핀의 제1절반 및 상기 전도 입/출력 핀의 제2절반이 상기 중심 라인에 대해 서로 직접적으로 대향하도록 위치되고, 상기 전도 어드레스 핀들은 어드레스 핀i 및 어드레스 핀 N-i 가 상기 중심 라인에 대해 서로 직접적으로 대향하도록 위치되며, 인덱스i 는 0에서 N까지 변화하며, N은 짝수인 상기 패키지 본체를 포함하는 패키지된 다이내믹 랜덤 액세스 메모리.
제10항에 있어서, 어드레스 핀 0은 최하위 어드레스 비트이고, 어드레스 N은 최상위 어드레스 비트인 패키지된 다이내믹 랜덤 액세스 메모리.
제11항에 있어서, 어드레스 핀0은 최하위 어드레스 비트인 패키지된 다이내믹 랜덤 액세스 메모리.