KR0120921B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0120921B1
KR0120921B1 KR1019890001781A KR890001781A KR0120921B1 KR 0120921 B1 KR0120921 B1 KR 0120921B1 KR 1019890001781 A KR1019890001781 A KR 1019890001781A KR 890001781 A KR890001781 A KR 890001781A KR 0120921 B1 KR0120921 B1 KR 0120921B1
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terminal
electrically connected
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도시오 스가노
세이이찌로 쯔꾸이
시게루 스즈끼
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
스즈끼 신이찌로
히다찌도부세미콘닥터 가부시끼가이샤
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Abstract

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Description

반도체 장치
제1도는 본 발명의 반도체 장치를 경사지게 실장한 상태의 단면도.
제2도(a)는 배선기판의 상면에 반도체 소자를 실장한 상태를 도시한 상면 실장도.
제2도(b)는 배선기판의 하면에 반도체 소자를 실장한 상태를 도시한 상면 실장도.
제3도는 상기 배선기판의 외부 전극단자의 핀 배치도.
제4도는 상기 반도체 장치의 회로기능을 도시한 블록도.
제5도(a)~(d)는 상기반도체 소자를 실장하기 위한 4층 구조 배선기판의 각각의 층의 배선패턴을 도시한 평면도.
제6도는 반도체 모듈판을 조립한 시스템의 대략적인 사시도.
제7도는 상기 반도체 모듈판을 도시한 사시도.
제8도(a)는 종래의 양면 실장모듈을 다단으로 실장했을 때의 주요부 단면도.
제8도(b)는 본 발명의 양면 실장모듈을 다단으로 실장했을 때의 주요부 단면도.
제9도는 기판에 장착된 반도체 소자의 사시도.
본 발명은 예를들면 전자 계산기 시스템 등에 수용되는 고밀도 모듈의 실장에 적용해서 유효한 기술에관한 것이다.
최근 반도체 소자 등의 전자소자의 실장밀도를 높이기 위해서 다층기판 기술을 사용해서 전자 소자를 탑재하기 위한 기판을 형성하고, 이 기판의 양면에 반도체 소자를 장착하여 기판의 한쪽 끝에 외부전극을 마련한 SIP(Single In-line Package) 구조의 모듈로서 구성한다.
상기 다충기판 형성기술에 대해서는, 예를들면 주식회사 사이언스 포럼, 1983년 11월 28일 발행의 「초 LSI 디바이스 핸드북」 P239~250에 기재되어 있다.
예를들면, DRAM으로 구성된 메모리 모듈 등과 같이 기판의 양면에 면부착형의 반도체 소자를 여러개 장착해서 구성된 SIP 구조의 반도체 장치에 있어서는 마더보드 또는 소켓에 대해서 수직방향으로 실장하는 형식이 일반적이었다.
본 발명자는 상기 SIP 구조의 모듈을 구성한 반도체 장치에 있어서의 실장기술에 대해서 다음과 같은 기술을 검토하였다.
상기와 같은 SIP 구조의 반도체 장치를 수직 실장하는 경우, 실장기판인 마더보드상의 공간을 모듈기판의 폭 방향만큼의 길이, 소켓의 길이 등을 고려해서 확보할 필요가 있다. 특히, 계산기 시스템, 마이크로 컴퓨터 등은 고집적, 소형화의 경향에 있으므로, 반도체 장치의 실장높이의 제한이 심하여 큰 문제로 된다. 또, 하나의 시스템내에 DIP(Dual In-line Package)나 면실장형 패키지(예를들면, FPP)와 상기 SIP 구조의 모듈을 실장하는 경우, SIP 구조모듈은 다른 패키지에 비해서 높이가 있기 때문에 실제로는 다른 패키지의 위쪽이 불필요한 공간으로 되어 버린다.
그래서, 이와 같은 반도체 장치의 실장높이를 낮게 억제하기 위해서, 상기 반도체 장치를 마더보드에 대해서 경사진 방향으로 실장하는 기술이 고려된다.
그러나, 기판에 실장되는 반도체 소자는 고집적화 및 고기능화 등에 따라 그 외형적 구조(즉, 패키지 크기)가 대형화하는 경향에 있고, 이와 같은 대형 반도체 장치 기판을 마더보드 상에 경사진 방향으로 실장하고자 하는 경우, 패키지의 각부가 마더보드 또는 봉지체 등과 접촉상태로 되고, 충분하게 경사지게 실장하는 것이 곤란하게 되어 실장공간의 높이 제한은 실질적으로 극복할 수 없는 경우가 많다.
또, 상기 반도체 소자가 기판의 양면에 실장되는 경우, 기판의 외부전극이 형성되어 있지 않은 쪽의 맨끝부에 실장되어 있다. 그 때문에, 반도체 소자는 기판측 끝부보다 높은 장소에 위치되게 된다. 그렇게 하면, 시스템내에 실장하거나 마더보드를 다단으로 실장할 때에 상기 반도체 소자나 리이드에는 다른 것(예를들면, 마더보드)으로부터의 접촉에 의한 불량 등의 영향이 생긴다. 즉, 종래의 양면 실장의 SIP 구조모듈을 경사지게 실장하는 경우는 모듈의 위쪽에 충분한 실장공간이 필요하여 수직으로 실장한 경우의 문제를 실질적으로 극복할 수 있다.
또한, 상기 반도체 장치가 실장된 마더보드를 다단으로 실장하는 경우, 위쪽에 위치하는 마더보드의 하면에서 소켓핀 등의 돌출한 외부전극이 아래쪽에 위치하는 반도체 소자의 리이드(외부 리이드)와 접촉해서 단락한다. 이 접촉에 의한 불량을 방지하기 위해서 위쪽의 기판 이면에는 돌출한 전극부를 절연처리하지 않으면 안된다.
본 발명의 목적은 상기 문제점에 착안해서 이루어진 것으로서, 실장공간의 높이 제한에 대응한 각도에 의한 경사진 실장을 가능하게 할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 신뢰성이 높은 고밀도 실장기술을 제공하는 것이다.
본 발명의 다른 목적은 대용량 메모리에 적합한 고밀도의 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 다수의 메모리 모듈을 컴팩트하게 실장할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 기판의 양면에 반도체 소자를 장착할 때에 한쪽의 면위의 반도체 소자가 다른쪽의 면위의 반도체 소자보다도 기판의 끝면의 외부전극에서 멀리 떨어진 위치로 되도록 장착한 구조로 하는 것이다.
즉, 상기 모듈의 기판을 경사지게 기울여서 마더보드에 실장할 때 아래쪽(즉, 마더보드에 대면하는 쪽)에 탑재되는 반도체 소자는 기판의 외부전극 단자가 형성되어 있지 않은 쪽의 맨끝부에 실장되어 있다. 그리고, 기판의 위쪽에 탑재되는 반도체 소자는 상기 외부전극 단자에 근접한 위치에 실장되어 있다.
상기 반도체 소자가 기판의 양면에 실장된 반도체 장치는 주로 범용 컴퓨터나 워크 스테이션 등의 대형기기에 실장되어 대용량 메모리를 구성한다. 그리고, 이들 기기는 크기에 제한이 있으므로, 상기 반도체 장치를 극히 작게 할 필요가 있었다. 상술한 본 발명에 의하면, 이들의 요망을 달성하여 다음과 같은 새로운 효과를 얻을 수 있다.
먼저, 상기한 수단에 의하면, 기판상의 한쪽면에 장착된 반도체 소자가 다른쪽 면의 반도체 소자보다도 외부전극에서 멀리 떨어진 위치에 장착되어 있으므로, 이면을 마더보드의 실장면에 대면시켜서 깊은 각도에서의 경사진 실장을 실현할 수 있다. 이 때문에, 높이 제한이 있는 실장공간에서도 충분한 각도를 갖는 경사진 실장이 가능하게 되어, 양면실장 메모리 모듈에 의한 반도체 장치 등의 전자장치의 공간 실장밀도를 향상시킬 수 있게 된다.
또, DIP형 IC나 FPP형 IC와 같은 공간에 양면 실장의 SIP형 메모리 모듈을 실장하는 경우, 상기 SIP형 모듈을 충분히 낮게 실장할 수 있으므로, 불필요한 실장공간이 축소되어 더욱 소형의 전자장치를 얻을 수 있다.
또, 기판의 상면측에 실장되는 반도체 소자가 장착기판(마더보드)쪽에 실장되는 것에 의해, 다른 것으로부터의 접촉을 유효하게 방지할 수 있다.
또한, 상기 반도체 장치가 실장된 마더보드를 다단으로 실장하는 경우, 위쪽에 위치하는 마더보드의 하면에서 돌출한 소켓핀 등의 외부전극이 아래에 위치하는 반도체 소자의 리이드에 접촉하기 어렵게 된다. 즉, 마더보드의 이면에 절연처리를 할 필요가 없으므로 공정수가 저감하게 된다.
이하, 본 발명의 실시예를 도면에 따라 구체적으로 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것은 동일한 부호를 부가하여 그 반복적인 설명을 생략한다.
제1도에 있어서 반도체 장치(1)은 다충 배선구조의 프린트 배선기판(2)의 양쪽주면(2a),(2b)에 SOJ(Small Out-line J-lead Package) 형상의 반도체 소자(3a),(3b)를 여러개 장착한 구조의 것으로서, 주로 전자 계산기 등의 메모리 모듈로서 사용되는 반도체 메모리 모듈이다.
제1도에 도시된 바와 같이, 장방형상의 기판(2)의 상면(2a)의 상기 기판(2)의 긴변에 따른 방향에 1열로 실장되는 제1반도체 소자군(3a)는 하면(2b)의 상기 기판(2)의 긴변에 따른 방향에 1열로 실장되는 제2반도체 소자군(3b)의 대응위치에서 장방형상의 상면(2a), 하면(2b)상의 긴변을 따라서 형성되어 있는 여러개의 외부전극 단자(5)와 근접한 위치에 어긋나게 해서 장착되어 있다. 즉, 종래의 양면 실장모듈인 경우, 제1도의 점선으로 표시된 위치에 반도체 소자(3a')를 실장하고 있었다. 이 종래의 위치에서 제1도의 ℓ-m분만큼 어긋나게 해서 실장한 것이 본 발명의 반도체 장치(1)이다.
상기 구조의 반도체 장치(1)은, 예를들면 다음과 같이 해서 얻을 수가 있다.
상기 기판(2)의 양면(2a),(2b)에 반도체 소자(3a),(3b)가 장착된다. 여기에서, 이 반도체 소자(3a),(3b)는 내부헤 메모리로서 기능하는 반도체 펠릿이 실장됨과 동시에, 플라스틱 패키지(6a),(6b)의 2측면 방향에서 각각 패키지의 이면방향으로 J자형상으로 가공된 리이드(4a),(4b)가 돌출된 SOJ형 패키지이다.
이와 같은 반도체 소자(3a),(3b)의 기판(2)로의 장착은 이 반도체 소자(3a),(3b)에서 돌출된 J자형상의 리이드(4a),(4b)를 제5도에 도시한 기판(2)상의 전극패드(8a),(8b)에 대해서 땜납 등으로 고정하는 것에 의해 실현되고 있다.
그런데, 본 실시예에 의하면, 상기 기판(2)상에 있어서의 반도체 소자(3a),(3b)의 장착위치는 기판(2)의 한쪽면(2a)상에서의 반도체 소자(3a)의 장착위치가 다른쪽의 면(2b)상에서의 반도체 소자(3b)의 장착위치와는 변위한 부분에 위치되어 있다. 즉, 제1도에서는 기판(2)의 하면(2b)상에 있어서의 반도체 소자(3b)의 장착 위치가 기판(2)의 외부전극 단자(5)의 선단에서 ℓ(7.23mm 이상)의 거리의 위치인 것에 대해서, 기판(2)의 상면(2a)상에 있어서의 반도체 소자(3a)의 장착위치는 기판(2)의 외부전극 단자(5)의 선단에서 m(3.17mm＜m＜ℓ)의 거리로 되어 있다.
즉, 상기 제1반도체 소자군과 상기 긴변과의 거리는 상기 제2반도체 소자군과 상기 긴변과의 거리보다 작다. 즉, 본 실시예에 있어서 반도체 장치(1)은 서브 마더보드(16)의 보드면에 대해서 상기 하면이 면하도록 소정의 각도 θ(θ＜90。)만큼 경사진 상태로 실장되어 있지만, 기판(2)에 있어서 이 서브 마더보드(16)의 보드면과 대향하는 면(2b)쪽에 장착되는 반도체 소자(3b)는 기판(2)의 외부전극 단자(5)로부터의 거리 ℓ(7.23mm 이상)이 다른면(2a)쪽의 반도체 소자(3a)의 장착거리 m(3.17mm＜m＜ℓ)보다 크게(ℓ＞m)되어 있다.
상기한 바와 같이 기판(2)의 상면(2a)쪽에 탑재하는 반도체 소자(3a)에 대해서 기판(2)의 측끝부에서 외부전극 단자(5)쪽으로 ℓ-m분만큼 어긋나게 한 위치에 장착하는 것에 의해, 도시한 바와 같이 △h분만큼 실장높이를 낮게 억제할 수 있다. 본 발명에 있어서의 실장높이는 h이다.
제2도(a)는 상술한 반도체 장치(1)을 상면(2a)쪽에서 관찰한 실장도이고, 제2도(b)는 반도체 장치(1)을 하면(2b)쪽에서 관찰한 도면이다.
동일도면에 있어서 기판(2)의 상면(2a) 및 하면(2b)에는 반도체 소자(3a),(3b)가 장착되어 있고, 이 반도체 소자의 아래쪽의 중앙부에는 면실장 콘덴서(18)이 납땜 실장되어 있다. 또, 기판(2)에는 위치결정용 스루홀(7)이 형성되어 있다. 여기에서, 예를들면 L1=107.95mm, L2=25.4mm, L3=3.0mm, L4=0.3~0.5mm이다.
제3도는 제2도(a)에 도시한 외부전극 단자(5)의 기능을 도시한 핀 배치도이다.
외부전극 단자중 제1외부전극 단자인 RAS(Row Address Strobe)는 워드선의 선택을 위한 단자로서, 반도체 소자(3a),(3b)의 제1단자에 접속된 RAS 신호단자이고, CAS(Colum Address Strobe)는 컬럼 디코더의 선택을 실행한다. A0~A8은 제1 및 제2반도체 소자(3a),(3b)의 제3단자와 접속되는 어드레스 입력핀, WE는 라이트 이네이블 핀, 외부전극 단자 중 제2외부전극 단자인 DQ는 데이터 입출력을 위한 핀으로서, 상기 제1 및 제2반도체 소자(3a),(3b)의 제2단자에 접속되는 데이터 입출력 단자이고, Vss, VDD(Vcc)는 광의의 전원단자로서, 특히 VDD(Vcc)는 전원전압 단자, Vss는 기준전압 단자라 한다.
제4도는 본 발명의 반도체 장치의 구체적인 회로도이다. 동일도면에 있어서 D1~D20은 각각 제2도에 도시된 SOJ형 메모리 IC를 표시한다. 또, 본 실시예에서는 512K×40bit의 메모리 모듈의 블록도를 참조해서 설명하였지만, 이것에 한정되는 것은 아니다. 예를들면, 256K의 메모리 IC를 양면에 합계 16개 탑재하거나 (512K×40bit), 256K의 메모리 IC를 4단 적충해서 IM의 용량으로 한 IC를 16개 또는 20개 탑재하는 경우도 있다.
다음에 본 실시예에서 사용되는 기판(2)의 제조방법에 대해서 제5도(a)~(d)를 참조해서 설명한다.
먼저, 제5도(a)에 도시한 4개의 배선층으로 이루어지는 기판(2)의 제1층째(10a)를 구성하는 글라스 에폭시 수지판의 주면에 동박을 피착한 후, 이 동박을 소정의 형상으로 에칭 가공해서 바라는 배선(9a)를 형성한다. 다음에, 상기 에폭시 수지판의 소정 위치에 드릴 등으로 스루홀(11a)를 형성하고, 이 스루홀(11a)의 내측 벽면에 땜납 등의 피착에 의해 스루홀 배선을 형성한다. 이렇게 해서, 상면(2a)가 완성된다.
제5도(b)는 기판(2)의 제2층째(10b)로서, 주로 접지 배선층(GND)로서 사용되고, 제1층째와 마찬가지의 공정을 거쳐서 형성된다.
제5도(c)는 기판(2)의 제3층째(10c)로서, 주로 VDD(전원)으로서 사용되고, 상기와 마찬가지의 공정을 거쳐서 형성된다.
제5도(d)는 기판(2)의 제4층째(10d)로서, 하면(2b)를 구성하고, 상기와 마찬가지의 공정을 거쳐서 형성된다.
그리고, 상기와 같이 가공을 실시한 글라스 에폭시 수지판을 접착제를 개재해서 적층하여 기판(2)를 얻는다.
다음에, 상기 기판에 실장하는 수지 봉지 메모리 IC에 대해서 설명한다. 제9도는 제1도에 도시한 반도체 소자(3a),(3b)의 SOJ형 DRAM(Dynamic Random Access Memory)의 사시도이다. 동일 도면에 있어서 (19)는 몰드 금형내에서 트랜스퍼 몰드된 수지 봉지체로서, 예를들면 에폭시계 수지로 이루어진다. 수지(19)내에는 주면에 회로 및 외부전극가 형성된 실리콘 단결정으로 이루어진 반도체 펠릿(22), 상기 펠릿을 Ag 페이스트 등의 도전성 접착제(21)을 거쳐서 탑재하기 위한 탭부(17), 상기 외부전극와 여러개의 리이드(4)를 전기적으로 접속하기 위한 금속 와이어(23)(예를들면, Au 와이어)이 봉해져 있다. (20)은 리이드(4)의 수지내에 봉해진 내부 리이드 부상의 본딩부에 형성된 은 스포트 도금이다.
또, SOJ형 패키지에 한정되지 않고, PLCC(Plastic Leaded Chip Carrier)를 실장하거나 더 나아가서는 반도체 펠릿을 다수 적충한 모듈 IC, FPP(Flat Package Plastic), LCC(Leadless Chip Carrier)등 면 실장형 패키지를 실장할 수 있다.
제6도는 제1도에 도시한 반도체 장치를 퍼스널 컴퓨터(12)내에 실제로 적용했을 때의 사시도이다.
퍼스널 컴퓨터 본체(12)는 기능의 명령이나 문자의 입력을 실행하는 키보드(13), 문서처리나 장치 전체의 총합적인 제어를 실행하는 시스템 장치(14), 입력한 문자나 메시지를 표시하는 디스플레이 장치(15)로 구성되어 있다. 본 실시예에 있어서의 반도체 장치(1)은 상기한 시스템 장치(14)에 실장되어 있다.
제7도는 제6도의 시스템 장치(14)에 실장되고, 서브 마더보드(16)에 실장된 상태의 반도체 장치의 확대도이다.
반도체 장치(1)은 플라스틱의 소켓(25)에 장착된다. 즉, 소켓(25)는 상기 기판(2)의 외부전극 단자(5)가 장착되는 소켓부와 보드(16)에 장착되는 소켓핀으로 이루어진다. 그리고, 이 소켓(25)는 표면에 소정의 구리배선패턴이 형성되어 있는 글라스 에폭시 수지판으로 이루어지는 서브 마더보드(16)의 하나의 주면에 실장되고, 상기 제1 및 제2반도체 소자군과 상기 구리 배선패턴을 전기적으로 접속한다. 상기 반도체 장치(1)의 신호는 상기 소켓(25), 배선패턴을 통해서 커넥터 단자부(24)로 인출된다. 또, 이 커넥터 단자부(24)는 상기 시스템 장치내의 도시하지 않은 마더보드의 소정의 전극과 접속된다.
제8도(a)는 종래의 양면 실장 모듈도, 제8(b)는 본 발명의 양면 실장 모듈도이다.
제8도(a)에 있어서는 기판(2')의 양면에 소켓(25')에 장착되지 않는 쪽에 반도체 소자(3a'),(3b')가 서로 대향하는 위치에 실장되어 있다. 그리고, 서브 마더보드(16')에 형성된 스루홀(27')에 소켓(25')의 소켓핀(26')를 삽입 실장하여 메모리 모듈 보드(28')가 이루어진다.
제8도(b)는 본 발명의 반도체 장치(1)을 소켓(25)에 장착하고, 이 소켓(25)를 여러개의 서브 마더보드(16)에 실장한 경우의 모듈 보드(28)의 단면도로서, 즉 제7도의 X -X'선에 따른 도면이다. 이 모듈 보드(28)은 주로 대형 컴퓨터, 대형 계산기 시스템 장치에 실장되어 있다. 그리고, 반도체 장치(1)이 장착된 소켓(25)에 부착된 신호를 인출하기 위한 소켓핀(26)은 서브 마더보드(16)에 형성된 스루홀(27)에 땜납 등을 거쳐서 삽입해서 실장되어 있다. 서브 마더보드(16)의 이면, 즉 반도체 장치(1)이 실장되어 있지 않은 면에 소켓핀(26)의 선단은 돌출하고 있다. 여기에서, 예를들면 L5=0.30mm, L6=1.27mm이다.
제8도(a),(b)를 비교해서 알 수 있는 바와 같이, 종래의 양면 실장형 메모리 모듈을 그대로 경사지게 실장한 경우보다도 명확하게 본 발명에 의한 양면 실장형 메모리 모듈로 경사지게 실장한 쪽이 그 실장높이가 낮게 억제되어 있다. 또, 서브 마더보드(16)의 하면에서 돌출한 소켓핀(26)의 선단이 하단의 반도체 소자(3a)의 리이드(4a)와 단락하는 것을 유효하게 방지할 수 있는 것을 알 수 있다.
다음에, 반도체 소자(3a),(3b)의 실장공정을 설명한다. 즉, 땜납과 땜납 플럭스의 혼합물로 이루어지는 땜납 크림을 스크린 인쇄에 의해 풋 프린트부(8a),(8b)에 형성한다. 이 크림형상의 땜납 상에는 칩 콘덴서(18)이나 반도체 소자(3a),(3b)가 각각 한쪽면에 10개 또는 8개 탑재된다. 이 상태에서 기판 전체를 리플로우법 등의 열처리를 실행하는 것에 의해, 리으드(4)와 풋 프린트부(18)의 땜납 접속을 실행한다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (25)

  1. 기판을 보드에 대해서 경사지게 실장하는 반도체 모듈에 있어서, 상기 기판은 장방형상의 상면 및 하면을 갖고 상기 정방형상의 상면 및 하면상의 각각의 하나의 긴변을 따라서 여러개의 외부전극 단자가 배치되어 있는 기판, 상기 상면상의 상기 긴변에 따른 방향에 1열로 실장되고 또한 상기 상면상의 외부전극 단자에 전기적으로 접속되어 있는 제1반도체 소자군, 상기 하면상의 상기 긴변에 따른 방향에 1열로 실장되고 또한 상기 하면상의 외부전극 단자에 전기적으로 접속되어 있는 제2반도체 소자군으로 이루어지는 반도체 모듈로서, 상기 하면이 상기 보드에 면하도록 경사지게 실장되는 상기 기판에 있어서 상기 제1반도체 소자군과 상기 외부전극 단자가 배치되어 있는 측의 긴변과의 거리는 상기 제2반도체 소자군과 상기 외부전극 단자가 배치되어 있는 측의 긴변과의 거리보다 작은 것을 특징으로 하는 반도체 메모리 모듈.
  2. 제1항에 있어서, 상기 기판은 4개의 배선층으로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  3. 제2항에 있어서, 상기 기판은 각각 구리배선 패턴과 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  4. 제2항에 있어서, 상기 4개의 배선층중 제2층째는 접지 배선층인 것을 특징으로 하는 반도체 메모리 모듈.
  5. 제2항에 있어서, 상기 4개의 배선층중 제3층째는 전원층인 것을 특징으로 하는 반도체 메모리 모듈.
  6. 제1항에 있어서, 상기 제1 및 제2반도체 소자군의 각각은 반도체 펠릿, 상기 반도체 펠릿과 전기적으로 접속된 여러개의 리이드, 상기 반도체 펠릿과 리이드를 봉하여 막고 있는 봉지체로 이루어지는 것을 특징으로 하는 반도체 메모리 모듈.
  7. 제1항에 있어서, 상기 제1 및 제2반도체 소자군은 각각 제1단자 및 여러개의 제2단자를 갖고, 상기 상면 및 하면상에 배치되어 있는 외부전극 단자는 각각 제1외부전극 단자 및 여러개의 제2외부전극 단자로 이루어지고, 상기 제1반도체 소자군의 제1단자는 서로 전기적으로 접속하고 있고 상기 상면상의 제1외부전극 단자와 전기적으로 접속되고, 상기 제2반도체 소자군의 제1단자는 서로 전기적으로 접속하고 있고 상기 하면상의 제1외부전극 단자와 전기적으로 접속되고, 상기 제1반도체 소자군의 제2단자는 각각 상기 상면상의 제2외부전극 단자의 각각에 전기적으로 접속되고, 상기 제2반도체 소자군의 제2단자는 각각 상기 하면상의 제2외부전극 단자의 각각에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  8. 제7항에 있어서, 상기 제1 및 제2반도체 소자군의 제1단자는 각각 RAS 신호단자인 것을 특징으로 하는 반도체 메모리 모듈.
  9. 제7항에 있어서, 상기 제1 및 제2반도체 소자군의 제2단자는 각각 데이터 입출력 단자인 것을 특징으로 하는 반도체 메모리 모듈.
  10. 제7항에 있어서, 상기 제1 및 제2반도체 소자군은 각각 제3단자를 갖고, 상기 제1반도체 소자군의 제3단자와 상기 제2반도체 소자군의 제3단자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 모듈.
  11. 제10항에 있어서, 상기 제3단자는 어드레스 입출력 단자인 것을 특징으로 하는 반도체 메모리 모듈.
  12. 장방형상의 상면 및 하면을 갖는 기판으로서, 상기 장방형상의 상면 및 하면상의 각각의 하나의 긴변을 따라서 여러개의 외부전극 단자가 배치되어 있는 기판, 하나의 주면에 배선패턴이 형성되고, 상기 기판을 상기 하나의 주면상에 탑재하기 위한 보드, 상기 상면상의 상기 긴변에 따른 방향에 1열로 실장되고, 또한 상기 상면상의 외부전극 단자에 전기적으로 접속되어 있는 제1반도체 소자군, 상기 하면상의 상기 긴변에 따른 방향에 1열로 실장되고, 또한 상기 하면상의 외부전극 단자에 전기적으로 접속되어 있는 제2반도체 소자군으로 이루어지는 반도체 메모리 보드로서, 상기 기판은 상기 하면이 상기 보드에 면하도록 경사지게 실장되어 있고, 또한 상기 제1반도체 소자군과 상기 외부전극 단자가 배치되어 있는 측의 긴변과의 거리는 상기 제2반도체 소자군과 상기 외부전극 단자가 배치되어 있는 측의 긴변과의 거리보다 작은 것을 특징으로 하는 반도체 메모리 보드.
  13. 제12항에 있어서, 상기 기판은 4개의 배선층으로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  14. 제13항에 있어서, 상기 기판은 각각 구리 배선패턴과 글라스 에폭시 수지로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  15. 제13항에 있어서, 상기 4개의 배선층중 제2층째는 접지 배선층인 것을 특징으로 하는 반도체 메모리 보드.
  16. 제13항에 있어서, 상기 4개의 배선층중 제3층째는 전원층인 것을 특징으로 하는 반도체 메모리 보드.
  17. 제12항에 있어서, 상기 제1 및 제2반도체 소자군의 각각은 반도체 펠릿, 상기 반도체 펠릿과 전기적으로 접속된 여러개의 리이드, 상기 반도체 펠릿과 리이드를 봉하여 막고 있는 봉지체로 이루어지는 것을 특징으로 하는 반도체 메모리 보드.
  18. 제12항에 있어서, 상기 제1 및 제2반도체 소자군은 각각 제1단자 및 여러개의 제2단자를 갖고, 상기 상면 및 하면상에 배치되어 있는 외부전극 단자는 각각 제1외부전극 단자 및 여러개의 제2외부전극 단자로 이루어지고, 상기 제1반도체 소자군의 제1단자는 서로 전기적으로 접속하고 있고 상기 상면상의 제1외부전극 단자와 전기적으로 접속되고, 상기 제2반도체 소자군의 제1단자는 서로 전기적으로 접속하고 있고 상기 하면상의 제1외부전극 단자와 전기적으로 접속되며, 상기 제1반도체 소자군의 제2단자는 각각 상기 상면상의 제2외부전극 단자의 각각에 전기적으로 접속되고, 상기 제2반도체 소자군의 제2단자는 각각 상기 하면상의 제2외부전극 단자의 각각에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  19. 제18항에 있어서, 상기 제1 및 제2반도체 소자군의 제1단자는 각각 RAS 신호단자인 것을 특징으로 하는 반도체 메모리 보드.
  20. 제18항에 있어서, 상기 제1 및 제2반도체 소자군의 제2단자는 각각 데이터 입출력 단자인 것을 특징으로 하는 반도체 메모리 보드.
  21. 제18항에 있어서, 상기 제1 및 제2반도체 소자군은 각각 제3단자를 갖고, 상기 제1반도체 소자군의 제3단자와 상기 제2반도체 소자군의 제3단자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  22. 제21항에 있어서, 상기 제3단자는 어드레스 입출력 단자인 것을 특징으로 하는 반도체 메모리 보드.
  23. 제12항에 있어서, 또 상기 기판의 외부전극 단자부가 장착되는 소켓부 및 상기 보드에 장착되는 소켓핀으로 이루어지는 소켓으로서, 상기 제1 및 제2반도체 소자군과 상기 보드상에 형성된 배선 패턴을 전기적으로 접속하고 있는 소켓을 갖는 특징으로 하는 반도체 메모리 보드.
  24. 제12항에 있어서, 여러개의 상기 기판은 상기 보드상에 탑재되어 있는 것을 특징으로 하는 반도체 메모리 보드.
  25. 제24항에 있어서, 상기 여러개의 기판은 각각 상기 기판의 외부전극 단자부가 장착되는 소켓부 및 상기 보드에 장착되는 소켓핀으로 이루어지는 소켓에 의해서 상기 보드에 탑재되어 있는 것을 특징으로 하는 반도체 메모리 보드.
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