JP2509969B2 - 電子装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば電子計算機システム等において、実
装スペースに高さ制限のある部位に収容される高密度モ
ジュールの実装に適用して有効な技術に関するものであ
る。
装スペースに高さ制限のある部位に収容される高密度モ
ジュールの実装に適用して有効な技術に関するものであ
る。
近年におけるVLSI(Very Large Scale Integrated Ci
rcuit)の基板技術について記載されている例として
は、株式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブック」P239〜P250があ
る。
rcuit)の基板技術について記載されている例として
は、株式会社サイエンスフォーラム、昭和58年11月28日
発行、「超LSIデバイスハンドブック」P239〜P250があ
る。
近年、半導体素子等の電子素子の実装密度を高めるた
め、上記文献に記載された多層基板技術を用いて、基板
の両面に半導体素子を装着し、基板の一端に外部電極を
設けたSIP(Single In−line Package)構造のモジュー
ルとして構成する技術が知られている。
め、上記文献に記載された多層基板技術を用いて、基板
の両面に半導体素子を装着し、基板の一端に外部電極を
設けたSIP(Single In−line Package)構造のモジュー
ルとして構成する技術が知られている。
本発明者は、特に上記SIP構造のモジュールを構成し
た半導体装置における実装技術について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次の通りである。
た半導体装置における実装技術について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次の通りである。
すなわち、例えばDRAMで構成されたメモリモジュール
等のように基板の両面に面付形の半導体素子を複数装着
して構成されたSIP構造の半導体装置においては、マザ
ーボードあるいはソケットに対して垂直方向に実装する
形式が一般的であった。
等のように基板の両面に面付形の半導体素子を複数装着
して構成されたSIP構造の半導体装置においては、マザ
ーボードあるいはソケットに対して垂直方向に実装する
形式が一般的であった。
ところで、上記のようなSIP構造の半導体装置を垂直
実装するためには、マザーボード上の実装空間におい
て、上記半導体装置を構成する基板の幅方向分の長さお
よびソケットの長さ等を確保する必要があり、実装高さ
の制限のある小形の計算機システム等においては、半導
体装置の実装に際して大きな問題となっていた。
実装するためには、マザーボード上の実装空間におい
て、上記半導体装置を構成する基板の幅方向分の長さお
よびソケットの長さ等を確保する必要があり、実装高さ
の制限のある小形の計算機システム等においては、半導
体装置の実装に際して大きな問題となっていた。
そこでこのような半導体装置の実装高さを低く抑える
ために、上記半導体装置をマザーボードに対して斜め方
向に実装する技術が考えられる。
ために、上記半導体装置をマザーボードに対して斜め方
向に実装する技術が考えられる。
ところが、半導体装置は高集積化および高機能化等に
ともない、その外形的構造が大形化する傾向にあり、こ
のような大形半導体装置基板をマザーボード上において
斜め方向に実装しようとした場合、パッケージの角部が
マザーボードと接触状態となり、十分な斜め実装が困難
となり、実装空間の高さ制限を実質的に克服できない場
合が多くなってきた。
ともない、その外形的構造が大形化する傾向にあり、こ
のような大形半導体装置基板をマザーボード上において
斜め方向に実装しようとした場合、パッケージの角部が
マザーボードと接触状態となり、十分な斜め実装が困難
となり、実装空間の高さ制限を実質的に克服できない場
合が多くなってきた。
本発明は、上記問題点に着目してなされたものであ
り、その目的は実装空間の高さ制限に対応した角度によ
る斜め実装を可能とすることのできる技術を提供するこ
とにある。
り、その目的は実装空間の高さ制限に対応した角度によ
る斜め実装を可能とすることのできる技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、本願発明の電子装置は、配線基板の第1と
第2の両主面には電極パッドが設けられており、配線基
板は一端面に備えられた外部電極の部分で取付基板に電
気的に接続されて取付基板に対して傾斜して取り付けら
れ、配線基板には取付基板に対向する第1の主面とこれ
の反対側の第2の主面とにそれぞれ電子素子が装着さ
れ、第1の主面に装着される電子素子から配線基板の一
端面までの遠隔距離は、第2の主面に装着される電子素
子から配線基板の一端面までの遠隔距離よりも長く設定
され、配線基板の傾斜角度を大きくし得るようにした構
造となっている。
第2の両主面には電極パッドが設けられており、配線基
板は一端面に備えられた外部電極の部分で取付基板に電
気的に接続されて取付基板に対して傾斜して取り付けら
れ、配線基板には取付基板に対向する第1の主面とこれ
の反対側の第2の主面とにそれぞれ電子素子が装着さ
れ、第1の主面に装着される電子素子から配線基板の一
端面までの遠隔距離は、第2の主面に装着される電子素
子から配線基板の一端面までの遠隔距離よりも長く設定
され、配線基板の傾斜角度を大きくし得るようにした構
造となっている。
〔作用〕 上記した手段によれば、配線基板上の一方の第1の主
面に装着された電子素子が他方の第2の主面の電子素子
よりも外部電極から遠隔位置に装着されているため、こ
の面を取付基板の実装面に対面させて深い角度での斜め
実装を実現することができる。このため、高さ制限のあ
る実装空間においても十分な角度をもった斜め実装が可
能となり、SIPモジュールによる半導体装置等の電子装
置の空間実装密度を向上させることが可能となる。
面に装着された電子素子が他方の第2の主面の電子素子
よりも外部電極から遠隔位置に装着されているため、こ
の面を取付基板の実装面に対面させて深い角度での斜め
実装を実現することができる。このため、高さ制限のあ
る実装空間においても十分な角度をもった斜め実装が可
能となり、SIPモジュールによる半導体装置等の電子装
置の空間実装密度を向上させることが可能となる。
第1図は本発明の一実施例である半導体装置をマザー
ボードに実装した状態を示す断面図、第2図はこの種の
従来の半導体装置をマザーボードに実装した状態を示す
断面図、第3図は本実施例の半導体装置における基板の
配線構造を示す説明図、第4図はこの種の従来の半導体
装置における基板の配線構造を示す説明図である。
ボードに実装した状態を示す断面図、第2図はこの種の
従来の半導体装置をマザーボードに実装した状態を示す
断面図、第3図は本実施例の半導体装置における基板の
配線構造を示す説明図、第4図はこの種の従来の半導体
装置における基板の配線構造を示す説明図である。
本実施例の半導体装置1は、多層配線構造の基板2上
にPLCC(Plastic Leaded Chip Carrier)形状の半導体
素子3を複数個装着した構造のものであり、主として電
子計算機等のメモリモジュールとして使用されるもので
ある。本実施例においては、上記基板2に装着される半
導体素子3は基板2の両主面2a,2b上に装着されてお
り、第1図に示されるように、各面2a,2b上においてそ
れぞれ対応位置からずらした位置に装着されている。
にPLCC(Plastic Leaded Chip Carrier)形状の半導体
素子3を複数個装着した構造のものであり、主として電
子計算機等のメモリモジュールとして使用されるもので
ある。本実施例においては、上記基板2に装着される半
導体素子3は基板2の両主面2a,2b上に装着されてお
り、第1図に示されるように、各面2a,2b上においてそ
れぞれ対応位置からずらした位置に装着されている。
上記構造の半導体装置1は、たとえば以下のようにし
て得ることができる。
て得ることができる。
まず、基板2の一層を構成するガラスエポキシ樹脂板
の一面に銅箔を被着した後、この銅箔を所定形状にエッ
チング加工して所定の配線4a,4bを形成する。次に上記
エポキシ樹脂板の所定位置にドリル等でスルーホール5
を形成し、該スルーホール内壁面に対して半田等の被着
によってスルーホール配線5aを形成する。
の一面に銅箔を被着した後、この銅箔を所定形状にエッ
チング加工して所定の配線4a,4bを形成する。次に上記
エポキシ樹脂板の所定位置にドリル等でスルーホール5
を形成し、該スルーホール内壁面に対して半田等の被着
によってスルーホール配線5aを形成する。
上記のように加工を施したガラスエポキシ樹脂板を接
着剤を介して数枚分積層して基板2を得る。
着剤を介して数枚分積層して基板2を得る。
次に、上記基板2の両面2a,2bに半導体素子3が装着
される。ここで、該半導体素子3は内部にメモリとし機
能する半導体ペレットが内蔵されるとともに、プラスチ
ックパッケージ7の四側面方向からそれぞれパッケージ
7の裏面方向にJ字状に加工されたリード8が突出され
たPLCCである。
される。ここで、該半導体素子3は内部にメモリとし機
能する半導体ペレットが内蔵されるとともに、プラスチ
ックパッケージ7の四側面方向からそれぞれパッケージ
7の裏面方向にJ字状に加工されたリード8が突出され
たPLCCである。
このような半導体素子3の基板2への装着は、該半導
体素子3から突出されたJ字状のリード8を、基板2上
の電極パッド10に対して半田等で固定することにより実
現されている。
体素子3から突出されたJ字状のリード8を、基板2上
の電極パッド10に対して半田等で固定することにより実
現されている。
ところで、本実施例によれば、上記基板2上における
半導体素子3の装着位置は、基板2の一方の面2a上での
半導体素子3の装着位置が、他方の面2b上での半導体装
置1の装着位置と変位した部位に位置されている。すな
わち、第1図では基板2の右側の面2a上における半導体
素子3の装着位置が基板2の外部端子6の先端からlの
距離の位置であるのに対して、基板2の左側の面2b上に
おける半導体素子3の装着位置は基板2の外部端子6の
先端からmの距離となっている。
半導体素子3の装着位置は、基板2の一方の面2a上での
半導体素子3の装着位置が、他方の面2b上での半導体装
置1の装着位置と変位した部位に位置されている。すな
わち、第1図では基板2の右側の面2a上における半導体
素子3の装着位置が基板2の外部端子6の先端からlの
距離の位置であるのに対して、基板2の左側の面2b上に
おける半導体素子3の装着位置は基板2の外部端子6の
先端からmの距離となっている。
つまり、本実施例では半導体装置1は、マザーボード
11のボード面に対して所定角度θ(θ<90°)だけ傾い
た状態で実装されているが、基板2において、このマザ
ーボード11のボード面と対向する面2a側に装着される半
導体素子3は基板2の外部端子6からの距離lが他面2b
側の半導体素子3の装着距離mよりも大きく(l>m)
なっている。
11のボード面に対して所定角度θ(θ<90°)だけ傾い
た状態で実装されているが、基板2において、このマザ
ーボード11のボード面と対向する面2a側に装着される半
導体素子3は基板2の外部端子6からの距離lが他面2b
側の半導体素子3の装着距離mよりも大きく(l>m)
なっている。
上記のように、ボード面に対面する基板面2a側の半導
体素子3について、外部端子6の先端からの距離lを長
くとった位置で装着することにより、半導体素子3のパ
ッケージ7の角部7aが基板2の外部端子6の先端からよ
り離れた位置となるため、傾斜角度(90°−θ)を大き
くすることができ、半導体装置1におけるボード面から
の実装高さhを低く抑えることができる。
体素子3について、外部端子6の先端からの距離lを長
くとった位置で装着することにより、半導体素子3のパ
ッケージ7の角部7aが基板2の外部端子6の先端からよ
り離れた位置となるため、傾斜角度(90°−θ)を大き
くすることができ、半導体装置1におけるボード面から
の実装高さhを低く抑えることができる。
ところで、このような状態での基板2の両面2a,2bに
おける配線状態は第3図に概略的に示されているように
なっている。
おける配線状態は第3図に概略的に示されているように
なっている。
すなわち、従来は第4図に示されるように、基板2の
一面2a側の電極パッド10aと他面2b側の電極パッド10bと
がそれぞれ対応位置に設けられていたため、一方の面2a
から他方の面2b側にスルーホール配線5aを形成するため
に、一方の面2a側の電極パッド10aを避けた配線4aのパ
ターン位置からスルーホール5を形成し、他方の面2b側
でさらに引き回し配線4bを経由して該他方面2bでの電極
パッド10bと導通させる必要があった。
一面2a側の電極パッド10aと他面2b側の電極パッド10bと
がそれぞれ対応位置に設けられていたため、一方の面2a
から他方の面2b側にスルーホール配線5aを形成するため
に、一方の面2a側の電極パッド10aを避けた配線4aのパ
ターン位置からスルーホール5を形成し、他方の面2b側
でさらに引き回し配線4bを経由して該他方面2bでの電極
パッド10bと導通させる必要があった。
しかし、本実施例によれば、基板各面2a,2bにおける
半導体素子3の装着位置が、互いにl−mだけずれた位
置となっているため、電極パッド10a,10bの位置も、第
3図に示されるように互いにl−mだけ変位した位置に
設けられている。
半導体素子3の装着位置が、互いにl−mだけずれた位
置となっているため、電極パッド10a,10bの位置も、第
3図に示されるように互いにl−mだけ変位した位置に
設けられている。
したがって、他方面2b上の電極パッド10bの位置に対
応する一方面2a側の位置における配線の引き回しの自由
度が大きくなり、他方面2bの電極パッド10bの位置に対
して一方面2a側の対応位置から直接スルーホール5を加
工形成し、結線を実現でき、一方面2a側での引き回し配
線4aが不要となる。
応する一方面2a側の位置における配線の引き回しの自由
度が大きくなり、他方面2bの電極パッド10bの位置に対
して一方面2a側の対応位置から直接スルーホール5を加
工形成し、結線を実現でき、一方面2a側での引き回し配
線4aが不要となる。
このため、配線の引き回しの自由度が向上し、基板2
上における信頼性の高い信号伝達が可能となる。
上における信頼性の高い信号伝達が可能となる。
このように、本実施例によれば以下の効果を得ること
ができる。
ができる。
(1).基板2の一方面2a上の半導体素子3を、他方面
2b上の半導体素子3の装着位置(距離mの位置)より
も、基板2の外部端子6の先端部分を基準にして遠隔位
置(距離lの位置)に装着することにより、マザーボー
ド11上での半導体装置1の傾斜角度(90°−θ)を大き
くすることができるため、マザーボード11面からの実装
高さhを低くすることができる。
2b上の半導体素子3の装着位置(距離mの位置)より
も、基板2の外部端子6の先端部分を基準にして遠隔位
置(距離lの位置)に装着することにより、マザーボー
ド11上での半導体装置1の傾斜角度(90°−θ)を大き
くすることができるため、マザーボード11面からの実装
高さhを低くすることができる。
(2).上記(1)により、少ない実装空間におけるメ
モリ等の高密度実装が可能となる。
モリ等の高密度実装が可能となる。
(3).上記(1)により、基板2の両面2a,2bにおけ
る電極パッド10a,10bの位置も互いにl−m分だけずれ
た位置に形成されるため、スルーホール結線のための配
線の自由度が向上する。
る電極パッド10a,10bの位置も互いにl−m分だけずれ
た位置に形成されるため、スルーホール結線のための配
線の自由度が向上する。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、基板2の両面2a,2bに装着される半導体素
子3としては、PLCC構造のものについて説明したが、LC
C(Leadless Chip Carrier)形、あるいはフラットパッ
ケージ形等、他の面付形式の半導体素子3であってもよ
い。
子3としては、PLCC構造のものについて説明したが、LC
C(Leadless Chip Carrier)形、あるいはフラットパッ
ケージ形等、他の面付形式の半導体素子3であってもよ
い。
また、マザーボード11上への半導体装置1の実装につ
いては、図示されない斜め実装用のソケットを用いた構
造としてもよい。
いては、図示されない斜め実装用のソケットを用いた構
造としてもよい。
更に基板2はガラスエポキシ樹脂板に限定されるもの
ではない。
ではない。
以上の説明では主として本発明者によってなされた発
明をその利用分野である、いわゆるSIPモジュール構造
の半導体装置に適用した場合について説明したが、これ
に限定されるものではなく、たとえば抵抗モジュール等
の他のSIP構造の電子部品等に広く適用できる。
明をその利用分野である、いわゆるSIPモジュール構造
の半導体装置に適用した場合について説明したが、これ
に限定されるものではなく、たとえば抵抗モジュール等
の他のSIP構造の電子部品等に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、一方の面上の電子素子が他方の面上の電子
素子よりも基板の端面の外部電極から遠隔位置となるよ
うに装着した構造とすることによって、高さ制限のある
実装空間においても十分な角度をもった斜め実装が可能
となり、SIPモジュールによる半導体装置等の電子装置
の空間実装密度を向上させることが可能となる。
素子よりも基板の端面の外部電極から遠隔位置となるよ
うに装着した構造とすることによって、高さ制限のある
実装空間においても十分な角度をもった斜め実装が可能
となり、SIPモジュールによる半導体装置等の電子装置
の空間実装密度を向上させることが可能となる。
第1図は、本発明の一実施例である半導体装置をマザー
ボードに実装した状態を示す断面図、 第2図は、この種の従来の半導体装置をマザーボードに
実装した状態で示す断面図、 第3図は、本実施例の半導体装置における基板の配線構
造を示す説明図、 第4図は、この種の従来の半導体装置における基板の配
線構造を示す説明図である。 1……半導体装置、2……基板(配線基板)、2a,2b…
…基板面(主面)、3……半導体素子(電子素子)、4
a,4b……配線、5……スルーホール、5a……スルーホー
ル配線、6……外部端子、7……パッケージ、7a……角
部、8……リード、10,10a,10b……電極パッド、11……
マザーボード(取付基板)。
ボードに実装した状態を示す断面図、 第2図は、この種の従来の半導体装置をマザーボードに
実装した状態で示す断面図、 第3図は、本実施例の半導体装置における基板の配線構
造を示す説明図、 第4図は、この種の従来の半導体装置における基板の配
線構造を示す説明図である。 1……半導体装置、2……基板(配線基板)、2a,2b…
…基板面(主面)、3……半導体素子(電子素子)、4
a,4b……配線、5……スルーホール、5a……スルーホー
ル配線、6……外部端子、7……パッケージ、7a……角
部、8……リード、10,10a,10b……電極パッド、11……
マザーボード(取付基板)。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 茂 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 実公 昭52−231(JP,Y2)
Claims (1)
- 【請求項1】一端面に外部電極を備え、取付基板に前記
外部電極の部分で電気的に接続されて前記取付基板に対
して傾斜して取り付けられる配線基板と、 前記配線基板のうち前記取付基板に対向する第1の主面
に設けられた電極パッドに電気的に接続されて前記第1
の主面に装着される電子素子と、 前記配線基板のうち前記第1の主面に対して反対側の第
2の主面に設けられた電極パッドに電気的に接続されて
前記第2の主面に装着される電子素子とを有し、 前記第1の主面に装着される電子素子から前記配線基板
の一端面までの遠隔距離を、前記第2の主面に装着され
る電子素子から前記配線基板の一端面までの遠隔距離よ
りも長く設定し、前記配線基板の傾斜角度を大きくし得
るようにしたことを特徴とする電子装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042071A JP2509969B2 (ja) | 1988-02-26 | 1988-02-26 | 電子装置 |
US07/310,563 US4984064A (en) | 1988-02-26 | 1989-02-15 | Semiconductor device |
KR1019890001781A KR0120921B1 (ko) | 1988-02-26 | 1989-02-16 | 반도체 장치 |
US07/606,292 US5103247A (en) | 1988-02-26 | 1990-10-31 | Semiconductor device |
US07/710,642 US5227664A (en) | 1988-02-26 | 1991-06-05 | Semiconductor device having particular mounting arrangement |
US08/024,969 US5396102A (en) | 1988-02-26 | 1993-03-02 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042071A JP2509969B2 (ja) | 1988-02-26 | 1988-02-26 | 電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01217996A JPH01217996A (ja) | 1989-08-31 |
JP2509969B2 true JP2509969B2 (ja) | 1996-06-26 |
Family
ID=12625842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63042071A Expired - Lifetime JP2509969B2 (ja) | 1988-02-26 | 1988-02-26 | 電子装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US4984064A (ja) |
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KR (1) | KR0120921B1 (ja) |
Families Citing this family (25)
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JP2509969B2 (ja) * | 1988-02-26 | 1996-06-26 | 株式会社日立製作所 | 電子装置 |
US5227664A (en) * | 1988-02-26 | 1993-07-13 | Hitachi, Ltd. | Semiconductor device having particular mounting arrangement |
JP2634351B2 (ja) * | 1991-04-23 | 1997-07-23 | 三菱電機株式会社 | 半導体装置 |
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US6307769B1 (en) | 1999-09-02 | 2001-10-23 | Micron Technology, Inc. | Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices |
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US6507496B2 (en) * | 2001-05-31 | 2003-01-14 | Intel Corporation | Module having integrated circuit packages coupled to multiple sides with package types selected based on inductance of leads to couple the module to another component |
US6666997B2 (en) * | 2001-10-02 | 2003-12-23 | Micron Technology, Inc. | Method for removing cleaning compound flash from mold vents |
US7264456B2 (en) * | 2001-10-10 | 2007-09-04 | Micron Technology, Inc. | Leadframe and method for reducing mold compound adhesion problems |
US7038920B2 (en) * | 2003-06-30 | 2006-05-02 | Intel Corporation | System to mount electrical modules |
JP4674477B2 (ja) * | 2005-03-03 | 2011-04-20 | パナソニック株式会社 | 半導体モジュール |
JP2007109932A (ja) * | 2005-10-14 | 2007-04-26 | Toshiba Corp | 半導体装置 |
US7443694B1 (en) * | 2006-12-14 | 2008-10-28 | Sun Microsystems, Inc. | 25 degree tool-less expansion card bracket |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4074342A (en) * | 1974-12-20 | 1978-02-14 | International Business Machines Corporation | Electrical package for lsi devices and assembly process therefor |
JPS52231U (ja) * | 1975-06-20 | 1977-01-05 | ||
US4616655A (en) * | 1984-01-20 | 1986-10-14 | Cordis Corporation | Implantable pulse generator having a single printed circuit board and a chip carrier |
JP2509969B2 (ja) * | 1988-02-26 | 1996-06-26 | 株式会社日立製作所 | 電子装置 |
-
1988
- 1988-02-26 JP JP63042071A patent/JP2509969B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-15 US US07/310,563 patent/US4984064A/en not_active Expired - Lifetime
- 1989-02-16 KR KR1019890001781A patent/KR0120921B1/ko not_active IP Right Cessation
-
1990
- 1990-10-31 US US07/606,292 patent/US5103247A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01217996A (ja) | 1989-08-31 |
KR890013751A (ko) | 1989-09-25 |
KR0120921B1 (ko) | 1997-10-27 |
US4984064A (en) | 1991-01-08 |
US5103247A (en) | 1992-04-07 |
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---|---|---|---|
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