JP2001196526A - マルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器 - Google Patents

マルチベアチップ実装体、マルチチップパッケージ、半導体装置、ならびに電子機器

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Abstract

(57)【要約】 【課題】 半導体チップの３次元実装が容易にできるマ
ルチベアチップ実装体、マルチチップパッケージおよび
これを用いた半導体装置ならびに電子機器とする。 【解決手段】 複数の半導体チップを積層したマルチベ
アチップ実装体である。上層のチップ３Ａを下層のチッ
プ３Ｂに対して平面位置をずらして積層する。上層チッ
プ３Ａには下層チップ３Ｂの共通投影面上にあるチップ
縁辺にチップ端子４Ａを配列する。同一または異種サイ
ズの複数の半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれ
らの隣接する２辺１６Ｘ、１６Ｙを整列して積層する。
各半導体チップ１４に共通する端子１８ｎを上記整列さ
れた縁辺１６Ｘ、１６Ｙ側に集中させ、集中配置された
積層チップ間の端子同士を積層体の端面部分で導通接続
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチチップパッケ
ージ、半導体装置、ならびに電子機器に係り、半導体チ
ップを３次元実装した構成のマルチチップパッケージ、
半導体装置、ならびに電子機器に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチベアチップ実装体を構成し、これを基板に実装
しあるいは樹脂封止することによってマルチチップパッ
ケージ(Multi Chip Package)とすることにより、半導体
装置の高機能化と小型化とが図られている。そして、マ
ルチチップパッケージには、複数の半導体チップを平面
的に並べたものと、複数の半導体チップを厚み方向に積
層したものとがある。半導体チップを平面的に並べたマ
ルチチップパッケージは、広い実装面積を必要とするた
め、電子機器の小型化への寄与が小さい。このため、半
導体チップを積層したスタックドＭＣＰの開発が盛んに
行われている。
【０００３】この種のパッケージ構造としては、実開昭
６２−１５８８４０号、特開平６−３７２５０号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの端子電極をワイヤボンディングによって接続
する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】ところが、上記従来構
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
なくない欠点がある。すなわち、上位に積層されるチッ
プは下位にあるチップよりもサイズが小さくなければな
らず、同一サイズのチップの積層はできない。また、チ
ップ間の端子電極の接続にワイヤボンディングを利用し
て行なうが、端子間距離が一定していないため、ワイヤ
長さが種々にわたってしまい、ボンディング長さに起因
する電気的特性の劣化が生じてしまう問題もある。更
に、積層するチップの下位チップは必ず上位チップより
は端子電極の形成領域が露出している必要があり、チッ
プサイズに限定要件があるため、設計自由度が極めて小
さいという問題もある。
【０００５】本発明は、上記従来の問題点に着目し、同
一サイズであっても異種サイズであっても半導体チップ
の３次元実装が容易にできるマルチベアチップ実装体、
マルチチップパッケージおよびこれを用いた半導体装置
ならびに電子機器を提供することを目的とする。また、
電気的特性の劣化を最小にすることのできるマルチベア
チップ実装体、マルチチップパッケージおよびこれを用
いた半導体装置ならびに電子機器を提供することを目的
とする。また、チップサイズに影響を受けずに３次元実
装できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマルチベアチップ実装体は、複数の半
導体チップを積層したマルチベアチップ実装体におい
て、上層のチップを下層のチップに対して平面位置をず
らして積層し、上層チップには下層チップの共通投影面
上にあるチップ縁辺にチップ端子を配列してなる構成と
した。
【０００７】また、本発明は、同一または異種サイズの
複数の半導体チップをそれらの隣接する２辺を整列して
積層し、各半導体チップに共通する端子を上記整列され
た縁辺側に集中させ、集中配置された積層チップ間の端
子同士を積層体の端面部分で導通接続したことを特徴と
している。この場合において、各半導体チップの共通端
子の配列パターンを同一にして、共通端子を積層体の端
面部分で一直線上に配列させることが望ましい。
【０００８】また、本発明に係るマルチベアチップ実装
体は、一つの回路装置を構成する異なる種類の半導体チ
ップ同士に共通する電極を同一の配列パターンで各チッ
プにおける隣接する２辺の範囲内に集中配置し、前記２
辺を整列させて異種半導体チップを積層した積層体の端
面部分で共通電極の導通接続をなして構成するようにし
てもよい。この場合には、少なくとも同一種類の半導体
チップは連続積層することができる。
【０００９】また、本発明に係るマルチチップパッケー
ジは、マルチベアチップ実装体を基板に実装し、もしく
は樹脂封止して形成される。
【００１０】更に、本発明に係る半導体装置は、上記の
ように構成されたマルチベアチップ実装体またはマルチ
チップパッケージを備えて構成され、本発明に係る電子
機器は上記構成のマルチベアチップ実装体、マルチチッ
プパッケージ、あるいは、上記半導体装置を備えて構成
されることを特徴とするものである。
【００１１】
【発明の実施の形態】以下に、本発明に係るマルチベア
チップ実装体、マルチチップパッケージ、半導体装置、
ならびに電子機器の具体的実施の形態を図面を参照して
詳細に説明する。
【００１２】図１（１）、（２）は第１の実施形態に係
るマルチベアチップ実装体１をプリント基板２に実装し
た状態の概略斜視図と平面図である。この実施形態に係
るマルチベアチップ実装体１は同じサイズの２枚の半導
体チップ３Ａ、３Ｂを上下に積層して構成されるている
が、上層のチップ３Ａを下層のチップ３Ｂに対して平面
位置をずらして積層するようにしている。実施形態で
は、両チップ３Ａ、３Ｂを縁辺が整合するように積層さ
せた状態から、上層チップ３Ａを下層チップ３Ｂの対角
線に沿って平面移動させ、下層チップ３Ｂのチップ端子
４Ｂの形成領域が露出するようにして接着積層するよう
にしている。この場合、チップ端子４Ｂはこの露出縁辺
に集中して配置するようにする。また、上層チップ３Ａ
には下層チップ３Ｂとの共通投影面（図１（２）のハッ
チング部分）上にあるチップ縁辺にチップ端子４Ａを配
列させている。
【００１３】プリント基板２上に上記した半導体チップ
３Ａ、３Ｂを積層した後、ワイヤボンディングにより端
子接続をなすが、下層チップ３Ｂのチップ端子４Ｂをプ
リント基板２に形成されている外部端子５Ｂにワイヤボ
ンディングをなし、しかる後、上層チップ３Ａのチップ
端子４Ａをプリント基板２の外部端子５Ａにワイヤボン
ディングを行なって接続が行なわれる。その後は図示し
ないが樹脂モールドにより全体を被覆することによりマ
ルチチップパッケージが形成される。
【００１４】このような実施形態では、マルチベアチッ
プ実装体１を既存のワイヤボンディング技術を用いて形
成することができ、同一サイズの半導体チップ３Ａ、３
Ｂのマルチチップ化が可能となる。すなわち、上層チッ
プ３Ａをワイヤボンディングする際に、そのチップ端子
４Ａが下層チップ３Ｂに対して積層した際の共通投影面
上にあるチップ縁辺に集中配列されているので、ボンデ
ィングツールによる圧下力を下層チップ３Ｂが支えるの
で、ワイヤボンディングを利用した実装が可能となるの
である。
【００１５】なお、上層チップ３Ａの平面移動方向は下
層チップ３Ｂの対角線に沿った方向としてチップ２辺に
端子４Ａを集中配置するようにしているが、チップ端子
数が少なければチップ縁辺に沿ったＸ方向もしくはＹ方
向に平面移動させて積層し、１辺のみにチップ端子４Ａ
を配置するようにしてもよい。また、３層以上の多層構
造とする場合は、上層チップの端子配列は下位のチップ
層との共通投影面上にある縁辺に集中配置する。
【００１６】図２は実施形態に係るマルチベアチップ実
装体１をプリント回路基板１２に実装した状態のマルチ
チップパッケージ１０の概略斜視図であり、図３はマル
チチップパッケージ１０の端子間接続状態の説明断面図
である。これらに図示しているように、マルチチップパ
ッケージ１０は、異種サイズの複数の半導体チップ１４
Ａ、１４Ｂ、１４Ｃをそれらの隣接する２辺が整列する
ように上下に積層して構成されている。換言すれば、半
導体チップ１４Ａ、１４Ｂ、１４Ｃのサイズの如何に拘
わらず、それらの一つのコーナ部分が一致するように積
層するのである。この実施形態では、上層には正方形を
なす最小半導体チップ１４Ａが配置され、その下位の中
間層には一回り大きい正方形サイズの半導体チップ１４
Ｂが配置され、最下層の半導体チップ１４Ａは、上記正
方形半導体チップ１４Ｂの１辺長さより長い長辺と、正
方形半導体チップ１４Ｂの１辺長さよりは短い短辺を有
する長方形半導体チップ１４Ｃが配置されるように積層
されている。そして、同一サイズの複数の最小半導体チ
ップ１４Ａは縁辺を揃えて連続して積層するようにして
いる（図示の例では３層）。
【００１７】このように同一または異種サイズの複数の
半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれらの隣接す
る２辺１６Ｘ、１６Ｙを整列するように一つのコーナが
一致するようにして積層させるため、各半導体チップ１
４（１４Ａ、１４Ｂ、１４Ｃ）では、次のような構成を
採用している。すなわち、各半導体チップ１４Ａ、１４
Ｂ、１４Ｃに共通する端子を上記整列された縁辺１６
Ｘ、１６Ｙ側に集中させているのである。例えば、半導
体チップ１４をメモリ素子として構成した場合、電源ラ
イン、データライン、アドレスラインなどの電極端子、
あるいはライトイネーブルなどの制御端子を共通にする
ことができる。したがって、このような共通端子１８ｎ
（ｎ＝１、２、………ｎ）を各半導体チップ１４におけ
る整列縁辺１６Ｘ、１６Ｙに集中配置するようにしてい
る。このとき、各半導体チップ１４の共通端子の配列パ
ターンを一致させる。もちろん、端子ピッチ間隔も一定
にすることが望ましい。このようにすることにより、各
半導体チップ１４が積層されたとき、積層体の端面に配
列された端子１８ｎが鉛直方向に１直線に配列される。
【００１８】各半導体チップ１４を積層するに際して、
層間に絶縁接着樹脂２０（図３参照）を介在させること
で、チップ間で端子と基板シリコンとの接触による不具
合を防止できる。そして、積層チップ１４の端子１８ｎ
同士は図３に示しているように、ボンディングワイヤ２
２などにより接続して導通をとるようにしている。これ
は、例えば、各半導体チップ１４の端子１８ｎの配列縁
辺１６Ｘ、１６Ｙの部分に傾斜面を形成し、端子１８ｎ
上にメタライズ層２４を形成して傾斜面に延設し、この
メタライズ層２４を利用してワイヤボンディングを施
し、プリント回路基板１２に形成している外部電極端子
２６に対してワイヤボンディングにより接続をなせばよ
い。
【００１９】また、積層チップ１４間の端子１８ｎ同士
を導通接続する構成としては、図４に示すような方法も
採用できる。これは図４（１）に示しているように、各
半導体チップ１４の共通端子１８ｎを開口するようにチ
ップ縁辺にＶ字溝２８を形成し、積層した後にこのＶ字
溝２８が一直線に配列されるため、このＶ字溝２８にハ
ンダなどの導電金属３０を埋め込んで導通をとるように
してもよい。
【００２０】このようにして形成されたマルチベアチッ
プ実装体１は、プリント回路基板１２に実装されてマル
チチップパッケージ１０とされ、プリント回路基板１２
の端縁に設けたコネクタ端子３２と共通電極１８ｎとが
配線ライン３４によって接続される。これにより機能を
もった半導体装置３６が作製される。かかるマルチチッ
プパッケージ１０では、異種サイズの半導体チップ１４
は隣接する２辺１６Ｘ、１６Ｙに共通端子１８ｎを集中
配置するように設計作製し、これらの２辺１６Ｘ、１６
Ｙが整列するようにコーナを一致させて積層する構成を
採用しているので、ピラミッド状にチップ積層しなくて
もよく、積層作業を極めて簡易に行なわせることができ
る。そして、積層にはチップサイズによる制限は無いの
で、積層順位を任意に設定でき、パッケージ設計の自由
度は著しく増大する。また、積層されるチップ１４の共
通端子１８ｎ同士の接続距離は上下間で共通にすること
ができ、ボンディングワイヤ２２の長さも最短となる。
この結果、電気的な特性の劣化を最小に抑えることがで
きるのである。マルチチップパッケージ１０の揃えた縁
辺１６Ｘ、１６Ｙ以外の箇所では凹凸端面となるが、こ
れらは樹脂モールドによって外形を整えることができる
ので、何ら問題はない。
【００２１】なお、上記構成では、サイズが異なる半導
体チップ１４Ａ、１４Ｂ、１４Ｃを積層するものとして
述べたが、サイズの如何に拘わらず、一つの回路装置を
構成する異なる種類の半導体チップを対象とし、これら
に共通する電極を同一の配列パターンで各チップにおけ
る隣接する２辺の範囲内に集中配置し、前記２辺を整列
させて異種半導体チップを積層してこの積層体の端面部
分で共通電極の導通接続をなすようにしてもよい。この
場合においても、前述した半導体チップ１４Ａの場合と
同様に、同一種類の半導体チップは連続積層させるよう
にすればよい。
【００２２】図５には、本発明の実施の形態に係る半導
体装置１１００を実装した回路基板１０００を示してい
る。回路基板１０００には、例えばガラスエポキシ基板
等の有機系基板を用いることが一般的である。回路基板
１０００には、例えば銅からなるボンディング部が所望
の回路となるように形成されている。そして、ボンディ
ング部と半導体装置１１００の外部電極とを電気的に接
続することでそれらの電気的導通が図られる。
【００２３】なお、半導体装置１１００は、実装面積を
ベアチップにて実装する面積にまで小さくすることがで
きるので、この回路基板１０００を電子機器に用いれば
電気機器自体の小型化が図れる。また、同一面積内にお
いては、より実装スペースを確保することができ、高機
能化を図ることも可能である。
【００２４】そして、この回路基板１０００を備える電
子機器として、図６にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。
【００２５】
【発明の効果】以上説明したように、本発明は同一また
は異種サイズの複数の半導体チップを平面的にずらして
積層して共通上層チップのチップ端子を共通投影面上に
あるチップ縁辺に集中して配置し、あるいはそれらの隣
接する２辺を整列して積層し、各半導体チップに共通す
る端子を上記整列された縁辺側に集中させ、集中配置さ
れた積層チップ間の端子同士を積層体の端面部分で導通
接続した構成としたので、半導体チップの３次元実装が
容易にできるとともに、電気的特性の劣化を最小にする
ことのできるマルチベアチップ実装体、マルチチップパ
ッケージおよびこれを用いた半導体装置ならびに電子機
器とすることができる。
【図面の簡単な説明】
【図１】第１実施形態に係るマルチベアチップ実装体を
実装した半導体装置の斜視図およびボンディングワイヤ
を省略した平面図である。
【図２】第２実施形態に係るマルチベアチップ実装体を
実装した半導体装置の斜視図である。
【図３】同マルチチップパッケージの端子間接続状態を
示す断面図である。
【図４】同マルチチップパッケージの端子間接続の他の
形態の説明図であり、（１）図は分解斜視図、（２）図
は積層状態の説明斜視図である。
【図５】実施形態に係るマルチベアチップ実装体または
マルチチップパッケージの回路基板への適用例の説明図
である。
【図６】実施形態に係るマルチベアチップ実装体または
マルチチップパッケージの電子機器への適用例の説明図
である。
【符号の説明】
１ マルチベアチップ実装体 ２ プリント回路基板 ３Ａ 上層半導体チップ ３Ｂ 下層半導体チップ ４Ａ 上層チップ端子 ４Ｂ 下層チップ端子 ５Ａ、５Ｂ 外部電極端子 １０ マルチチップパッケージ １２ プリント回路基板 １４（１４Ａ、１４Ｂ、１４Ｃ） 半導体チップ １６Ｘ、１６Ｙ 整列縁辺 １８ｎ 共通端子 ２０ 絶縁接着樹脂 ２２ ボンディングワイヤ ２４ メタライズ層 ２６ 外部電極端子 ２８ Ｖ字溝 ３０ 導電金属 ３２ コネクタ端子 ３４ 配線ライン ３６ 半導体装置

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップを積層したマルチベ
    アチップ実装体において、上層のチップを下層のチップ
    に対して平面位置をずらして積層し、上層チップには下
    層チップの共通投影面上にあるチップ縁辺にチップ端子
    を配列してなることを特徴とするマルチベアチップ実装
    体。
  2. 【請求項２】 同一または異種サイズの複数の半導体チ
    ップをそれらの隣接する２辺を整列して積層し、各半導
    体チップに共通する端子を上記整列された縁辺側に集中
    させ、集中配置された積層チップ間の端子同士を積層体
    の端面部分で導通接続したことを特徴とするマルチベア
    チップ実装体。
  3. 【請求項３】 各半導体チップの共通端子の配列パター
    ンを同一にして、共通端子を積層体の端面部分に一直線
    上に配列させたことを特徴とする請求項２に記載のマル
    チベアチップ実装体。
  4. 【請求項４】 一つの回路装置を構成する異なる種類の
    半導体チップ同士に共通する電極を同一の配列パターン
    で各チップにおける隣接する２辺の範囲内に集中配置
    し、前記２辺を整列させて異種半導体チップを積層して
    この積層体の端面部分で共通電極の導通接続をなして構
    成されたことを特徴とするマルチベアチップ実装体。
  5. 【請求項５】 少なくとも同一種類の半導体チップは連
    続積層してなることを特徴とする請求項４に記載のマル
    チベアチップ実装体。
  6. 【請求項６】 請求項１乃至５のいずれかに記載のマル
    チベアチップ実装体を基板に実装し、もしくは樹脂封止
    して形成されてなることを特徴とするマルチチップパッ
    ケージ。
  7. 【請求項７】 請求項１乃至６に記載のマルチベアチッ
    プ実装体またはマルチチップパッケージを備えたことを
    特徴とする半導体装置。
  8. 【請求項８】 請求項乃至７のいずれかに記載のマルチ
    ベアチップ実装体、マルチチップパッケージまたは半導
    体装置を備えたことを特徴とする電子機器。
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