JP3818359B2 - 半導体装置、回路基板及び電子機器 - Google Patents

半導体装置、回路基板及び電子機器 Download PDF

Info

Publication number
JP3818359B2
JP3818359B2 JP2000216870A JP2000216870A JP3818359B2 JP 3818359 B2 JP3818359 B2 JP 3818359B2 JP 2000216870 A JP2000216870 A JP 2000216870A JP 2000216870 A JP2000216870 A JP 2000216870A JP 3818359 B2 JP3818359 B2 JP 3818359B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
electrodes
electrode
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000216870A
Other languages
English (en)
Other versions
JP2002033442A (ja
Inventor
和徳 桜井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000216870A priority Critical patent/JP3818359B2/ja
Publication of JP2002033442A publication Critical patent/JP2002033442A/ja
Application granted granted Critical
Publication of JP3818359B2 publication Critical patent/JP3818359B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、回路基板及び電子機器に関する。
【０００２】
【発明の背景】
高密度実装を実現した半導体装置の一つの形態として、複数の半導体チップを積み重ねたスタック構造の半導体装置が知られている。例えば、積み重ねられた複数の半導体チップは、それぞれの半導体チップの周端部に形成された電極が、ワイヤによって配線基板に電気的に接続される。
【０００３】
しかし、ワイヤによる電気的接続を考慮すると、電極を避けて半導体チップを積み重ねる必要があり、半導体チップの外形は、搭載する一方において、搭載される側となる他方よりも小さくなければならなかった。すなわち、上側に搭載する半導体チップの大きさに制限があった。
【０００４】
また、この場合に、上下に積層されたそれぞれの半導体チップにおいて、平面的にワイヤが重複してしまうので、上側の半導体チップのワイヤを高く、かつ、長く形成する必要があった。これは、半導体装置の小型化、高密度化の弊害となる場合があった。
【０００５】
本発明はこの問題点を解決するものであり、その目的は、半導体チップの外形に制限されず、かつ、好適に電気的接続を図れる半導体装置、回路基板及び電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、
電極が形成され、積み重ねられてなる複数の半導体チップを有し、前記複数の半導体チップは、第１の半導体チップと、前記第１の半導体チップに搭載された第２の半導体チップと、を含み、
前記第２の半導体チップは、前記第１の半導体チップの外側に一部をはみ出して搭載され、前記第１の半導体チップからはみ出した側に前記電極が形成されてなる。
【０００７】
本発明によれば、第２の半導体チップは、第１の半導体チップからはみ出した側に電極が形成されるので、例えば電極にワイヤを接続した場合に、直接的に上下に積層された２つの半導体チップにおいて、ワイヤを平面的に重複させることがない。これによって、それぞれのワイヤを互いに接触させずに、電極に接続して設けることができる。さらに、第２の半導体チップの電極が第１の半導体チップからはみ出した部分に形成されたときに、例えば電極と基板の配線パターンとをワイヤで接続した場合に、平面的に最短距離でワイヤを形成できる。
【０００８】
また、第２の半導体チップは、第１の半導体チップの外側にはみ出して搭載されるので、第１の半導体チップの外形の大きさに制限されずに搭載できる。これによって、例えば、同一サイズの複数の半導体チップが積み重ねられた半導体装置を提供できる。
【０００９】
なお、本発明では、複数の半導体チップは、２つのみならずそれ以上の数であってもよく、第１及び第２の半導体チップとは、複数の半導体チップのうちの任意の２つを示す。
【００１０】
（２）この半導体装置において、前記第１の半導体チップの前記電極は、端部に形成され、
前記第２の半導体チップは、前記第１の半導体チップにおける前記電極が形成された面に前記電極を避けて搭載され、前記第１の半導体チップの前記電極から離れる方向に前記第１の半導体チップの外側に突出してもよい。
【００１１】
これによれば、第２の半導体チップは、第１の半導体チップの外形の大きさに制限されず、かつ、第１の半導体チップの電極を露出させることができる。
【００１２】
（３）この半導体装置において、前記第１の半導体チップの外形は矩形をなし、
前記第１の半導体チップの前記電極は、前記第１の半導体チップの１辺に並んで形成され、
前記第２の半導体チップは、前記第１の半導体チップの前記１辺に対向する辺を超えて外側に突出してもよい。
【００１３】
これによれば、第２の半導体チップは、第１の半導体チップとの平面的に重なる部分を広くして安定した状態で積み重ねられる。
【００１４】
（４）この半導体装置において、前記第１の半導体チップの外形は矩形をなし、
前記第１の半導体チップの前記電極は、前記第１の半導体チップの隣り合う２辺に並んで形成され、
前記第２の半導体チップは、前記第１の半導体チップの前記２辺に対向する他の２辺を超えて外側に突出してもよい。
【００１５】
これによれば、それぞれの半導体チップの電極の数が多くても、第２の半導体チップは、第１の半導体チップの隣り合う２辺を避けることで第１の半導体チップからはみ出して搭載できる。
【００１６】
（５）この半導体装置において、前記第１又は第２の半導体チップの前記電極の並ぶ側に配置されたリードを含み、前記電極と前記リードとが電気的に接続されてもよい。
【００１７】
（６）前記電極と前記リードとが直接あるいは導電材によって電気的に接続されてもよい。
【００１８】
（７）本発明に係る回路基板には、上記半導体装置が搭載されてなる。
【００１９】
（８）本発明に係る電子機器は、上記半導体装置を有する。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００２１】
（第１の実施の形態）
図１及び図２は、本実施の形態に係る半導体装置を説明するための図である。半導体装置は、積み重ねられてなる複数の半導体チップを有する。複数の半導体チップは、第１及び第２の半導体チップ１０、２０を含む。ここで、複数の半導体チップは、２つのみならずそれ以上の数であってもよく、第１及び第２の半導体チップとは、複数の半導体チップのうち、上下に積層された任意の２つを示す。
【００２２】
各半導体チップは、例えば、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＡＳＩＣ又はＭＰＵなどである。複数の半導体チップの組み合わせとして、例えば、ＡＳＩＣとフラッシュメモリとＳＲＡＭ、ＳＲＡＭ同士、ＤＲＡＭ同士、あるいはフラッシュメモリとＳＲＡＭなどがある。なお、各半導体チップの機能及び複数の半導体チップの組み合わせは、上述に限定されない。
【００２３】
図１に示すように、第２の半導体チップ２０は、第１の半導体チップ１０に搭載されている。第１の半導体チップ１０は、矩形（長方形又は正方形を含む）をなすことが多いがこれに限定されない。また、第１の半導体チップ１０は、集積回路が形成された面とは反対の面において、薄く研削されてなるものであってもよい。
【００２４】
第１の半導体チップ１０は、一方の面（集積回路が形成された面）に１つ又は複数の電極１２を有する。電極１２は、例えばアルミニウム又は銅などで第１の半導体チップ１０に薄く平らに形成されている。電極１２の平面形状は、矩形又は円形であってもよく、その形状は限定されない。電極１２は、第１の半導体チップ１０の中央部又は端部に形成される。図示するように、電極１２は、第１の半導体チップ１０の１辺に１列で並んで形成されてもよい。あるいは、第１の半導体チップ１０の端部又は中央部に、２列以上に並んで形成されてもよく、あるいは千鳥状に形成されてもよい。
【００２５】
第１の半導体チップ１０には、電極１２の形成された側の面に、保護膜（図示しない）が形成されてもよい。保護膜は、各電極１２の表面において、中央部を露出させて端部を覆って形成される。保護膜は、電気的な絶縁膜である。保護膜は、一般的なパッシベーション膜であってもよい。保護膜は、ＳｉＯ2、ＳｉＮ又はポリイミド樹脂などで形成することができる。
【００２６】
図示するように、第２の半導体チップ２０は、第１の半導体チップ１０と同じ形態（例えば形状及び電極の配置）であってもよい。本実施の形態によれば、同一形態を有する複数の半導体チップを積層させることができる。あるいは、第２の半導体チップ２０は、第１の半導体チップ１０と異なる形態を有してもよい。例えば、第２の半導体チップ２０は、第１の半導体チップ１０の外形よりも大きくてもよく、あるいは小さくてもよい。
【００２７】
第２の半導体チップ２０は、第１の半導体チップ１０の外側に一部をはみ出して搭載される。例えば、第２の半導体チップ２０は、第１の半導体チップ１０の面で、中心から平面的にいずれかの方向に平行移動した位置に搭載されてもよい。
【００２８】
図示する例では、第２の半導体チップ２０は、第１の半導体チップ１０における、電極１２が並ぶ１辺に対向する辺を超えて、第１の半導体チップ１０の外側に突出している。すなわち、第２の半導体チップ２０は、第１の半導体チップ１０の面で、その中心から第１の半導体チップ１０の電極１２から離れる方向へ、平行移動した位置に搭載される。例えば、第１及び第２の半導体チップ１０、２０が同一サイズである場合に、第２の半導体チップ２０は、第１の半導体チップ１０の表面を平面的に露出させた面積分だけ、第１の半導体チップ１０の外側に突出する。言い換えると、第１及び第２の半導体チップ１０、２０は、電極１２の側又は電極１２に対向する側において階段形状をなしている。
【００２９】
これによれば、第２の半導体チップ２０は、第１の半導体チップ１０からはみ出すので、第１の半導体チップ１０の外形の大きさに制限されずに搭載される。すなわち、第２の半導体チップ２０の外形は、第１の半導体チップよりも小さい必要はない。これによれば、上下に積み重ねる半導体チップの組合わせの形態が広がるという利点がある。
【００３０】
第２の半導体チップ２０は、第１の半導体チップ１０における電極１２が形成された面に搭載されてもよい。この場合に、第２の半導体チップ２０は、第１の半導体チップ１０における電極１２を避けて搭載される。第１の半導体チップ１０の電極１２を避けることで、電極１２に例えばワイヤを接続できる。
【００３１】
図示する例のように、第１の半導体チップ１０の電極１２は、端部（例えば１辺に沿った領域）に形成されることが好ましい。これによれば、第２の半導体チップ２０は、第１の半導体チップ１０における端部に形成された電極１２を避ければよいので、第１の半導体チップ１０との平面的に重なる部分を広くすることができる。すなわち、第２の半導体チップ２０は、安定した状態で第１の半導体チップ１０上に固定できる。これによって、例えば、確実に、第２の半導体チップ２０の電極２２に圧力（超音波振動など）を加えてワイヤボンディングすることができる。
【００３２】
図示するように、第２の半導体チップ２０は、電極２２が形成された面とは反対の面を、第１の半導体チップ１０に対向させて搭載されてもよい。あるいは、第２の半導体チップ２０は、電極２２が形成された面を対向させて、第１の半導体チップ１０に搭載されてもよい。後者の場合には、第２の半導体チップ２０は、第１の半導体チップ１０から露出する面に電極２２が配置されてもよい。
【００３３】
第２の半導体チップ２０は、少なくとも第１の半導体チップ１０からはみ出した側に電極２２を有する。第１の半導体チップ１０が１辺に電極１２を有する場合には、第２の半導体チップ２０は、第１の半導体チップ１０における他の３辺のいずれかにはみ出す側に電極２２を有してもよい。例えば、第２の半導体チップ２０は、第１の半導体チップ１０の電極１２を避けることによって、反対側に突出する側において、電極２２が形成されてもよい。なお、第２の半導体チップ２０は、第１の半導体チップ１０からはみ出した部分のみに形成されてもよく、あるいは、それに加えて第１の半導体チップ１０と重なる部分に形成されてもよい。
【００３４】
これによれば、電極１２及び電極２２にワイヤを接続した場合に、上下に積層されてなる第１及び第２の半導体チップ１０、２０において、ワイヤを平面的に重複させることがない。すなわち、高さの異なる第１及び第２の半導体チップ１０、２０の面から、それぞれ延ばして形成する２つのワイヤを、互いに高さ方向において非接触にすることができる。これによって、例えば、第２の半導体チップ２０の電極２２に接続するワイヤを、そのループの形状を高く形成する必要がなく、さらにワイヤ長を長くする必要がない。したがって、小型で、かつ、信号の高速化を実現した半導体装置を提供できる。
【００３５】
さらに、第２の半導体チップ２０の電極２２が第１の半導体チップ１０からはみ出した部分に形成されたときに、例えば電極２２と基板の配線パターンとをワイヤで接続する場合に、平面的に、電極２２を配線パターンに近づけて最短距離でワイヤを形成できる。
【００３６】
第２の半導体チップ２０上にさらに他の半導体チップが積み重ねられてもよい（図２参照）。さらに積み重ねられる他の半導体チップは、第２の半導体チップ２０が第１の半導体チップ１０に積み重ねられるように、第２の半導体チップ２０に搭載されてもよい。この場合には、前記他の半導体チップを含む任意の２つを第１及び第２の半導体チップ１０、２０として、上述の形態を適用することができる。
【００３７】
図２は、本実施の形態に係る半導体装置の一例を示す図である。詳しくは、図２は、半導体装置の断面図を示したものである。半導体装置１は、複数の半導体チップ１０、２０、３０、４０を含む。複数の半導体チップ１０〜４０は、上下に積層された任意の２つを上述の第１及び第２の半導体チップとすることができる。
【００３８】
半導体装置１は、複数のリード５０と、半導体チップ１０〜４０を封止する樹脂５２と、をさらに含む。本実施の形態に係る半導体装置の一例としては、ＱＦＰ（Quad Flat Package）などのリードフレームを用いたパッケージに適用した形態が挙げられる。
【００３９】
複数の半導体チップ１０〜４０は、上下に積層された２つが平面的に一部において重なるように積層されている。それぞれの半導体チップ１０〜４０は、接着剤５４によって接着されていてもよい。図示するように、接着剤５４は、搭載する側の半導体チップの裏面（例えば電極が形成された側とは反対側の面）に設けられ、それ自体が搭載される側の半導体チップからはみ出してもよい。接着剤５４は、絶縁性のものであってもよい。また、接着剤５４は、ペースト状であってもよく、あるいはフィルム状のものであってもよい。なお、接着剤５４の性質及び形態は特に限定されない。
【００４０】
最も下から３番目の半導体チップ３０は、１つ飛ばして、最も下の半導体チップ１０と平面的に重なってもよい。すなわち、半導体チップ３０は、直接下にくる半導体チップ２０に対して一部をはみ出して搭載され、１つ飛ばした半導体チップ１０に対して平面的に重なって搭載されてもよい。これによれば、２つの半導体チップを積層してなる半導体装置と平面面積を同じにして、３つ以上の半導体チップを積層することができる。したがって、小型の半導体装置を提供できる。なお、最も下から４番目（最も上）の半導体チップ４０は、１つ飛ばして、最も下から２番目の半導体チップ２０と平面的に重なってもよく、同じようにさらに半導体チップ４０に他の半導体チップが積み重ねられてもよい。
【００４１】
リード５０は、それぞれの半導体チップ１０〜４０の電極１２、２２、３２、４２と電気的に接続されている。リード５０は、ワイヤ１４、２４、３４、４４によって、電極１２〜４２と電気的に接続されてもよい。詳しくは、リード５０は接続部５６を有し、接続部５６にワイヤ１４〜４４が接続される。ワイヤ１４〜４４は、金を含む材料で形成されることが多い。また、リード５０は、例えば銅を含む材料で形成されてもよい。リード５０は、特に接続部５６にメッキが施されてもよい。リード５０は、例えばリードフレームの一部であってもよい。この場合に、接続部５６はインナーリードと称してもよい。
【００４２】
複数の半導体チップ１０〜４０は、上下に積層される２つの半導体チップにおいて、それぞれはみ出す側に電極が形成されている。詳しくは、それぞれの半導体チップ２０〜４０は、下にくる半導体チップからはみ出た側に電極が形成される。特に、それぞれの半導体チップ１０〜４０の１辺に電極が並ぶ場合には、それぞれの半導体チップ１０〜４０の電極１２〜４２は、１辺の側とそれに対向する側とに交互に形成されてもよい。これによれば、直接的に上下に積層されてなる半導体チップ（例えば半導体チップ１０、２０）において、ワイヤ（例えばワイヤ１４、２４）を平面的に重複させることがないので、高さ方向におけるワイヤの接触を防止できる。また、電極１２〜４２と、リード５０の接続部５６と、の平面的な距離を短くすることができるので、ワイヤ長を短くできる。
【００４３】
半導体チップ１０〜４０の電極１２〜４２は、複数のリード５０のうちのいずれかに重複して電気的に接続してもよい。例えば、半導体チップ１０における複数の電極１２のいずれかと、半導体チップ３０の複数の電極３２のいずれかとを、同一のリード５０と電気的に接続してもよい。特に、複数の半導体チップ１０〜４０が同一の回路構造を有するときに、それぞれの半導体チップ１０〜４０に対して、同一のリード５０と電気的な接続を図ることができる。例えば、複数の半導体チップ１０〜４０がメモリである場合に、同一のリード５０で、アドレス端子やデータ端子を共有化することが容易になる。詳しくは、同一のリード５０から、それぞれの半導体チップ１０〜４０の同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。
【００４４】
さらに、本実施の形態によれば、同一サイズの半導体チップを積み重ねることが可能である。したがって、設計時の制約に制限されることなく、例えば大容量のメモリを有する半導体装置を提供できる。
【００４５】
複数の半導体チップ１０〜４０は、樹脂５２によって封止されている。樹脂５２は、例えば金型を使用して成型することができる。樹脂５２は金型を使用した場合には、樹脂５２をモールド樹脂と称してもよい。
【００４６】
リード５０は、樹脂５２で封止された領域から突出する。リード５０における樹脂５２から突出する部分は、樹脂５２で封止されてなる領域の平面視において、対向する２辺から突出してもよく、あるいは４辺から突出してもよい。リード５０における樹脂５２から突出する部分は、所定の形状に成形される。なお、リード５０における樹脂５２から突出する部分は、アウターリードと称してもよい。
【００４７】
本実施の形態に係る半導体装置によれば、第２の半導体チップ（例えば半導体チップ２０）は、第１の半導体チップ（例えば半導体チップ１０）からはみ出した側に電極２２が形成されるので、例えば電極１２、２２にワイヤ１４、２４を接続した場合に、直接的に上下に積層された２つの半導体チップ１０、２０において、ワイヤ１４、２４を平面的に重複させることがない。これによって、それぞれのワイヤ１４、２４を互いに接触させずに、電極１２、２２に接続して設けることができる。
【００４８】
また、第２の半導体チップ２０は、第１の半導体チップ１０の外側にはみ出して搭載されるので、第１の半導体チップ１０の外形の大きさに制限されずに搭載できる。これによって、例えば、同一サイズの複数の半導体チップ１０〜４０が積み重ねられた半導体装置を提供できる。
【００４９】
（第２の実施の形態）
図３及び図４は、本実施の形態に係る半導体装置を説明するための図である。なお、以下に示す実施の形態においても、第１の実施の形態で説明した内容を可能な限り適用することができる。本実施の形態では、上下に積層されてなる第１及び第２の半導体チップ６０、７０の形態が上述と異なる。
【００５０】
第１の半導体チップ６０は、矩形をなす。第１の半導体チップ６０における電極６２は、隣り合う２辺に並んで形成されている。電極６２は、図示するように１列に並んでもよく、あるいは２列以上に並んでもよい。あるいは、電極６２は、千鳥状に形成されてもよい。また、電極６２の並びは、規則的であってもよく、あるいは不規則的であってもよい。
【００５１】
第２の半導体チップ７０は、第１の半導体チップ６０における電極６２が形成された２辺に対向する他の２辺を超えて、第１の半導体チップ６０の外側に突出している。第１の半導体チップ６０から避ける領域は、矩形をなす第１の半導体チップ６０の隣り合う２辺の領域であるので、第２の半導体チップ７０は、電極６２の全てを避けることができる。これによれば、第１の半導体チップ６０の電極６２の数が多い場合に効果的である。したがって、高密度の半導体装置を提供できる。
【００５２】
第２の半導体チップ７０は、第１の半導体チップ６０の形態と同様であってもよい。すなわち、第２の半導体チップ７０の電極７２は、矩形をなす第２の半導体チップ７０の隣り合う２辺に並んで形成されてもよい。この場合に、第２の半導体チップ７０の電極７２は、第１の半導体チップ６０の電極６２の並ぶ２辺とは異なる２辺に並んで形成される。
【００５３】
本実施の形態によれば、電極６２、７２の数が多い場合であっても、第２の半導体チップ７０は、第１の半導体チップ６０から一部をはみ出して搭載できるので、高密度の半導体装置を提供できる。
【００５４】
図４は、本実施の形態に係る半導体装置の一例を示す図である。詳しくは、図４は、半導体装置の断面図を示したものである。半導体装置２は、複数の半導体チップ６０、７０、８０、９０を含む。複数の半導体チップ６０〜９０は、上下に積層された任意の２つの上述の第１及び第２の半導体チップとすることができる。
【００５５】
半導体装置２は、基板１００と、複数の半導体チップを封止する樹脂５２と、を含む。本実施の形態では、実装形態（パッケージ形態）が上述の実施の形態と異なる。本実施の形態に係る半導体装置の一例として、ＢＧＡ（Ball Grid Array）又はＣＳＰ（Chip Scale/Size Package）などの基板（インターポーザ）を用いたパッケージに適用した形態が挙げられる。
【００５６】
複数の半導体チップ６０〜９０は、上下に積層された２つが平面的に一部において、重なるように積層されている。半導体チップ６０〜９０のいずれかは、１つ飛ばしで、他の半導体チップと平面的に重なって積層されてもよい。
【００５７】
いずれかの半導体チップ（例えば半導体チップ７０）は、下にくる半導体チップ（例えば半導体チップ６０）からはみ出した側に電極（例えば電極７２）が形成されている。複数の半導体チップ６０〜９０が隣り合う２辺に電極６２、７２、８２、９２を有する場合は、それぞれの半導体チップ６０〜９０の電極６２〜９２は、隣り合う２辺の側とそれに対向する側とに交互に形成されてもよい。これによれば、半導体チップを積み重ねる高さ方向において、ワイヤ６４、７４、８４、９４の接触を防止できる。
【００５８】
これまでに示した半導体チップの積層形態は、同一構造の半導体チップを積層する形態であるが、これとは別に異なる構造の複数の半導体チップを積層させてもよい。例えば、１辺に並んだ電極を有する半導体チップ（例えば第１の半導体チップ１０）の上に、隣り合う２辺に並んだ電極を有する半導体チップ（例えば第２の半導体チップ７０）を積層させてもよい。あるいは、隣り合う２辺に並んだ電極を有する半導体チップ（例えば第１の半導体チップ６０）の上に、１辺に並んだ電極を有する半導体チップ（例えば第２の半導体チップ２０）を積層させてもよい。また、積層されてなる複数の半導体チップは、下側の半導体チップからはみ出した側に電極が並んでなる上下の半導体チップの組み合わせを、少なくとも１つ（１つ又は全部）有していればよい。
【００５９】
基板１００は、有機系、無機系又はこれらの複合によって形成されることが多い。基板１００の一例として、例えばポリイミド樹脂からなるフレキシブル基板であってもよく、又はセラミック、ガラスもしくはガラスエポキシなどのものであってもよい。なお、基板１００として、多層基板やビルドアップ型基板を用いてもよい。
【００６０】
基板１００にはリードが形成されている。この場合にリードは、配線パターン１０２であってもよい。配線パターン１０２は、ワイヤ６４、７４、８４、９４によって、それぞれの半導体チップ６０〜９０の電極６２〜９２と電気的に接続される。詳しくは、ワイヤ６４〜９４は、配線パターン１０２の接続部１０４と接続される。接続部１０４は、そこに接続される配線よりも面積の広い、いわゆるランド部であってもよい。
【００６１】
半導体装置２は、外部端子１０６を有してもよい。図４に示す例では、外部端子１０６としてボール状のバンプが形成されている。外部端子１０６は、例えばハンダボールであってもよい。複数の半導体チップと電気的に接続する配線パターン１０２を所定の配置に引き回して形成することで、外部端子１０６を基板１００における２次元的に広がる領域に設けることができる。すなわち、半導体装置の外部端子１０６のピッチを変換して、例えば回路基板（マザーボード）への搭載を容易に行うことができる。
【００６２】
外部端子１０６のその他の形態として、基板１００の配線パターン１０２の一部を延出し、そこから外部接続を図るようにしてもよい。配線パターン１０２の一部をコネクタのリードとしたり、コネクタを基板１００上に実装してもよい。さらに、積極的に外部端子１０６を形成せず回路基板への実装時に回路基板側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。なお、本実施の形態においても、上述と同様の効果を得ることができる。
【００６３】
これまでに記載の例では、電極とリードとをワイヤ（導電材）を介して接続する例を示したが、直接的に電極とリードとを電気的に接続してもよい。例えば、本発明をＴＡＢ技術によって製造される半導体装置に適用してもよい。図４に示す例では、基板１１０のデバイスホール１１６に半導体チップ１０、２０が配置されて、デバイスホール１１６の内側に突出するリード１１２の一部（インナーリード１１４）と電極１２、２２とが直接的に接続される。半導体チップ１０、２０は、電極１２、２２を有する面が基板１１０におけるリード１１２を有する面と同じ方向を向いて配置されることが多い。リード１１２は、図示するように、積層された半導体チップ１０、２０の面の高さに応じて、先端部が屈曲してもよい。
【００６４】
電極１２、２２とインナーリード１１４の間に図示しないバンプが介在してもよい。また、リード１１２における少なくともインナーリード１１４は、メッキされてもよい。例えば、電極１２、２２上に形成された金バンプ（少なくとも表面が金からなるバンプ）と、インナーリード１１４のスズメッキと、によって共晶接合されてもよい。あるいは、電極１２、２２上の金バンプと、インナーリード１１４の金メッキと、によって熱圧着されて両者が接合されてもよい。
【００６５】
図６には、上述の実施の形態に係る半導体装置２を実装した回路基板２００が示されている。回路基板２００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板２００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置２の外部端子１０６とを機械的に接続することでそれらの電気的導通を図る。
【００６６】
なお、回路基板２００に直接的に複数の半導体チップを上述の形態で搭載してもよい。いわゆるベアチップ実装の場合にも本発明を適用することができ、上述と同様の効果を得ることができる。
【００６７】
そして、本発明を適用した半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ２１０、図８には携帯電話２２０が示されている。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る半導体装置の一例を示す図である。
【図３】図３は、本発明を適用した第２の実施の形態に係る半導体装置を説明するための図である。
【図４】図４は、本発明を適用した第２の実施の形態に係る半導体装置の一例を示す図である。
【図５】図５は、本発明を適用した実施の形態に係る半導体装置の一例を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図８】図８は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ（第１の半導体チップ）
１２ 電極
２０ 半導体チップ（第２の半導体チップ）
２２ 電極
３０ 半導体チップ
３２ 電極
４０ 半導体チップ
４２ 電極
５０ リード
６０ 半導体チップ（第１の半導体チップ）
６２ 電極
７０ 半導体チップ（第２の半導体チップ）
７２ 電極
８０ 半導体チップ
８２ 電極
９０ 半導体チップ
９２ 電極
１１２ リード

Claims (5)

  1. 電極が形成されてなる少なくとも３つの半導体チップを有し、前記少なくとも３つの半導体チップは、第１の半導体チップと、前記第１の半導体チップに搭載された第２の半導体チップと、前記第２の半導体チップに搭載された第３の半導体チップと、を含み、
    前記少なくとも３つの半導体チップは、前記電極が形成された面を同じ方向に向けて積み重ねられ、
    前記第１及び第２の半導体チップは、それぞれ、相互にずれてはみ出す部分を有し、前記はみ出す部分に前記電極が形成され、
    前記第１の半導体チップは、矩形の外形をなし、
    前記第１の半導体チップの前記電極は、端部であって隣り合う２辺に並んで形成され、
    前記第２の半導体チップは、前記第１の半導体チップにおける前記電極が形成された面に前記電極を避けて搭載され、前記第１の半導体チップの前記電極から離れる方向に前記第１の半導体チップの外側に突出し、前記第１の半導体チップの前記２辺に対向する他の２辺を超えて外側に突出し、
    前記第２及び第３の半導体チップは、それぞれ、相互にずれてはみ出す部分を有し、前記はみ出す部分に前記電極が形成され、
    前記第３の半導体チップは、前記第１の半導体チップと同じ方向に前記第２の半導体チップからはみ出して、前記第３の半導体チップの端部が前記第１の半導体チップの前記電極の上方に位置してなる半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１又は第２の半導体チップの前記電極の並ぶ側に配置されたリードを含み、前記電極と前記リードとが電気的に接続されてなる半導体装置。
  3. 請求項２記載の半導体装置において、
    前記電極と前記リードとが直接あるいは導電材によって電気的に接続されてなる半導体装置。
  4. 請求項１から請求項３のいずれかに記載の半導体装置が搭載された回路基板。
  5. 請求項１から請求項３のいずれかに記載の半導体装置を有する電子機器。
JP2000216870A 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器 Expired - Fee Related JP3818359B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000216870A JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000216870A JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Publications (2)

Publication Number Publication Date
JP2002033442A JP2002033442A (ja) 2002-01-31
JP3818359B2 true JP3818359B2 (ja) 2006-09-06

Family

ID=18712061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000216870A Expired - Fee Related JP3818359B2 (ja) 2000-07-18 2000-07-18 半導体装置、回路基板及び電子機器

Country Status (1)

Country Link
JP (1) JP3818359B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
JP4575726B2 (ja) * 2004-08-23 2010-11-04 Ｈｏｙａ株式会社 電子内視鏡の先端部
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
JP4921937B2 (ja) * 2006-11-24 2012-04-25 株式会社東芝 半導体集積回路
JP4843515B2 (ja) * 2007-02-01 2011-12-21 パナソニック株式会社 半導体チップの積層構造
JP5056051B2 (ja) * 2007-02-19 2012-10-24 パナソニック株式会社 カード型情報装置
JP5069744B2 (ja) * 2007-05-14 2012-11-07 株式会社日本マイクロニクス 積層型パッケージ、及び、積層型パッケージの形成方法
JP5207868B2 (ja) 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
KR20110124065A (ko) 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
KR20110124063A (ko) 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
JP5912616B2 (ja) 2012-02-08 2016-04-27 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2018107343A (ja) * 2016-12-27 2018-07-05 キヤノン株式会社 放射線撮像装置、その製造方法および撮像システム
JP6912891B2 (ja) * 2017-01-16 2021-08-04 キヤノン株式会社 放射線撮像装置、その製造方法および撮像システム

Also Published As

Publication number Publication date
JP2002033442A (ja) 2002-01-31

Similar Documents

Publication Publication Date Title
US7184276B2 (en) Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument
JP3874062B2 (ja) 半導体装置
JP2819285B2 (ja) 積層型ボトムリード半導体パッケージ
US6472746B2 (en) Semiconductor device having bonding wires serving as external connection terminals
US8026584B2 (en) Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof
KR101046394B1 (ko) 스택 패키지
KR101623880B1 (ko) 반도체 패키지
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
JP3818359B2 (ja) 半導体装置、回路基板及び電子機器
US11309224B2 (en) Folded substrate for stacked integrated circuit devices
JP2001077294A (ja) 半導体装置
JP2002373968A (ja) 電子回路装置およびその製造方法
KR19990069438A (ko) 칩 스택 패키지
JPH10242380A (ja) 半導体装置およびその製造方法
JP2000228468A (ja) 半導体チップ及び半導体装置
JP2001358285A (ja) 樹脂封止型半導体装置
JP3888438B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3850712B2 (ja) 積層型半導体装置
JP2001118954A (ja) 半導体装置
US20240170456A1 (en) Semiconductor package
US20240186288A1 (en) Semiconductor package and manufacturing method thereof
KR20080029273A (ko) 스택 패키지 및 이를 이용한 고밀도 멀티 패키지
TW557518B (en) Low profile stack semiconductor package
TW200935585A (en) Stackable window BGA semiconductor package and stacked assembly utilized the same
KR102549402B1 (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041228

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060606

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100623

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110623

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120623

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130623

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees