KR20110124063A - 적층형 반도체 패키지 - Google Patents

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KR20110124063A
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chip
stacked
semiconductor
semiconductor chips
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황철규
이현우
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하나 마이크론(주)
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Abstract

적층형 반도체 패키지를 제공한다.
본 발명은 접속패드를 갖는 제1기판과 접속패드를 갖는 제2기판사이를 전기적으로 연결하는 연결기판을 구비하는 기판부 ; 상기 제1기판상에 복수개의 제1반도체칩이 다단으로 적층되는 제1칩적층체 ; 상기 제2기판상에 복수개의 제2반도체칩이 다단으로 적층되는 제2칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 제1기판의 접속패드를 전기적으로 연결하는 제1도전성 와이어; 상기 제2반도체칩의 제2본딩패드와 상기 제2기판의 접속패드를 전기적으로 연결하는 제2도전성 와이어; 및 상기 제1집적층체의 최상층 제1반도체칩과 상기 제2칩적층체의 최상층 제2반도체칩사이에 개재되는 일정두께의 연결접착층을 갖추어 상기 제1칩적층체와 제2칩적층체를 상하 적층하여 접합하는 접합부를 포함한다.

Description

적층형 반도체 패키지{Stack Type Semiconductor Package}
본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세히는 몰딩부의 여유높이를 근본적으로 배제하여 패키지의 경박단소를 가능하게 하고, 와이어 본딩시 외력에 의한 칩 유동을 최소화하고, 크랙을 방지하고, 와이어본딩시 사용되는 와이어 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 한편, 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 더 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이러한 전자기에 채용되는 반도체 칩을 패키징하는 기술은 이러한 요구에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 것이다.
반도체 패키지의 사이즈가 반도체 칩(chip) 또는 다이(die) 사이즈의 약 110% 내지 120%에 불과한 칩 스케일 패키지(chipscale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수 개의 반도체 칩들을 상호적층 시킨 적층형 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층한 적층형 반도체 패키지의 경우, 적층된 반도체 칩들의 본딩패드 및 기판의 접속패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
이에 따라, 보다 많은 반도체 칩들을 제한된 공간에서 적층하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 50 ㎛ 내지 100 ㎛에 불과한 두께를 갖는다.
도 7은 종래기술에 따른 적층형 반도체 패키지를 도시한 구성도로서, 종래의 적층형 반도체 패키지(1)는 기판(10)상에 복수개의 반도체 칩(21)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(22)가 칩상단 일측에 외부노출되는 제1캐스캐이드 칩적층체(20)를 구비하고, 상기 제1캐스케이드 칩적층체(20) 상에 반대방향으로 복수개의 반도체 칩(31)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(32)가 칩상단 타측에 외부노출되는 제2캐스캐이드 칩적층체(30)를 구비한 다음, 상기 제1,2캐스캐이드 칩적층체(20,30)의 각 반도체칩(21,31)에 구비되는 각각의 본딩패드(22,32)는 상기 기판(10)의 상부면에 구비된 접속패드(12,13)와 복수개의 도전성 와이어(23,33)를 매개로 하여 와이어본딩되는 한편, 상기 기판(10)상에 수지재로 성형되는 몰딩부(50)를 구비한다.
도 5에서 미설명 부호 14는 기판 하부면에 구비되는 솔더볼이다.
그러나, 이러한 종래의 적층형 반도체 패키지(1)는 최상층의 반도체칩과 기판사이를 연결하는 도전성 와이어의 루프를 포함하도록 몰딩부(50)를 성형하는 과정에서 상기 최상층의 반도체칩(31)과 상기 몰딩부(50)의 상부면사이에는 2 내지 300㎛의 여유높이(h)를 확보해만 하기 때문에 이러한 여유높이에 의해서 패키지의 크기 및 부피를 줄여 소형화설계하는데 한계가 있었다.
또한, 상기 제1캐스캐이드 칩적층체(20)상에 다단으로 경사진 계단형으로 적층된 반도체칩(31)의 본딩패드(32)를 접속패드(13)에 도전성 와이어(33)를 매개로 본딩하는 과정에서 칩상단 일측에 노출된 본딩패드(32)에 외력이 가해지면 도면상 좌측으로 돌출된 제1캐스캐이드 칩적층체(20)를 하부에서 지지하는 구조물이 없기 때문에 본딩작업시 바운싱(bouncing)을 유발하여 정밀한 와이어본딩 작업을 곤란하게 하고, 본딩불량을 유발하는 한편, 적층된 반도체칩들간의 접착층(25,35)에 크랙을 유발할 수 있다.
그리고, 각각의 본딩패드(22,32)와 접속패드(12,13)사이를 복수개의 도전성 와이어(23,33)를 매개로 와이어본딩해야만 하기 때문에 와이어 사용량 및 본딩작업시간이 과다하게 소요되어 제조원가를 상승시키는 요인으로 작용할 뿐만 아니라 몰딩시 와이어본딩된 도전성 와이어의 휩쓸림(sweeping)에 기인하는 루프(loop)간 쇼트에 의하여 제품불량을 초래하였다.
또한, 상기 제1캐스캐이드 칩적층체(20)에 근접하여 콘트롤러와 같은 전자부품(40)을 탑재하고자 경우, 상기 반도체칩(21)과 접속패드(12)사이를 와이어본딩하는 도전성 와이어의 본딩영역에 의해서 전자부품의 탑재영역이 기판의 외측에 배치되어야만 하기 때문에 패키지의 크기 및 부피를 줄여 소형화 설계하는데 한계가 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 몰딩부의 여유높이를 근본적으로 배제하여 패키지의 경박단소를 가능하게 하고, 와이어 본딩시 외력에 의한 칩 유동을 최소화하고, 크랙을 방지하고, 와이어본딩시 사용되는 와이어 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 한편, 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 적층형 반도체 패키지를 제공하고자 한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 접속패드를 갖는 제1기판과 접속패드를 갖는 제2기판사이를 전기적으로 연결하는 연결기판을 구비하는 기판부 ; 상기 제1기판상에 복수개의 제1반도체칩이 다단으로 적층되는 제1칩적층체 ; 상기 제2기판상에 복수개의 제2반도체칩이 다단으로 적층되는 제2칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 제1기판의 접속패드를 전기적으로 연결하는 제1도전성 와이어; 상기 제2반도체칩의 제2본딩패드와 상기 제2기판의 접속패드를 전기적으로 연결하는 제2도전성 와이어; 및 상기 제1집적층체의 최상층 제1반도체칩과 상기 제2칩적층체의 최상층 제2반도체칩사이에 개재되는 일정두께의 연결접착층을 갖추어 상기 제1칩적층체와 제2칩적층체를 상하 적층하여 접합하는 접합부를 포함하는 적층형 반도체 패키지를 제공한다.
또한, 본 발명은 접속패드를 갖는 제1기판과 접속패드를 갖는 제2기판사이를 전기적으로 연결하는 연결기판을 구비하는 기판부 ; 상기 제1기판상에 복수개의 제1반도체칩이 다단으로 적층되는 제1칩적층체 ; 상기 제2기판상에 복수개의 제2반도체칩이 다단으로 적층되는 제2칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 제1기판의 접속패드를 전기적으로 연결하는 제1도전성 와이어; 상기 제2반도체칩의 제2본딩패드와 상기 제2기판의 접속패드를 전기적으로 연결하는 제2도전성 와이어; 및 상기 제1칩적층체를 내장하도록 수지재로 성형하는 제1몰딩부의 상부면과 상기 제2칩적층체를 내장하도록 수지재로 성형하는 제2몰딩부의 하부면사이에 개재되는 일정두께의 연결접착층을 갖추어 상기 제1몰딩부와 제2몰딩부를 상하 적층하여 접합하는 접합부를 포함하는 적층형 반도체 패키지를 제공한다.
바람직하게, 상기 연결기판은 굴곡변형이 가능한 플렉시블기판으로 구비된다.
바람직하게, 상기 제1칩적층체 또는 제2칩적층체는 복수개의 반도체칩이 계단형태로 일측으로 경사지게 다단적층되는 캐스캐이드형 적층구조로 구비되거나 복수개의 반도체칩이 좌우양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비된다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 제1기판또는 제2기판의 접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어진다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 제1기판 또는 제2기판의 접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어진다.
바람직하게, 상기 제1기판 또는 제2기판은 상기 제1반도체칩 또는 제2반도체칩의 하부로 노출되는 다운페이스면과 대응하는 영역에 적어도 하나의 전자부품을 탑재한다.
더욱 바람직하게 상기 전자부품은 상기 제1기판 또는 제2기판에 와이어본딩되거나 플립본딩된다
바람직하게, 상기 제1기판 또는 제2기판은 적어도 하나의 지지대를 포함하고, 상기 지지대는 상기 제1기판 또는 제2기판상에 탑재되는 최하층의 제1반도체칩 또는 제2반도체칩상에 적층된 다른 제1반도체칩에 상단이 지지된다.
더욱 바람직하게, 상기 지지대는 탄성소재로 이루어지거나 열전도성 소재로 이루어진다.
바람직하게, 상기 제1기판과 제2기판사이에는 상기 제1칩적층체와 제2칩적층체 및 연결기판을 외부환경으로부터 보호하는 몰딩부를 포함한다.
바람직하게, 상기 제1기판과 제2기판사이에는 상기 제1몰딩부와 제2몰딩부와 일체로 연결되어 상기 연결기판을 외부환경으로부터 보호하는 제3몰딩부를 포함하는 몰딩부를 포함한다.
더욱 바람직하게, 상기 연결기판은 적어도 하나의 관통홀을 관통형성한다.
본 발명에 의하면, 연결기판을 매개로 전기적으로 연결되는 제1기판과 제2기판상에 제1칩적층체와 제2칩적층체를 각각 구비하고, 복수개의 제1,2반도체칩을 제1,2도전성 와이어를 매개로 와이어본딩하고, 제1집적층체의 최상층 제1반도체칩과 제2칩적층체의 최상층 제2반도체칩사이에 개재되는 일정두께의 연결접착층을 매개로 제1칩적층체와 제2칩적층체를 상하 적층하여 접합함으로써, 패키지의 상부영역에 몰딩부의 여유높이를 확보할 필요없이 패키지를 제조할 수 있기 때문에 패키지의 부피를 줄여 패키지를 보다 소형화할 수 있다.
또한, 복수개의 반도체칩과 기판간의 와이어본딩을 하나의 단일 와이어부재에 의해서 와이어본딩처리함으로써 와이어본딩시 소요되는 와이어 사용량를 줄이고, 와이본딩 소요되는 작업시간을 줄여 제조원가를 절감하고, 가격경쟁력을 높일 수 있는 한편, 와이어본딩 루프간의 접촉에 의한 쇼트사고를 미연방지할 수 있다.
그리고, 콘트롤러와 같은 전자부품을 와이어본딩되지 않는 일측 또는 지지부재에 의해서 확보된 반도체 칩상의 여유면적에 탑재할 수 있기 때문에 패키지의 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 효과가 얻어진다.
또한, 제1,2칩적층체와 기판사이에 구비되는 지지부재에 의해서 와이어 본딩시 발생하는 외력에 의하여 칩 유동을 최소화할 수 있기 때문에 칩간의 접착부위서의 크랙발생을 방지하여 제품의 신뢰성 및 품질을 높일 수 있다.
도 1은 본 발명의 제1실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제4실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제3실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제4실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 7은 종래기술에 따른 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
본 발명의 제1실시예에 따른 적층형 반도체 패키지(100)는 도 1에 도시한 바와 같이, 기판부(110), 제1칩적층체(120), 제2칩적층체(130), 제1도전성 와이어(140), 제2도전성 와이어(150) 및 접합부(190)를 포함한다.
상기 기판부(110)는 제1기판(111), 제2기판(112) 및 이들을 전기적으로 연결하는 연결기판(113)을 포함한다.
상기 제1기판(111)은 상기 제1도전성 와이어(140)의 단부와 와이어본딩되는 접속패드(111a)를 상부면에 구비하고, 하부면에는 솔더볼(115)이 형성되도록 볼랜드와 같은 외부단자(111b)를 구비한다.
이에 따라, 상기 제1기판(111)은 외부단자(111b)상에 도포되는 솔더볼(115)을 매개로 메인기판상에 탑재할 수 있다.
상기 제2기판(112)은 상기 제1기판과 마찬가지로 제2도전성 와이어(150)의 단부와 와이어본딩되는 접속패드(112a)를 구비한다.
여기서, 상기 외부단자(111b)는 상기 제1기판의 하부면에 형성되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 제2기판의 하부면에 형성될수 도 있다.
상기 연결기판(113)은 상기 제1기판(111)과 제2기판(112)사이를 전기적으로 연결하는 일정길이의 기판부재로 이루어지며, 이러한 연결기판(113)은 상기 제1칩적층체(120)와 제2칩적층체(130)간의 상하적층시 자유로운 굴곡변형이 가능하도록 플렉시블 기판으로 구비되는 것이 바람직하다.
또한, 상기 연결기판(113)에는 몰딩부의 성형시 수지재의 유출입이 원활하도록 적어도 하나 이상의 관통공(113a)을 관통형성하는 것이 바람직하다.
여기서, 상기 제1기판(111)과 제2기판(112)은 상부면에 패턴회로가 인쇄되고, 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 솔더볼(115)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있는 인쇄회로기판으로 구비될 수 있다.
상기 제1칩적층체(120)는 상기 제1기판(111)상에 적어도 2개 이상 다단으로 적층되어 탑재되는 복수개의 제1반도체칩(121)을 포함하고, 이러한 복수개의 제1반도체칩(121)은 계단형태로 도면상 우측인 일측으로 경사지게 다단 적층되는 캐스캐이드형 적층구조로 구비될 수 있다.
이에 따라, 상기 복수개의 제1반도체칩(121)은 일정두께의 접착층(125)을 매개로 하여 상단 일측으로 노출된 업페이스면을 통하여 제1본딩패드(122)를 외부노출시키도록 계단형으로 다단 적층된다.
상기 제2칩적층체(130)는 상기 제1칩적층체(120)와 마찬가지로 상기 제2기판(112)상에 적어도 2개 이상 다단으로 적층되어 탑재되는 복수개의 제2반도체칩(131)을 포함하고, 이러한 복수개의 제2반도체칩(131)은 계단형태로 도면상 우측인 일측으로 경사지게 다단 적층되는 캐스캐이드형 적층구조로 구비될 수 있다.
이에 따라, 상기 복수개의 제2반도체칩(131)은 일정두께의 접착층(135)을 매개로 하여 상단 일측으로 노출된 업페이스면을 통하여 제2본딩패드(132)를 외부노출시키도록 계단형으로 다단 적층된다.
여기서, 상기 제1칩적층체(120) 및 제2칩적층체(130)는 복수개의 제1반도체칩(121)과 제2반도체칩(131)이 동일한 방향으로 경사진 계단형태의 캐스캐이드 적층구조로 구비되는 것으로 도시하였지만 이에 한정되는 것은 아니며 서로 다른 방향의 적층구조로 구비될 수 있다.
상기 제1,2 반도체칩(121)(131)은 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
상기 제1도전성 와이어(140)는 상기 제1 칩적층체(120)를 구성하는 제1반도체칩(121)을 제1기판(110)과 전기적으로 연결하도록 상기 제1반도체칩(121)의 상단 일측의 업페이스면에 외부노출되는 제1본딩패드(122)와 상기 제1기판(111)의 상부면에 형성된 접속패드(111a)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
상기 제2도전성 와이어(150)는 상기 제2칩적층체(130)를 구성하는 제2반도체칩(131)을 제2기판(112)과 전기적으로 연결하도록 상기 제2반도체칩(121)의 상단 일측의 업페이스면에 외부노출되는 제2본딩패드(132)와 상기 제2기판(112)의 상부면에 형성된 제2접속패드(112a)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
상기 접합부(190)는 상기 제1칩적층체(120)에 다단으로 적층되는 복수개의 제1반도체칩(121)중 최상층의 제1반도체칩과 상기 제2칩적층체(130)에 다단으로 적층되는 복수개의 제2반도체칩(131) 중 최상층의 제2반도체칩사이에 개재되는 일정두께의 연결접착층(191)을 갖추어 상기 제1칩적층체(120)와 제2칩적층체(130)를 상하 접합함으로써 상기 제1기판(111)에 탑재된 제1칩적층체(120)를 하부구조물로 하고 제2기판(112)에 탑재된 제2칩적층체(130)를 상부구조물로 하여 이들을 일체로 접합하는 것이다.
여기서, 상기 연결접착층(191)은 제1칩적층체(120)의 최상층 제1반도체칩(121)의 상부면에 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 제2칩적층체(130)의 최상층 제2반도체칩(131)상에 구비될 수도 있다.
상기 연결접착층(191)은 반도체칩의 외부면에 부착되는 일정두께의 양면테이프 또는 반도체칩의 외부면에 일정두께로 도포되는 접착제로 구비될 수 있다.
또한, 상기 제1기판(111)과 제2기판(112)사이에는 상기 제1칩적층체(120),제2칩적층체(130) 및 연결기판(113)과 더불어 제1,2도전성 와이어(140,150)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(160)를 구비함으로써 하나의 패키지형태를 구성한다.
이때, 상기 연결기판(160)은 상기 몰드부(160)내에 외부노출되지 않도록 매입되는 것이 바람직하며, 상기 제1기판(111)과 제2기판(112)의 각 하부면은 상기 몰드부(160)를 통하여 외부단자를 외부노출시킬 수 있도록 구비되는 것이 바람직하다.
한편, 상기 제1기판(111)상에 구비되는 제1칩적층체(120a)와 상기 제2기판(112)상에 구비되는 제2칩적층체(130b)는 도 2에 도시한 바와 같이, 복수개의 제1반도체칩(121)과 제2반도체칩(131)이 한층씩 적층되면서 일측단과 타측단이 좌우 양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비될 수도 있다.
이에 따라, 상기 복수개의 제1반도체칩(121)과 제2반도체칩(131)은 일정두께의 접착층(125)(135)을 매개로 하여 돌출형 적층구조로 적층되면서 좌우양측으로 번갈아 노출된 업페이스면을 통하여 제1,2본딩패드(122)(132)를 외부노출시키도록 계단형으로 다단 적층된다.
상기 제1,2본딩패드(122)(132)는 제1,2도전성 와이어(140,150)를 매개로 상기 제1,2기판(111,112)의 제1,2칩적층체(120a,130a) 좌우양측에 형성된 접속패드(111a,112a)와 각각 와이어본딩된다.
여기서, 상기 제1,2칩적층체(120,120a,130,130a)에 각각 적층되는 제1,2반도체칩의 적층수는 동일한 반도체칩으로 적층되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 서로 다른 적층수로 다단 적층될 수 있다.
한편, 상기 제1기판(111)의 접속패드(111a)와 와이어본딩되는 제1도전성 와이어(140) 또는 상기 제2기란(112)의 접속패드(112a)와 와이어본딩되는 제2도전성 와이어(150)는 도 1에 도시한 바와 같이, 상기 각 접속패드(111a 112a)와 복수개의 제1반도체칩(121) 또는 복수개의 제2반도체칩(131)사이를 동시에 와이어본딩하는 단일 와이어부재(141,151)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(140,150)는 상기 제1,2칩적층체를 구성하는 복수개의 제1,2반도체칩(121,131) 중 최상층의 반도체칩의 본딩패드에 일단이 와이어본딩되고, 상기 제1,2기판(111,112)의 각 접속패드(111a,112a)에 타단이 와이어본딩된 다음, 전원인가시 열을 발생시키는 와이어본딩지그에 의해서 길이중간이 아래층의 반도체칩의 본딩패드에 연속하여 와이어본딩되는 단일 와이어부재(141,151)로 이루어지는 것이다.
이러한 경우, 상기 제1,2기판(111,112)과 제1,2반도체칩(121,131)사이를 와이어본딩하는 제1,2도전성 와이어의 루프높이를 낮추어 패키지의 전체높이를 줄여 소형화 설계를 가능하게 함은 물른 와이어사용량 및 와이어본딩 공정을 줄일 수 있는 것이다.
또한, 상기 제1접속패드(111)와 와이어본딩되는 제1도전성 와이어(140) 또는 상기 접속패드(112)와 와이어본딩되는 제2도전성 와이어(150)는 도 3에 도시한 바와 같이, 제1,2기판(111,112)에 형성된 접속패드(111a,112a)와 복수개의 제1반도체칩 (121)또는 복수개의 제2반도체칩(131)사이를 개별적으로 와이어본딩하는 복수개의 와이어부재(142,152)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(140,150)는 상기 제1,2칩적층체(120,130)를 구성하는 복수개의 제1,2반도체칩(121,131)의 각 제1,2본딩패드(122,132)에 일단이 와이어본딩된 다음 상기 제1기판(111)의 접속패드(111a)와 제2기판의 접속패드(112a)에 타단이 와이어본딩되는 복수개의 와이어부재(142,152)로 이루어지는 것이다.
여기서, 상기 제1도전성 와이어(140)와 제2도전성 와이어(150)는 단일 와이어부재(141,151) 또는 복수개의 와이어부재(142,152)로 동일한 형태의 와이어본딩방식으로 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 제1,2도전성 와이어 중 어느 하나는 단일 와이어부재(141,151)로 와이어본딩되고, 나머지는 복수개의 와이어부재(142,152)로 와이어본딩되어 서로 다른 형태의 와이어본딩방식으로 구비될 수 있다.
그리고, 상기 제1칩적층체(120)와 제2칩적층체(130)가 복수개의 반도체칩(121,131)을 일측으로 경사진 계단형으로 적층되는 캐스캐이드 적층구조로 이루어지는 경우, 도 1 과 도 3에 도시한 바와 같이, 상기 제1반도체칩(121) 또는 제2반도체칩(131)의 하부로 노출디는 다운페이스면과 대응하는 제1기판(111) 또는 제2기판(112)에는 제3도전성 와이어(172)를 매개로 콘트롤러와 같은 전자부품(170)을 탑재할 수 있다.
이러한 전자부품(170)은 캐스캐이드 적층구조로 적층되는 제1칩적층체(120) 와 제1기판(111)사이에 형성되는 공간 또는 캐스캐이드 적층구조로 적층되는 제2적층체(130)와 제2기판(112)사이에 형성되는 공간에 제3도전성와이어(172)를 매개로 와이어본딩됨으로써 제한된 부피를 갖는 패키지의 공간활용도를 높여 패키지의 소형화를 도모할 수 있다.
여기서, 상기 전자부품(170)은 제1기판(111) 또는 제2기판(112)에 제3도전성 와이어(172)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 플립본딩될 수도 있다.
또한, 상기 제1칩적층체(120)와 제2칩적층체(130)가 복수개의 반도체칩(121,131)을 일측으로 경사진 계단형으로 적층되는 캐스캐이드 적층구조로 이루어지는 경우, 도 4에 도시한 바와 같이, 상기 제1기판(111) 또는 제2기판(112)은 적어도 하나의 지지대(116)를 포함한다.
이러한 지지대(116)는 상기 제1,2기판(111,112)에 탑재되는 최하층의 제1,2반도체칩(121,131))상에 적층되는 복수개의 제1,2반도체칩중 어느 하나의 다른 반도체칩 하부면에 상단이 접하도록 상기 제1,2기판(111,112)의 외측에 배치되는 기둥부재로 이루어진다.
상기 지지대(116)는 일측으로 경사지게 계단형으로 적층된 제1,2칩적층체(120)의 편심하중을 탄력적으로 지지하도록 수지물과 같은 탄성소재로 이루어지거나 반도체칩의 구동시 칩에서 발생하는 열을 제1,2기판(111,112)으로 방출안내하도록 열전도성이 우수한 알루미늄, 구리와 같은 열전도성 소재로 이루어질 수 있다.
또한, 상기 지지대(116)는 상기 제1기판(111)과 제2칩적층체(120)사이 그리고 상기 제2기판(112)과 제2칩적층체(130)사이에 일정크기의 공간을 형성하도록 상기 제1,2기판(111,112))과 대응하여 외부노출되는 제1,2반도체칩(121,131)의 다운페이스면과 대응하는 길이보다 상대적으로 짧은 길이로 구비되거나 상기 공간을 지지대에 의해서 채워지도록 상기 제1,2기판(111,112))과 대응하여 외부노출되는 제1,2반도체칩(121,131))의 다운페이스면과 대응하는 길이와 동일한 길이로 구비될 수도 있다.
한편, 상기 제1칩적층체(120)와 제2칩적층체(130)에는 상기 지지대(116)에 의해서 외측으로 돌출되는 복수개의 제1,2반도체칩(121,131) 중 어느 하나의 칩상부로 노출되는 업페이스면에 제3도전성 와이어(172)를 매개로 콘트롤러와 같은 전자부품(170)을 탑재할 수 있다.
이는 상기 지지대(116)에 일단부가 지지되는 제1,2반도체칩(121,131)의 하부에 적층되는 최하층을 포함하는 제1,2반도체칩(121,131)을 상기 지지대(116)의 지지력에 의해서 상기 지지대로부터 멀어지는 방향으로 상기 제1,2칩적층체(120,130)로부터 외측으로 일정길이 돌출시킴으로써, 상기 제1,2본딩패드(122,132)가 구비되는 업페이스면의 노출면적을 상기 전자부품(170)을 탑재할 수 있도록 증대시킬 수 있기 때문이다.
여기서, 상기 전자부품(170)은 상기 제1,2반도체칩(121)의 업페이스면에 제3도전성 와이어(172)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 플립본딩될 수도 있다.
한편, 상기 접합부(190)는 도 5와 도 6에 도시한 바와 같이, 상기 제1칩적층체(120,120a)를 외부환경으로부터 보호하도록 제1기판(111)상에 수지재로 성형되는 제1몰딩부(161)와, 상기 제2칩적층체(130,130a)를 외부환경으로부터 보호하도록 제2기판(112)상에 수지재로 성형되는 제2몰딩부(161)사이에 개재되는 일정두께의 연결접착층(191)을 갖추어 상기 제1몰딩부(161)와 제2몰딩부(162)를 상하 접합함으로써 상기 제1기판(111)에 탑재된 제1칩적층체(120,120a))를 포함하는 제1몰딩부(161)를 하부구조물로 하고 제2기판(112)에 탑재된 제2칩적층체(130,130a)를 포함하는 제2몰딩부(162)를 상부구조물로 하여 이들을 일체로 접합하는 것이다.
여기서, 상기 연결접착층(191)은 제1몰딩부(161)의 상부면에 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 상기 제2몰딩부(130)의 상부면에 구비될 수도 있다.
상기 제1,2몰딩부(161,162)간의 상하접합후 제1기판(111)과 제2기판(112)을 연결하는 연결기판(113)은 제1,2몰딩부(161,162)의 일측에 외부로 노출되고, 외부노출되는 연결기판(113)은 상기 제1몰딩부(161)와 제2몰딩부(162)가 상하접합한 상태에서 상기 연결기판(113)을 외부환경으로부터 보호하도록 수지재로 성형하는 성형공정에 의해서 상기 제1,2몰딩부(161,162)와 일체로 연결되는 제3몰딩부(163)를 성형한다.
이에 따라, 상기 제1기판(111)과 제2기판(112)사이에는 상기 제1칩적층체(120,120a) 및 제1도전성와이어(140)를 감싸 보호하도록 성형되는 제1몰딩부(161)와, 상기 제2칩적층체(130,130a) 및 제2도전성와이어(150)를 감싸 보호하도록 성형되는 제2몰딩부(162)와, 상기 연결기판(113)을 감싸 보호하도록 성형되는 제2몰딩부(163)로 이루어진 몰딩부(160)를 구비하여 하나의 패키지형태를 구성한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
110 : 기판부 111 : 제1기판
112 : 제2기판 113 : 연결기판
111a,112b : 접속패드 116 : 지지대
120 : 제1칩적층체 121 : 제1반도체칩
122 : 제1본딩패드 125,135 : 접착층
130 : 제2칩적층체 131 : 제2반도체칩
132 : 제2본딩패드 140 : 제1도전성 와이어
150 : 제2도전성 와이어 160 : 몰딩부
170 : 전자부품 190 : 접합부

Claims (13)

  1. 접속패드를 갖는 제1기판과 접속패드를 갖는 제2기판사이를 전기적으로 연결하는 연결기판을 구비하는 기판부 ;
    상기 제1기판상에 복수개의 제1반도체칩이 다단으로 적층되는 제1칩적층체 ;
    상기 제2기판상에 복수개의 제2반도체칩이 다단으로 적층되는 제2칩적층체 ;
    상기 제1반도체칩의 제1본딩패드와 상기 제1기판의 접속패드를 전기적으로 연결하는 제1도전성 와이어;
    상기 제2반도체칩의 제2본딩패드와 상기 제2기판의 접속패드를 전기적으로 연결하는 제2도전성 와이어; 및
    상기 제1칩적층체의 최상층 제1반도체칩과 상기 제2칩적층체의 최상층 제2반도체칩사이에 개재되는 일정두께의 연결접착층을 갖추어 상기 제1칩적층체와 제2칩적층체를 상하 적층하여 접합하는 접합부를 포함하는 적층형 반도체 패키지.
  2. 접속패드를 갖는 제1기판과 접속패드를 갖는 제2기판사이를 전기적으로 연결하는 연결기판을 구비하는 기판부 ;
    상기 제1기판상에 복수개의 제1반도체칩이 다단으로 적층되는 제1칩적층체 ; 상기 제2기판상에 복수개의 제2반도체칩이 다단으로 적층되는 제2칩적층체 ;
    상기 제1반도체칩의 제1본딩패드와 상기 제1기판의 접속패드를 전기적으로 연결하는 제1도전성 와이어;
    상기 제2반도체칩의 제2본딩패드와 상기 제2기판의 접속패드를 전기적으로 연결하는 제2도전성 와이어; 및
    상기 제1칩적층체를 내장하도록 수지재로 성형하는 제1몰딩부의 상부면과 상기 제2칩적층체를 내장하도록 수지재로 성형하는 제2몰딩부의 하부면사이에 개재되는 일정두께의 연결접착층을 갖추어 상기 제1몰딩부와 제2몰딩부를 상하 적층하여 접합하는 접합부를 포함하는 적층형 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 연결기판은 굴곡변형이 가능한 플렉시블기판으로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 제1칩적층체 또는 제2칩적층체는 복수개의 반도체칩이 계단형태로 일측으로 경사지게 다단적층되는 캐스캐이드형 적층구조로 구비되거나 복수개의 반도체칩이 좌우양측으로 교대로 돌출되도록 다단 적층되는 돌출형 적층구조로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항 또는 제2항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 제1기판또는 제2기판의 접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항 또는 제2항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 제1기판 또는 제2기판의 접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  7. 제1항 또는 제2항에 있어서,
    상기 제1기판 또는 제2기판은 상기 제1반도체칩 또는 제2반도체칩의 하부로 노출되는 다운페이스면과 대응하는 영역에 적어도 하나의 전자부품을 탑재함을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항 또는 제2항에 있어서,
    상기 전자부품은 상기 제1기판 또는 제2기판에 와이어본딩되거나 플립본딩됨을 특징으로 하는 적층형 반도체 패키지.
  9. 제1항 또는 제2항에 있어서,
    상기 제1기판 또는 제2기판은 적어도 하나의 지지대를 포함하고,
    상기 지지대는 상기 제1기판 또는 제2기판상에 탑재되는 최하층의 제1반도체칩 또는 제2반도체칩상에 적층된 다른 제1반도체칩에 상단이 지지됨을 특징으로 하는 적층형 반도체 패키지.
  10. 제9항에 있어서,
    상기 지지대는 탄성소재로 이루어지거나 열전도성 소재로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1기판과 제2기판사이에는 상기 제1칩적층체와 제2칩적층체 및 연결기판을 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
  12. 제2항에 있어서,
    상기 제1기판과 제2기판사이에는 상기 제1몰딩부와 제2몰딩부와 일체로 연결되어 상기 연결기판을 외부환경으로부터 보호하는 제3몰딩부를 포함하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
  13. 제11항 또는 제12항에 있어서,
    상기 연결기판은 적어도 하나의 관통홀을 관통형성함을 특징으로 하는 적층형 반도체 패키지.
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