KR20200095841A - 적층 칩 구조를 가지는 반도체 패키지 - Google Patents

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Abstract

일 실시 예에 따르는 반도체 패키지는 패키지 기판, 제1 칩 스택, 제1 몰드층, 제2 칩 스택, 제3 반도체 칩 및 제2 몰드층을 포함한다. 상기 제1 칩 스택은 상기 패키지 기판 상에서 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함한다. 상기 제1 몰드층은 상기 패키지 기판 상에서 상기 제1 칩 스택을 덮도록 배치된다. 상기 제2 칩 스택은 상기 제1 몰드층 상에서 상기 제1 방향과 반대 방향인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함한다. 상기 제3 반도체 칩은 상기 제1 몰드층 상에서 상기 제2 칩 스택과 측면 방향으로 인접하여 배치되며, 상기 제2 칩 스택의 상기 제2 방향으로 돌출된 모서리부와 상하 방향으로 적어도 일부분이 중첩된다. 상기 제2 몰드층은 상기 제1 몰드층 상에서 상기 제2 칩 스택 및 상기 제3 반도체 칩을 덮도록 배치된다.

Description

적층 칩 구조를 가지는 반도체 패키지{semiconductor package having stacked chip structure}
본 출원은 반도체 패키지에 관한 것으로서, 보다 상세하게는 적층 칩 구조를 가지는 반도체 패키지에 관한 것이다.
최근의 반도체 제품은 보다 감소된 부피를 가지면서도, 고용량의 데이터 처리 능력을 갖출 것을 요구하고 있다. 한편, 반도체 칩의 고성능화를 통해 데이터 처리 능력을 향상시키는 방법은 반도체 제조 공정 상의 한계에 도달하고 있다. 이에 따라, 하나의 반도체 패키지 내에 보다 많은 수의 반도체 칩(chip)들을 집적하여, 이들을 통해 전체적인 데이터 처리 능력을 향상시키는 방법이 제안되고 있다.
상기 반도체 패키지 내에 상기 반도체 칩의 집적율을 높이기 위한 방법으로서, 상기 반도체 칩을 패키지 기판 상에 적층(stack)시키는 기술이 개발되고 있다. 일 예로서, 복수의 메모리(memory) 반도체 칩을 계단 형상을 이루도록 오프셋(offset) 적층시킴으로써, 메모리 반도체 패키지의 메모리 용량을 증가시키는 기술이 제시되고 있다.
본 출원의 일 실시 예는, 복수의 반도체 칩이 패키지 공간에 효율적으로 배치되는 반도체 패키지의 구조를 제시한다.
본 출원의 일 측면에 따르는 반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판, 제1 칩 스택, 제1 몰드층, 제2 칩 스택, 제3 반도체 칩 및 제2 몰드층을 포함한다. 상기 제1 칩 스택은 상기 패키지 기판 상에서 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함한다. 상기 제1 몰드층은 상기 패키지 기판 상에서 상기 제1 칩 스택을 덮도록 배치된다. 상기 제2 칩 스택은 상기 제1 몰드층 상에서 상기 제1 방향과 반대 방향인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함한다. 상기 제3 반도체 칩은 상기 제1 몰드층 상에서 상기 제2 칩 스택과 측면 방향으로 인접하여 배치되며, 상기 제2 칩 스택의 상기 제2 방향으로 돌출된 모서리부와 상하 방향으로 적어도 일부분이 중첩된다. 상기 제2 몰드층은 상기 제1 몰드층 상에서 상기 제2 칩 스택 및 상기 제3 반도체 칩을 덮도록 배치된다.
본 출원의 다른 측면에 따르는 반도체 패키지가 제공된다. 상기 반도체 패키지는 패키지 기판, 제1 칩 스택, 제1 몰드층, 제2 칩 스택, 제3 반도체 칩, 제2 몰드층, 제1 스루-몰드 비아 및 제2 스루-몰드 비아를 포함한다. 상기 제1 칩 스택은 상기 패키지 기판 상에 적층되는 복수의 제1 반도체 칩을 포함한다. 상기 제1 몰드층은 상기 패키지 기판 상에서 상기 제1 칩 스택을 덮도록 배치된다. 상기 제2 칩 스택은 상기 제1 몰드층 상에서 일 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함한다. 상기 제3 반도체 칩은 상기 제1 몰드층 상에서 상기 제2 칩 스택과 측면 방향으로 인접하여 배치되며, 상기 제2 칩 스택의 상기 일 방향으로 돌출된 모서리부와 상하 방향으로 적어도 일부분이 중첩된다. 상기 제2 몰드층은 상기 제1 몰드층 상에서 상기 제2 칩 스택 및 상기 제3 반도체 칩을 덮도록 배치된다. 상기 제1 스루-몰드 비아는 상기 제1 몰드층 내에서 상기 제1 칩 스택의 정방향 계단면과 인접하여 배치된다. 상기 제2 스루-몰드 비아는 상기 제1 몰드층 내에서 상기 제1 칩 스택의 역방향 계단면과 인접하여 배치된다.
상술한 본 출원의 실시 예에 따르면, 새로운 구조의 반도체 패키지를 제공할 수 있다. 복수의 반도체 칩을 오프셋 적층하는 방식 및 몰드층을 이용하여 칩 스택을 형성하는 방식을 적용함으로써, 복수의 칩 스택과 상기 칩 스택과 전기적으로 연결되는 반도체 칩을 상기 반도체 패키지 내에 효율적으로 배치할 수 있다. 이에 따라, 반도체 패키지의 크기를 감소시키고, 반도체 패키지 내 반도체 칩의 집적도를 증가시킬 수 있다.
도 1a는 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 1b는 도 1a의 반도체 패키지의 10A 영역에 대한 확대도이다.
도 2는 본 출원의 일 실시 예에 따르는 반도체 패키지의 일 부분을 나타내는 평면도이다.
도 3a는 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 3b는 도 3a의 반도체 패키지의 20A 영역에 대한 확대도이다.
도 4는 본 출원의 다른 실시 예에 따르는 반도체 패키지의 일 부분을 나타내는 평면도이다.
도 5는 본 발명의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시 예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩을 의미할 수 있다. 상기 반도체 칩은 상기 절단 가공된 형태에 따라 반도체 다이로 명명될 수 있다.
반도체 패키지는 상기 반도체 칩이 실장되는 인쇄회로기판을 포함할 수 있다. 상기 인쇄회로기판은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있으며, 본 명세서에서 패키지 기판으로 명명될 수 있다. 상기 패키지 기판과 상기 반도체 칩 시이의 통신을 위해, 와이어 본딩과 같은 접속 방법이 적용될 수 있다.
반도체 패키지는 각종 전자 정보 처리 장치, 일 예로서, 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들 등에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 1b는 도 1a의 반도체 패키지의 10A 영역에 대한 확대도이다. 도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 배치되는 제1 칩 스택(200), 패키지 기판(100) 상에서 제1 칩 스택(200)을 덮는 제1 몰드층(120), 제1 몰드층(120) 상에 배치되는 제2 칩 스택(300) 및 제3 반도체 칩(400), 및 제1 몰드층(120) 상에서 제2 칩 스택(300) 및 제3 반도체 칩(400)을 덮는 제2 몰드층(140)을 포함한다. 제3 반도체 칩(400)은 제1 몰드층(120) 상에서, 제2 칩 스택(300)의 제2 방향(D2)으로 돌출된 모서리부(390)와 적어도 일부분이 중첩되도록 배치될 수 있다.
또한, 반도체 패키지(10)는 제1 몰드층(120) 내에 배치되는 제1 및 제2 스루-몰드 비아(122, 124)를 포함한다. 제1 스루-몰드 비아(122)는 제3 반도체 칩(400)을 패키지 기판(100)과 전기적으로 연결시키며, 제2 스루-몰드 비아(124)는 제2 칩 스택(300)을 패키지 기판(100)과 전기적으로 연결시킬 수 있다.
패키지 기판(100)은 제1 및 제2 칩 스택(200, 300)의 제1 및 제2 반도체 칩들(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)을 외부 기기와 전기적 및 신호적으로 연결하기 위한 연결 배선 구조체(interconnect structure)일 수 있다. 패키지 기판(100)은 복층의 회로 패턴층 및 상기 회로 패턴층 사이를 절연하는 절연층을 포함할 수 있다. 일 예로서, 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board), 인터포저(interposer) 또는 플렉서블 인쇄회로기판(FPCB: Flexible Printed Circuit Board)의 형태일 수 있다.
패키지 기판(100)은 제1 칩 스택(200)이 배치되는 제1 표면(100S1)과 제1 표면(100S1)의 반대쪽에 위치하는 제2 표면(100S2)을 가질 수 있다. 패키지 기판(100)은 절연 물질 또는 유전 물질을 포함하는 기판 바디를 구비하고, 제1 표면(100S1) 및 제2 표면(100S2)에 배치되는 도전성 트레이스 패턴들을 구비할 수 있다.
일 실시 예에서, 상기 도전성 트레이스 패턴들은 제1 표면(100S1)에 배치된 제1 내지 제3 칩 접속 패턴(111, 112, 113)을 포함할 수 있다. 도시된 것과 같이, 제1 내지 제3 칩 접속 패턴(111, 112. 113)은 패키지 기판(100)의 내부에 매립되고 상면이 노출된 형태를 가질 수 있다. 제1 칩 접속 패턴(111)은 제1 칩 스택(200)의 제1 반도체 칩들(210, 220, 230, 240, 250)을 서로 연결하는 제1 본딩 와이어(501)와 접속할 수 있다. 제2 칩 접속 패턴(112)는 제2 스루-몰드 비아(124)와 접속할 수 있다. 제2 스루-몰드 비아(124)는 제1 칩 스택(200)의 제1 반도체 칩(260) 및 제2 칩 스택(300)의 제2 반도체 칩들(310, 320, 330, 340, 350)을 서로 연결하는 제2 본딩 와이어(502)와 접속할 수 있다. 제3 칩 접속 패턴(113)은 제1 스루-몰드 비아(112)와 접속할 수 있다. 제1 스루-몰드 비아(112)는 제3 반도체 칩(400)과 연결되는 제3 본딩 와이어(503)와 접속할 수 있다. 또한, 제1 및 제2 칩 접속 패턴(111, 112)은 내부 도전 트레이스 패턴(117a, 117b)에 의해 제3 칩 접속 패턴(113)에 각각 전기적으로 연결될 수 있다. 제2 내부 도전 트레이스(117b)는, 도시된 바와 같이 제1 내부 도전 트레이스(117a)를 경유하여 제3 칩 접속 패턴(113)에 전기적으로 연결될 수 있다. 한편, 다른 실시예에서 제2 내부 도전 트레이스(117b)는 제3 칩 접속 패턴(113)에 직접 연결될 수 있다.
일 실시 예에서, 상기 도전성 트레이스 패턴들은 제2 표면(100S2) 상에 배치된 볼 접속 패턴(114)을 포함할 수 있다. 볼 접속 패턴(114) 상에는 외부 기기와의 접속을 위한 외측 접속 수단(115)이 배치될 수 있다. 외측 접속 수단(115)은 일 예로서, 솔더 볼(solder ball), 범프(bump), 또는 솔더 페이스트를 포함할 수 있다.
일 실시 예에 있어서, 상기 도전성 트레이스 패턴들은 패키지 기판(100)의 제1 내지 제3 칩 접속 패턴(111, 112, 113)과 볼 접속 패턴(114)을 전기적으로 연결시키는 내부 도전 트레이스 패턴들(미도시)을 더 포함할 수 있다.
도 1a를 참조하면, 제1 칩 스택(200)은 제1 방향(D1)으로 오프셋 적층되는 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)을 포함할 수 있다. 구체적인 예로서, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)의 최하층 제1 반도체 칩(210)을 기준으로서, 나머지 제1 반도체 칩들(220, 230, 240, 250, 260)은 제1 방향(D1)으로 순차적으로 오프셋 적층될 수 있다. 상기 오프셋 적층의 결과, 제1 칩 스택(200)은 정방향 계단면(F1) 및 역방향 계단면(F2)을 가질 수 있다. 또한, 제1 칩 스택(200)은 상기 제1 방향(D1)으로 돌출되는 모서리부(290)를 가질 수 있다.
일 실시 예에 있어서, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)은 서로 동일한 종류의 칩일 수 있다. 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)은 서로 동일한 두께, 길이, 폭 또는 형상을 가질 수 있다. 일 예로서, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)은 메모리 칩일 수 있다. 하지만, 반드시 이에 한정되는 것은 아니고, 몇몇 다른 실시 예에 있어서, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260) 중 적어도 하나는 다른 종류의 칩일 수 있다.
복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)은 제1 칩 패드(202)를 구비할 수 있다. 제1 칩 패드(202)는 제1 방향(D1)으로 오프셋 적층되는 복수의 제1 반도체 칩(210, 220, 230, 240, 250, 260)의 에지 영역의 제1 표면(200S1)상에 배치될 수 있다. 도시되는 바와 같이, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)은 제1 칩 패드(202)가 배치되는 제1 표면(200S1) 및 제1 표면(200S1)의 반대쪽에 위치하는 제2 표면(200S2)을 구비할 수 있다. 한편, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260) 중 최상층의 제1 반도체 칩(260)의 제1 칩 패드(204)는 나머지 제1 반도체 칩들(210, 220, 230, 240, 250)의 제1 칩 패드(202)와는 반대쪽에 위치할 수 있다. 이는, 제1 칩 스택(200) 상에서, 상기 제1 방향(D1)과 반대 방향인 제2 방향(D2)으로 제2 칩 스택(300)이 오프셋 적층되기 때문일 수 있다. 제1 반도체 칩(210, 220, 230, 240, 250)의 제1 칩 패드(202)는 제1 본딩 와이어(501)에 의해 서로 연결될 수 있으며, 또한, 제1 본딩 와이어(501)에 의해 제1 칩 접속 패턴(111)과 연결될 수 있다. 이에 따라, 제1 칩 접속 패턴(111)은 제1 칩 스택(200)의 정방향 계단면(F1)과 인접하여 배치될 수 있다.
한편, 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260) 중 최하층의 제1 반도체 칩(210)은 접착층(201)에 의해 패키지 기판(100)과 접합할 수 있다. 또한, 나머지 복수의 제1 반도체 칩들(220, 230, 240, 250, 260)은 각각의 제2 표면(200S2) 상에 배치되는 접착층(201)에 의해 서로 접합될 수 있다.
도 1a를 다시 참조하면, 제1 몰드층(120)이 패키지 기판(100)의 제1 표면(100S1) 상에서 제1 칩 스택(200)을 덮도록 배치될 수 있다. 제1 몰드층(120)은 제1 칩 스택(200)을 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 제1 몰드층(120)은 일 예로서, 에폭시 몰딩재(EMC: Epoxy Molding Compound)와 같은 절연 물질을 구비할 수 있다.
제1 몰드층(120) 내에는 제1 및 제2 스루-몰드 비아(122, 124)가 배치될 수 있다. 제1 및 제2 스루-몰드 비아(122, 124)는 전도성 물질을 포함할 수 있다. 일 예로서, 제1 및 제2 스루-몰드 비아(122, 124)는 금속 도금층일 수 있다. 일 실시 예에 있어서, 제1 및 제2 스루-몰드 비아(122, 124)는, 제1 몰드층(120) 내부에 제2 및 제3 칩 접속 패턴(112, 113)을 각각 노출시키는 스루-홀(through hole)을 형성하고, 상기 스루-홀을 채우는 도금 공정을 진행함으로써, 형성될 수 있다. 제1 스루-몰드 비아(122)는 제1 칩 스택(200)의 정방향 계단면(F1)과 인접하여 배치되며, 제2 스루-몰드 비아(124)는 제1 칩 스택(200)의 역방향 계단면(F2)과 인접하여 배치될 수 있다.
제2 칩 스택(300)은 제1 몰드층(120)의 일 표면(120S) 상에 배치될 수 있다. 제2 칩 스택(300)은 제1 칩 스택(200)의 상부에서 제1 방향(D1)과 반대 방향인 제2 방향(D2)으로 오프셋 적층되는 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)을 포함할 수 있다. 일 예로서, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은, 제1 칩 스택(200)의 최상층 제1 반도체 칩(260)을 기준으로서, 제2 방향(D2)으로 순차적으로 오프셋 적층될 수 있다. 상기 오프셋 적층 결과, 제2 칩 스택(300)은 정방향 계단면(F3) 및 역방향 계단면(F4)을 가질 수 있다. 또한, 제2 칩 스택(300)은 제2 방향(D2)으로 돌출되는 모서리부(390)를 가질 수 있다.
일 실시 예에 있어서, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 서로 동일한 종류의 칩일 수 있다. 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 서로 동일한 두께, 길이, 폭 또는 형상을 가질 수 있다. 일 예로서, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 메모리 칩일 수 있다. 하지만, 반드시 이에 한정되는 것은 아니고, 몇몇 다른 실시 예에 있어서, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350) 중 적어도 하나는 서로 다른 종류의 칩일 수 있다. 몇몇 실시 예들에 있어서, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)과 동일한 종류의 칩일 수 있다. 즉, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 복수의 제1 반도체 칩들(210, 220, 230, 240, 250, 260)과 서로 동일한 두께, 길이, 폭 또는 형상을 가질 수 있다.
복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 제2 칩 패드(304)를 구비할 수 있다. 제2 칩 패드(304)는 제2 방향(D2)으로 오프셋 적층되는 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)의 에지 영역의 제1 표면(300S1)상에 배치될 수 있다. 도시되는 바와 같이, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350)은 제2 칩 패드(304)가 배치되는 제1 표면(300S1) 및 제1 표면(300S1)의 반대쪽에 위치하는 제2 표면(300S2)을 구비할 수 있다. 제2 반도체 칩들(310, 320, 330, 340, 350)의 제2 칩 패드(304)는 제2 본딩 와이어(502)에 의해 서로 연결될 수 있으며, 또한, 제2 반도체 칩들(310, 320, 330, 340, 350)의 제2 칩 패드(304)는 제2 본딩 와이어(502)를 통해, 제1 칩 스택(200)의 최상층에 위치하는 제1 반도체 칩(260)의 제1 칩 패드(204)와 연결될 수 있다. 제2 본딩 와이어(502)는 제2 스루-몰드 비아(124)와 연결될 수 있다.
일 실시 예에 있어서, 제2 본딩 와이어(502)는 제2 스루-몰드 비아(124)의 상면과 직접 접합할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니고, 도시되지 않은 몇몇 다른 실시 예들에 있어서, 제2 스루-몰드 비아(124)의 상면에는 비아 접속용 도전성 패턴이 배치될 수 있으며, 제2 본딩 와이어(502)는 상기 비아 접속용 도전성 패턴과 접합할 수 있다. 상기 비아 접속용 도전성 패턴은 공지의 전도성 박막 패턴의 증착 방법에 의해 형성될 수 있다.
한편, 복수의 제2 반도체 칩들(310, 320, 330, 340, 350) 중 최하층의 제2 반도체 칩(310)은 접착층(301)에 의해 제1 반도체 칩(260)과 접합할 수 있다. 또한, 나머지 복수의 제2 반도체 칩들(320, 330, 340, 350)은 각각의 제2 표면(300S2) 상에 배치되는 접착층(301)에 의해 서로 접합될 수 있다.
도 1a 및 도 1b를 참조하면, 제3 반도체 칩(400)이 제1 몰드층(120) 상에서 제2 칩 스택(300)과 측면 방향으로 인접하여 배치된다. 제3 반도체 칩(400)은 제2 칩 스택(300)의 역방향 계단면(F4)과 대면하도록 배치될 수 있다. 제3 반도체 칩(400)은 제3 칩 패드(402)를 구비할 수 있다. 제3 칩 패드(402)는 제3 반도체 칩(400)의 에지 영역의 제1 표면(400S1)상에 배치될 수 있다. 도시되는 바와 같이, 제3 반도체 칩(400)은 제3 칩 패드(402)가 배치되는 제1 표면(400S1) 및 제1 표면(400S1)의 반대쪽에 위치하는 제2 표면(400S2)을 구비할 수 있다. 제3 반도체 칩(400)은 제2 표면(400S2) 상에 배치되는 접착층(401)에 의해 제1 몰드층(120)과 접합할 수 있다.
제3 칩 패드(402)는 제3 본딩 와이어(503)에 의해 제1 스루-몰드 비아(122)에 연결될 수 있다. 일 실시 예에 있어서, 제3 본딩 와이어(503)는 제1 스루-몰드 비아(122)의 상면과 직접 접합할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니고, 도시되지 않은 몇몇 다른 실시 예들에 있어서, 제1 스루-몰드 비아(122)의 상면에는 비아 접속용 도전성 패턴이 배치될 수 있으며, 제3 본딩 와이어(503)는 상기 비아 접속용 도전성 패턴과 접합할 수 있다. 상기 비아 접속용 도전성 패턴은 공지의 전도성 박막 패턴의 증착 방법에 의해 형성될 수 있다. 제3 반도체 칩(400)은 제3 본딩 와이어(503) 및 제1 스루-몰드 비아(122)를 통해 패키지 기판(100)의 제3 칩 접속 패턴(113)에 연결될 수 있다. 또한, 제3 칩 접속 패턴(113)이 패키지 기판(100) 내의 내부 도전 트레이스 패턴(117a, 117b)에 의해 제1 및 제2 칩 접속 패턴(111, 112)에 각각 연결됨으로써, 제3 반도체 칩(400)은 제1 및 제2 칩 스택(200, 300)의 제1 및 제2 반도체 칩(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)과 각각 전기적으로 연결될 수 있다. 제2 내부 도전 트레이스(117b)는, 도시된 바와 같이 제1 내부 도전 트레이스(117a)를 경유하여 제3 칩 접속 패턴(113)에 전기적으로 연결될 수 있다. 한편, 다른 실시예에서 제2 내부 도전 트레이스(117b)는 제3 칩 접속 패턴(113)에 직접 연결될 수 있다.
일 실시 예에서, 제1 및 제2 칩 스택(200, 300)의 제1 및 제2 반도체 칩들(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)은 메모리 칩이며, 제3 반도체 칩(400)은 로직 회로를 포함하는 로직 칩일 수 있다. 일 예로서, 제3 반도체 칩(400)은 상기 메모리 칩을 제어하는 제어 칩일 수 있다.
도 1a 및 도 1b를 참조하면, 제3 반도체 칩(400)의 적어도 일부분은, 제2 칩 스택(300)의 제2 방향(D2)으로 돌출된 모서리부(390)와 상하 방향으로 중첩될 수 있다. 즉, 제3 반도체 칩(400)의 적어도 일부분은 제2 칩 스택(300)의 역방향 계단면(F4) 하부 영역에 배치될 수 있다. 이와 같이, 상기 제2 칩 스택(300)과의 중첩 영역에 제3 반도체 칩(400)을 배치시킴으로써, 제3 반도체 칩(400)을 배치시킬 수 있는 공간 상의 자유도가 증가할 수 있다. 또한, 제1 몰드층(120) 상에서 제3 반도체 칩(400)을 제2 칩 스택(400)에 인접하여 배치시켜, 반도체 패키지(10)의 집적도를 증가시킬 수 있다.
한편, 도 1a 및 도 1b에서는 제3 반도체 칩(400)의 일부분이 모서리부(390)와 상하 방향으로 중첩되도록 도시되고 있으나, 반드시 이에 한정되는 것은 아니고, 도시되지 않은 다른 실시예들에 있어서, 제3 반도체 칩(400)의 전체 부분이 제2 칩 스택(300)의 제2 방향(D2)으로 돌출된 모서리부(390)와 상하 방향으로 중첩되도록 배치될 수도 있다.
한편, 제2 몰드층(140)이 제1 몰드층(120)의 일 표면(120S) 상에서 제2 칩 스택(300) 및 제3 반도체 칩(400)을 덮도록 배치될 수 있다. 제2 몰드층(140)은 제2 칩 스택(300) 및 제3 반도체 칩(400)을 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 제2 몰드층(140)은 일 예로서, 에폭시 몰딩재(EMC: Epoxy Molding Compound)와 같은 절연 물질을 구비할 수 있다.
도 2는 본 출원의 일 실시 예에 따르는 반도체 패키지의 일 부분을 나타내는 평면도이다. 일 실시 예에서, 도 2는 도 1a 및 도 1b의 반도체 패키지 중에서, 제1 몰드층(120) 상에 배치되는 제2 칩 스택(300)의 최하층 제2 반도체 칩(310) 및 최상층 제2 반도체 칩(350)을 선별적으로 도시하며, 아울러, 제2 칩 스택(300)에 인접하여 배치되는 제3 반도체 칩(400)을 도시하고 있다. 또한, 제1몰드층 상부로 노출되는 제1 칩 스택(200)의 최상층 제1 반도체 칩(260)도 도시한다. 설명의 편의를 위해, 제2 칩 스택(300)을 구성하는 다른 몇몇 제2 반도체 칩들(320, 330, 340) 및 이와 직접적으로 연결되는 본딩 와이어는 도시를 생략한다.
도 2를 참조하면, 제2 칩 스택(300)의 최하층 제2 반도체 칩(310)에 위치하는 제2 칩 패드(304)는 제2 본딩 와이어(502)을 통해, 제1 칩 스택(200)의 최상층 제1 반도체 칩(260)에 위치하는 제1 칩 패드(204)와 전기적으로 연결될 수 있다. 또한, 제2 본딩 와이어(502)는 제1 반도체 칩(260)의 제1 칩 패드(204)와 제2 스루-몰드 비아(124)를 전기적으로 연결시킬 수 있다.
제3 반도체 칩(400)의 제3 칩 패드(402)는 제3 본딩 와이어(503)을 통해, 제1 스루-몰드 비아(122)에 전기적으로 연결될 수 있다.
도 2에 도시되는 바와 같이, 제3 반도체 칩(400)의 적어도 일부분은 제2 방향(D2)으로 돌출된 제2 칩 스택(300)의 최상층 제2 반도체 칩(350)과 상하 방향, 즉 z-방향으로 중첩될 수 있다. 일 실시 예에 있어서, 제3 반도체 칩(400)의 평면 면적은 제2 반도체 칩(310, 350)의 평면 면적보다 작을 수 있다.
도 1a, 도 1b 및 도 2와 관련하여 상술한 바와 같이, 본 출원의 일 실시 예에 따르는 반도체 패키지(10)는 패키기 기판(100) 상에 적층되는 제1 칩 스택(200), 제1 칩 스택(200)을 덮는 제1 몰드층(120), 제1 몰드층(120) 상에 적층되는 제2 칩 스택(300) 및 제3 반도체 칩(400), 및 제1 몰드층(120) 상에서 제2 칩 스택(300) 및 제3 반도체 칩(400)을 덮는 제2 몰드층(140)을 포함한다. 이때, 제3 반도체 칩(400)은 제1 몰드층(120)의 일 표면(120S) 상에 배치될 수 있다. 제1 몰드층(120)의 일 표면(120S) 상에는, 패키지 기판(100)의 일 표면(100S1) 상과 대비하여, 회로 패턴층이 존재하지 않거나, 회로 패턴층이 낮은 밀도로 존재하므로, 제3 반도체 칩(400)이 배치되는 위치 선정의 자유도가 클 수 있다.
또한, 복수의 제2 반도체 칩(310, 320, 330, 340, 350)을 소정의 방향으로 오프셋 적층하여 제2 칩 스택(300)을 형성함으로써, 제2 칩 스택(300)의 오프셋 방향으로 돌출된 모서리부와 상하 방향으로 중첩되도록, 제3 반도체 칩(400)을 배치할 수 있다. 이로써, 제3 반도체 칩(400)을 일 표면(100S) 상에서 제2 칩 스택(300)과 보다 인접하여 배치할 수 있다. 이에 따라, 반도체 패키지(10)의 크기를 감소시킬 수 있으며, 반도체 패키지(10) 내에서의 반도체 칩의 집적도를 증가할 수 있다.
본 출원의 실시 예에 따르면, 제3 반도체 칩(400)은 제1 몰드층(120) 내부의 제1 스루-몰드 비아(122)를 이용하여, 패키지 기판(100)의 제3 칩 접속 패턴(113)과 전기적으로 연결될 수 있다. 이어서, 제3 반도체 칩(400)은 패키지 기판(100) 내부의 내부 도전 트레이스 패턴들(117a, 117b)을 통해 제1 및 제2 칩 접속 패턴(111, 112)에 각각 연결될 수 있다. 이어서, 제3 반도체 칩(400)은 제1 및 제2 본딩 와이어(501, 502)를 통해 제1 및 제2 칩 스택(200, 300)과 전기적으로 연결될 수 있다. 일 실시 예에 있어서, 제1 및 제2 반도체 칩들(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)이 메모리 칩이고, 제3 반도체 칩(400)이 제어 칩인 경우, 제1 몰드층(120) 상에 배치되는 제3 반도체 칩(400)은 상술한 배선 연결을 통해, 제1 및 제2 칩 스택(200, 300)의 제1 및 제2 반도체 칩들(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)을 효과적으로 제어할 수 있다.
도 3a는 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 3b는 도 3a의 반도체 패키지의 20A 영역에 대한 확대도이다. 도 4는 본 출원의 다른 실시 예에 따르는 반도체 패키지의 일 부분을 나타내는 평면도이다. 일 실시 예에서, 도 4는 도 3a 및 도 3b의 반도체 패키지 중에서, 제1 몰드층(120) 상에 배치되는 제2 칩 스택(300)의 최하층 제2 반도체 칩(310) 및 최상층 제2 반도체 칩(350)을 선별적으로 도시하며, 아울러, 제2 칩 스택(300)에 인접하여 배치되는 제3 반도체 칩(400)을 개략적으로 도시하고 있다. 또한, 제1몰드층 상부로 노출되는 제1 칩 스택(200)의 최상층 제1 반도체 칩(260)도 도시한다. 설명의 편의를 위해, 제2 칩 스택(300)을 구성하는 다른 몇몇 제2 반도체 칩들(320, 330, 340) 및 이와 직접적으로 연결되는 본딩 와이어는 도 4에서 도시를 생략한다.
도 3a, 도 3b 및 도 4를 참조하면, 반도체 패키지(20)는 도 1a, 도 1b 및 도 2와 관련하여 상술한 반도체 패키지(10)와 대비하여, 제1 몰드층(120)과 제2 칩 스택(300) 사이에 배치되는 지지 구조물(600)을 더 포함할 수 있다.
지지 구조물(600)은 제1 몰드층(120)의 일 표면(120S) 상에 배치될 수 있다. 지지 구조물(600)은 접착층(601)에 의해 제1 몰드층(120)과 접합될 수 있다. 일 실시 예에 있어서, 지지 구조물(600)은 절연 재질의 더미 패턴일 수 있다. 다른 실시 예에 있어서, 지지 구조물(600)은 내부에 집적 회로를 구비하는 인쇄회로기판 또는 인터포저일 수 있다. 이 경우, 지지 구조물(600)의 하부 표면과 상부 표면은 인접하는 제1 및 제2 반도체 칩(260, 310)과 전기적으로 절연될 수 있다.
도 3b를 참조하면, 지지 구조물(600)의 두께(t600)는 제3 반도체 칩(400)의 두께(t400)보다 클 수 있다. 제1 몰드층(120)의 일 표면(120S) 상에서 지지 구조물(600)의 상부 표면까지의 높이(h600)는, 제1 몰드층(120)의 일 표면(120S) 상에서 제3 반도체 칩(400)의 상부 표면까지의 높이(h400) 보다 클 수 있다. 이에 따라, 제3 반도체 칩(400)의 상부 표면과 지지 구조물(600)의 상부 표면 사이에는 높이 차에 따르는 갭(G)이 형성될 수 있다.
도 3a, 도 3b 및 도 4를 참조하면, 지지 구조물(600)은 서로 대향하는 제1 및 제2 측벽(600L, 600R)이 구비하고, 제2 칩 스택(300)의 최하층 제2 반도체 칩(310)은 서로 대향하는 제1 및 제2 측벽(300L, 300R)을 구비할 수 있다. 이때, 지지 구조물(600)의 제1 측벽(600L)은 제2 반도체 칩(310)의 제1 측벽(300L)으로부터 제1 방향(D1)으로 오프셋 배치될 수 있다. 구체적으로, 지지 구조물(600)의 제1 측벽(600L)은 제2 반도체 칩(310)의 제1 측벽(300L)과 대비하여, 소정의 크기(Lr)만큼 제2 반도체 칩(310)의 내부 방향으로 오프셋되어 배치될 수 있다. 도 4를 참조하면, 지지 구조물(600)의 평면 면적은 제2 칩 스택(300)의 최하층 제2 반도체 칩(310)의 평면 면적보다 작을 수 있다. 이를 통해, 제2 반도체 칩(310)의 하부에, 제3 반도체 칩(400)의 적어도 일부분이 배치될 수 있는 추가 공간을 제공할 수 있다. 그 결과, 제2 칩 스택(300)의 제2 방향(D2)으로 돌출된 모서리부(390')는 제3 반도체 칩(400)의 충분한 영역과 중첩되도록 배치될 수 있다. 일 예로서, 모서리부(390')는 제3 반도체 칩(400)의 전체 영역과 중첩되도록 배치될 수 있다.
상술한 바와 같이, 본 실시 예에 따르면, 제1 몰드층(120)과 제2 칩 스택(300) 사이에 지지 구조물(600)을 배치할 수 있다. 제1 몰드층(120) 상에서 지지 구조물(600)의 높이를 제3 반도체 칩(400)의 높이보다 크게 제어하고, 지지 구조물(600)의 일 측벽(600L)을 제2 반도체 칩(310)의 일 측벽(300L)으로부터 제1 방향(D1)으로 오프셋 배치할 수 있다. 그 결과, 제1 몰드층(120) 상에서 반도체 칩(400)이 배치되는 위치 선정의 자유도를 추가적으로 증가시킬 수 있으며, 반도체 패키지의 크기를 추가로 감소시킬 수 있다.
도 5는 본 발명의 또다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 반도체 패키지(30)는, 도 1a, 도 1b 및 도 2와 관련하여 상술한 반도체 패키지(10)와 대비하여, 제1 칩 스택(200)의 적층 구조가 서로 차별될 수 있다.
도 5를 참조하면, 제1 칩 스택(200)의 복수의 제1 반도체 칩(210, 220, 230, 240, 250, 260)은 패키지 기판(100) 상에서 제1 및 제2 방향(D1, D2)으로 교대로 오프셋되며 적층될 수 있다. 일 예로서, 복수의 제1 반도체 칩(210, 220, 230, 240, 250, 260)은 지그재그 형태로 오프셋 적층될 수 있다.
제1 방향(D1)으로 오프셋 적층된 제1 반도체 칩(210, 230, 250)은 일 에지 영역에 배치되는 제1 칩 패드(202a)를 통해 패키지 기판(100)의 제1 칩 접속 패턴(111a)에 연결될 수 있다. 제1 반도체 칩(210, 230, 250)은 제1 본딩 와이어(501a)를 통해 개별적으로, 제1 칩 접속 패턴(111a)과 연결될 수 있다. 또한, 제2 방향(D2)으로 오프셋 적층된 제1 반도체 칩(220, 240)은 상기 일 에지 영역과 반대쪽에 위치하는 다른 에지 영역에 배치되는 제1 칩 패드(204b)를 통해 패키지 기판(100)의 다른 제1 칩 접속 패턴(111b)에 연결될 수 있다. 제1 반도체 칩(220, 240)은 다른 제1 본딩 와이어(501b)를 통해 개별적으로, 제1 칩 접속 패턴(111b)과 연결될 수 있다. 제3 칩 접속 패턴(113)이 패키지 기판(100) 내의 상기 내부 도전 트레이스 패턴(117a, 117b)에 의해 제1 및 제2 칩 접속 패턴(111a, 111b, 112)에 연결됨으로써, 제3 반도체 칩(400)은 제1 및 제2 칩 스택(200, 300)의 제1 및 제2 반도체 칩(210, 220, 230, 240, 250, 260, 310, 320, 330, 340, 350)과 전기적으로 연결될 수 있다. 제2 내부 도전 트레이스(117b)는, 도시된 바와 같이 제1 내부 도전 트레이스(117a)를 경유하여 제3 칩 접속 패턴(113)에 전기적으로 연결될 수 있다. 한편, 다른 실시예에서 제2 내부 도전 트레이스(117b)는 제3 칩 접속 패턴(113)에 직접 연결될 수 있다.
상술한 바와 같이, 본 출원의 다양한 실시 예에 따르면, 새로운 구조의 반도체 패키지를 제공할 수 있다. 복수의 반도체 칩을 오프셋 적층하는 방식 및 몰드층을 이용하여 칩 스택을 형성하는 방식을 적용함으로써, 복수의 칩 스택과 상기 칩 스택과 전기적으로 연결되는 반도체 칩을 상기 반도체 패키지 내에 효율적으로 배치할 수 있다. 이에 따라, 반도체 패키지의 크기를 감소시키고, 반도체 패키지 내 반도체 칩의 집적도를 증가시킬 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
10 20 30: 반도체 패키지
100: 패키지 기판, 100S1: 제1 표면, 100S2: 제2 표면,
111 111a 111b: 제1 칩 접속 패턴, 112: 제2 칩 접속 패턴, 113: 제3 칩 접속 패턴,
114: 볼 접속 패턴, 115: 외측 접속 수단, 116: 솔더 레지스터층,
117a 117b: 내부 도전 트레이스 패턴,
120: 제1 몰드층, 140: 제2 몰드층,
122 124: 제1 및 제2 스루-몰드 비아,
200: 제1 칩 스택,
201 301 401 601: 접착층,
202 204: 제1 칩 패드, 210 220 230 240 250 260: 제1 반도체 칩,
290 390 390': 돌출 모서리부,
300: 제2 칩 스택, 304: 제2 칩 패드,
310 320 330 340 350: 제2 반도체 칩,
400: 제3 반도체 칩, 402: 제3 칩 패드,
501 502 503: 제1 내지 제3 본딩 와이어,
600: 지지 구조물.

Claims (22)

  1. 패키지 기판;
    상기 패키지 기판 상에서 제1 방향으로 오프셋 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택;
    상기 패키지 기판 상에서 상기 제1 칩 스택을 덮도록 배치되는 제1 몰드층;
    상기 제1 몰드층 상에서 상기 제1 방향과 반대 방향인 제2 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택;
    상기 제1 몰드층 상에서 상기 제2 칩 스택과 측면 방향으로 인접하여 배치되며, 상기 제2 칩 스택의 상기 제2 방향으로 돌출된 모서리부와 상하 방향으로 적어도 일부분이 중첩되는 제3 반도체 칩; 및
    상기 제1 몰드층 상에서 상기 제2 칩 스택 및 상기 제3 반도체 칩을 덮도록 배치되는 제2 몰드층을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 몰드층 내에 배치되는 제1 및 제2 스루-몰드 비아를 더 포함하되,
    상기 제1 스루-몰드 비아는 제1 칩 스택의 정방향 계단면과 인접하여 배치되며,
    상기 제2 스루-몰드 비아는 상기 제1 칩 스택의 역방향 계단면과 인접하여 배치되는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 제1 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 제1 본딩 와이어;
    상기 복수의 제1 반도체 칩 중 최상층 제1 반도체 칩 및 상기 복수의 제2 반도체 칩을 상기 제2 스루-몰드 비아에 전기적으로 연결하는 제2 본딩 와이어; 및
    상기 제3 반도체 칩을 상기 제1 스루-몰드 비아에 전기적으로 연결하는 제3 본딩 와이어를 더 포함하는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 패키지 기판은
    상기 정방향 계단면과 인접하여 배치되며 상기 제1 본딩 와이어가 접속되는 제1 칩 접속 패턴;
    상기 역방향 계단면과 인접하여 배치되며 상기 제2 스루-몰드 비아가 접속되는 제2 칩 접속 패턴; 및
    상기 정방향 계단면과 인접하여 배치되며 상기 제1 스루-몰드 비아가 접속되는 제3 칩 접속 패턴을 더 포함하는
    반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 및 제2 칩 접속 패턴은 상기 패키지 기판 내의 내부 도전 트레이스 패턴에 의해 상기 제3 칩 접속 패턴에 각각 전기적으로 연결되는
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 제3 반도체 칩은 상기 제2 칩 스택의 역방향 계단면과 대면하도록 배치되는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 제3 반도체 칩의 평면 면적은 상기 제2 반도체 칩의 평면 면적보다 작은
    반도체 패키지.
  8. 제1 항에 있어서,
    제1 몰드층과 상기 제2 칩 스택 사이에 배치되는 지지 구조물을 더 포함하는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 지지 구조물의 두께는 상기 제3 반도체 칩의 두께보다 큰
    반도체 패키지.
  10. 제8 항에 있어서,
    상기 지지 구조물의 평면 면적은 상기 제2 칩 스택의 최하층 제2 반도체 칩의 평면 면적보다 작은
    반도체 패키지.
  11. 제8 항에 있어서,
    상기 지지 구조물의 일 측벽은 상기 제2 칩 스택의 최하층에 위치하는 상기 제2 반도체 칩의 일 측벽으로부터 상기 제1 방향으로 오프셋 배치되는
    반도체 패키지.
  12. 패키지 기판;
    상기 패키지 기판 상에 적층되는 복수의 제1 반도체 칩을 포함하는 제1 칩 스택;
    상기 패키지 기판 상에서 상기 제1 칩 스택을 덮도록 배치되는 제1 몰드층;
    상기 제1 몰드층 상에서 일 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는 제2 칩 스택;
    상기 제1 몰드층 상에서 상기 제2 칩 스택과 측면 방향으로 인접하여 배치되며, 상기 제2 칩 스택의 상기 일 방향으로 돌출된 모서리부와 상하 방향으로 적어도 일부분이 중첩되는 제3 반도체 칩;
    상기 제1 몰드층 상에서 상기 제2 칩 스택 및 상기 제3 반도체 칩을 덮도록 배치되는 제2 몰드층;
    상기 제1 몰드층 내에서 상기 제1 칩 스택의 정방향 계단면과 인접하여 배치되는 제1 스루-몰드 비아; 및
    상기 제1 몰드층 내에서 상기 제1 칩 스택의 역방향 계단면과 인접하여 배치되는 제2 스루-몰드 비아를 포함하는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 스루-몰드 비아는 상기 제3 반도체 칩을 상기 패키지 기판에 전기적으로 연결하며,
    상기 제2 스루-몰드 비아는 상기 복수의 제1 반도체 칩 중 최상층 제1 반도체 칩 및 상기 복수의 제2 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 복수의 제1 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 제1 본딩 와이어;
    상기 복수의 제1 반도체 칩 중 최상층 제1 반도체 칩 및 상기 복수의 제2 반도체 칩을 상기 제2 스루-몰드 비아에 전기적으로 연결하는 제2 본딩 와이어; 및
    상기 제3 반도체 칩을 상기 제1 스루-몰드 비아에 전기적으로 연결하는 제3 본딩 와이어를 더 포함하는
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 패키지 기판은
    상기 정방향 계단면과 인접하여 배치되며 상기 제1 본딩 와이어가 접속되는 제1 칩 접속 패턴;
    상기 역방향 계단면과 인접하여 배치되며 상기 제2 스루-몰드 비아가 접속되는 제2 칩 접속 패턴; 및
    상기 정방향 계단면과 인접하여 배치되며 상기 제1 스루-몰드 비아가 접속되는 제3 칩 접속 패턴을 더 포함하고,
    상기 제1 및 제2 칩 접속 패턴은 상기 패키지 기판 내의 내부 도전 트레이스 패턴에 의해 상기 제3 칩 접속 패턴에 각각 전기적으로 연결되는
    반도체 패키지.
  16. 제12 항에 있어서,
    상기 복수의 제1 반도체 칩은 상기 패키지 기판 상에서 서로 반대되는 방향으로 교대로 오프셋되며 적층되는
    반도체 패키지.
  17. 제12 항에 있어서,
    상기 제3 반도체 칩의 평면 면적은 상기 제2 반도체 칩의 평면 면적보다 작은
    반도체 패키지.
  18. 제12 항에 있어서,
    제1 몰드층과 상기 제2 칩 스택 사이에 배치되는, 지지 구조물을 더 포함하는
    반도체 패키지.
  19. 제18 항에 있어서,
    상기 지지 구조물의 두께는 상기 제3 반도체 칩의 두께보다 큰
    반도체 패키지.
  20. 제18 항에 있어서,
    상기 제1 몰드층 상에서 상기 지지 구조물의 높이는 상기 제3 반도체 칩의 높이보다 큰
    반도체 패키지.
  21. 제18 항에 있어서,
    상기 지지 구조물의 평면 면적은 상기 제2 칩 스택의 최하층 제2 반도체 칩의 평면 면적보다 작은
    반도체 패키지.
  22. 제18 항에 있어서,
    상기 지지 구조물의 일 측벽은 상기 제2 칩 스택의 최하층에 위치하는 상기 제2 반도체 칩의 일 측벽으로부터 상기 제2 반도체 칩의 내부 방향으로 오프셋 배치되는
    반도체 패키지.

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