KR20130123682A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20130123682A
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semiconductor chip
film
layer
buffer
pattern
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박진우
이석현
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 이 패키지에서는 반도체 칩의 적어도 측면을 덮는 완충막을 포함하며 완충막은 몰드막으로 덮인다.이로써 반도체 패키지의 신뢰성을 향상시킬 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor pacakge and method of forming the package}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 다양해짐에 따라 반도체 패키지의 종류도 다양해지고 있다. BGA(Ball Grid Array) 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 몰딩 공정을 진행한 후 인쇄회로 기판 하부에 솔더볼을 부착하는 방법으로 형성될 수 있다. 이러한 BGA 패키지는 몰딩공정을 반드시 필요로 하며, 인쇄회로 기판을 사용하므로 반도체 패키지의 두께를 얇게 만드는데 한계가 있다. BGA 패키지의 단점을 해결하기 위하여 WLP(Wafer Level Package) 패키지가 제시되었다. WLP 패키지는 몰딩 공정 없이 반도체 칩 하부에 재배선 패턴을 형성하고 재배선 패턴에 바로 솔더볼을 부착시킨다. 따라서 몰딩공정과 인쇄회로 기판을 필요로 하지 않으므로, 간단하며, 반도체 패키지의 두께를 얇게 만들 수 있다. 그러나 WLP 패키지의 크기는 너무 작아 국제 표준에 맞게 솔더볼의 부착이 어려우며, 핸들링이 어려우며, 테스트도 어려워진다. 이를 해결하기 위하여 팬 아웃(Fan-out) WLP 패키지가 제시되었다. 팬 아웃(Fan-out) WLP 패키지에서는 반도체 칩의 외곽에 몰드막 등을 배치시기고 상기 몰드막 하부에도 재배선 패턴을 형성하고 솔더볼을 부착시킨다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 서로 대향되는 제 1 면과 제 2 면, 상기 제 1 면에 노출되는 제 1 도전 패턴, 및 상기 제 1 면을 덮으며 상기 제 1 도전 패턴을 노출시키는 제 1 보호막을 포함하는 제 1 반도체 칩; 상기 제 1 반도체 칩의 적어도 측면을 덮는 완충막; 상기 제 1 반도체 칩의 상기 제 2 면에 인접하도록 배치되는 몰드막; 및 상기 제 1 보호막의 하부면에 배치되며 상기 제 1 보호막을 관통하여 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 재배선 패턴을 포함한다. 이때, 상기 완충막은 상기 몰드막과 다른 물리적 특성을 가진다.
상기 완충막은 상기 제 1 보호막과 동일한 물질을 포함할 수 있다.
상기 완충막은 바람직하게는 50~100ppm/℃의 열팽창 계수를 가질 수 있다.
상기 완충막은 바람직하게는 1~4 GPa의 탄성계수를 가질 수 있다.
상기 완충막의 하부면의 높이는 상기 제 1 보호막의 하부면의 높이와 같거나 보다 높을 수 있다.
상기 완충막은 연장되어 상기 반도체 칩의 상기 제 2 면과 상기 몰드막 사이에 개재될 수 있다.
상기 제 1 재배선 패턴은 연장되어 상기 완충막 하부면과 접할 수 있다. 상기 반도체 패키지는 상기 제 1 재배선 패턴과 접하는 외부 단자를 더 포함할 수 있다.
상기 반도체 패키지는 상기 제 1 보호막 및 상기 완충막의 하부면들과 접하는 제 2 보호막을 더 포함하되, 상기 제 2 보호막은 상기 제 1 보호막 및 상기 완충막과 동일한 물질을 포함할 수 있다.
상기 제 2 보호막은 상기 완충막에 의해 상기 몰드막과 이격될 수 있다.
상기 제 1 도전 패턴 및 상기 제 2 도전 패턴은 도전 패드 및/또는 관통비아일 수 있다.
일 예에 있어서, 상기 반도체 패키지는 상기 제 1 반도체 칩 상에 적층되며 상기 몰드막으로 덮이되 제 2 도전 패턴을 포함하는 제 2 반도체 칩을 더 포함할 수 있으며, 상기 완충막은 연장되어 상기 제 2 반도체 칩의 측면과 하부면을 덮을 수 있다.
구체적인 예에 있어서, 상기 제 2 도전 패턴은 상기 제 1 반도체 칩과 중첩되지 않으며, 상기 제 1 재배선 패턴은 상기 완충막을 관통하여 상기 제 2 도전 패턴과 전기적으로 연결될 수 있다.
다른 구체적인 예에 있어서, 상기 제 1 도전 패턴은 상기 제 1 반도체 칩의 내부를 관통하는 제 1 관통비아일 수 있으며, 상기 제 2 도전 패턴은 상기 제 2 반도체 칩의 내부를 관통하는 제 2 관통비아일 수 있다. 이때 상기 반도체 패키지는 상기 제 1 관통비아와 상기 제 2 관통 비아 사이에 개재되어 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결시키는 범프를 더 포함할 수 있다.
상기 범프는 솔더볼일 수 있다.
다른 예에 있어서, 상기 반도체 패키지는, 상기 몰드막과 상기 완충막을 관통하여 상기 제 1 재배선 패턴과 전기적으로 연결되는 관통 비아; 및 상기 몰드막 상에 배치되며 상기 관통 비아와 전기적으로 연결되는 제 2 재배선 패턴을 더 포함할 수 있다.
또 다른 예에 있어서, 상기 반도체 패키지는, 상기 몰드막 상에 배치되며 상기 제 2 재배선 패턴과 전기적으로 연결되는 상부 반도체 패키지를 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 캐리어 상에 제 1 도전 패턴을 포함하는 제 1 반도체 칩을 위치시키는 단계; 상기 제 1 반도체 칩의 적어도 측면을 덮도록 보호막을 형성하는 단계; 상기 완충막 상에 몰드막을 형성하는 단계; 상기 제 1 반도체 칩을 상기 캐리어로부터 분리시키는 단계; 및 상기 제 1 반도체 칩의 하부면에 상기 제 1 도전 패턴과 전기적으로 연결되는 제 1 재배선 패턴을 형성하는 단계를 포함한다.
상기 완충막을 형성하는 단계는, 상기 제 1 반도체 칩 상에 상기 완충막을 도포하는 단계를 포함할 수 있다.
일 예에 있어서, 상기 방법은 상기 제 1 반도체 칩 상의 상기 완충막을 제거하는 단계를 더 포함할 수 있다.
다른 예에 있어서, 상기 방법은, 상기 완충막을 형성하기 전에, 상기 제 1 반도체 칩 상에 상기 제 1 반도체 칩과 중첩되지 않는 제 2 도전 패턴을 포함하는 제 2 반도체 칩을 위치시키는 단계; 및 상기 제 1 재배선 패턴을 형성하기 전에 상기 완충막을 패터닝하여 상기 제 2 도전 패턴을 노출시키는 제 1 홀을 형성하는 단계를 더 포함할 수 있다. 이때 상기 제 1 재배선 패턴은 상기 제 1 홀을 채울 수 있다.
또 다른 예에 있어서, 상기 방법은 상기 몰드막과 상기 완충막을 패터닝하여 상기 제 1 재배선 패턴을 노출시키는 제 2 홀을 형성하는 단계; 및 상기 제 2 홀을 채우는 관통 비아를 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 몰드막 상에 상기 관통비아와 전기적으로 연결되는 제 2 재배선 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 패키지는, 반도체 칩의 적어도 측면과 몰드막 사이에 개재된 완충막을 포함한다. 상기 완충막은 상기 몰드막 및 상기 반도체 칩과 서로 다른 물리적 특성을 가진다. 반도체 패키지를 제조하는 과정 중에 몰드막과 반도체칩의 서로 다른 물리적 특성의 차이에 의해 몰드막과 반도체 칩 사이에 스트레스가 발생할 수 있다. 이로써 몰드막과 반도체 칩 사이 공간이 벌어지거나 반도체 패키지가 휘거나 또는 이에 의해 보드 레벨 신뢰성(board level reliability)이 나빠져 솔더볼과의 조인트 크랙(joint crack)이 발생할 수도 있다. 그러나 본 발명의 일 예에 따른 반도체 패키지에서는 상기 완충막이 상기 몰드막과 반도체 칩 사이의 물리적 특성의 차이에 따른 스트레스를 완화시키는 역할을 하여, 상기 스트레스에 따른 문제를 해결할 수 있다. 따라서, 본 발명에서는 완충막에 의해 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명의 다른 예에 따른 반도체 패키지는 인쇄회로 기판을 포함하지 않으므로 전체 두께를 줄일 수 있다.
본 발명의 또 다른 예에 따른 반도체 패키지는 완충막이 반도체 칩의 측면을 덮도록 연장되므로 하부에 재배선 패턴을 형성하고 솔더볼을 부착시킬 수 있으므로, 국제 표준에 맞게 솔더볼 부착이 용이하며 핸들링 및 테스트가 용이하다.
한편, 본 발명의 일 예에 따른 반도체 패키지의 제조 방법은, 반도체 칩의 적어도 측면을 덮는 완충막을 형성한 후에, 몰드막을 형성한다. 만약, 완충막의 형성 없이, 반도체 칩 상에 바로 몰드막을 형성할 경우, 몰드막 형성 공정 중의 압력이 매우 커서 몰드막이 상기 반도체 칩의 하부면으로까지 침범할 수 있다. 이로써 패드가 오염되거나 또는 패드가 몰드막으로 덮이거나 반도체 칩 전체가 몰드막으로 쌓이게 되는 스위밍(swimming) 문제가 발생할 수 있다. 또한 몰드막 형성 공정 중의 몰드막 용액의 흐름에 의해 반도체 칩이 뒤틀리거나 회전하는(rotation) 문제가 발생할 수 있다. 그러나 본 발명에서는 완충막을 형성한 후에 몰드막을 형성하므로 몰드막이 반도체 칩(또는 반도체 칩의 하부면을 덮는 보호막)의 하부면으로까지 침범할 위험이 없다. 또한 반도체 칩의 스위밍(swimming) 및/또는 회전(rotation) 문제가 발생 위험을 낮출 수 있다. 따라서, 본 발명의 반도체 패키지의 제조 방법에서는 반도체 패키지의 신뢰성을 향상시킬 수 있다.
한편, 팬 아웃(Fan-out) 웨이퍼 레벨 패키지를 제조하는 과정은 캐리어 상에 접착막 이용하여 반도체 칩을 고정시킨 후, 몰드막을 형성한다. 그러나 상기 몰드막 형성 과정 중에 발생하는 상기 반도체 칩의 스위밍 및/또는 회전 문제의 발생을 줄이기 위하여, 반도체 칩의 일부를 상기 접착막 속에 소정 깊이로 박은 후에 몰드막 형성 공정을 진행할 수 있다. 이로써 최종 형성된 팬 아웃 웨이퍼 레벨 패키지에서 몰드막과 반도체 칩(또는 반도체 칩의 하부면을 덮는 보호막)의 하부면 사이의 단차가 크게 발생한다. 이러한 단차에 의해 재배선 패턴을 직접적으로 형성하기가 어렵다. 따라서 반도체 칩과 몰드막의 하부면들에, 이들의 단차를 해소할 수 있는 추가적인 절연막 형성을 필요로 한다. 이 절연막은 도전 패드들을 덮게 되므로, 상기 도전 패드들을 오픈시키기 위해 상기 절연막을 식각하는 공정이 필요하게 된다. 절연막을 식각하기 위한 식각 마스크로 포토레지스트 패턴의 형성을 필요로 한다. 이로써 공정이 복잡해지고, 공정 비용이 증가하는 문제점이 있다. 그러나, 본 발명에서 반도체 칩을 먼저 덮는 완충막 형성 공정은 상압하에서 진행되므로 스위밍 및/또는 회전 문제의 발생 위험이 없다. 따라서 반도체 칩을 캐리어 상의 접착막 상에 깊게 박을(고정시킬) 필요가 없다. 따라서 완충막과 반도체 칩(또는 반도체 칩의 하부면을 덮는 보호막)의 하부면 사이의 단차가 없거나 상대적으로 작게 발생하므로, 재배선 패턴을 직접적으로 용이하게 형성할 수 있다. 따라서 공정이 단순해지고 공정 비용을 줄일 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다.
도 2 및 3은 도 1의 'A' 부분을 확대한 확대도들이다.
도 4 내지 11은 도 1의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12는 도 1의 반도체 패키지의 변형 예이다.
도 13는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 14 내지 19는 도 13의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 20은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 21 내지 25는 도 20의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 26 및 27은 도 20의 변형예들에 따른 단면도들이다.
도 28은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 31은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다. 도 2 및 3은 도 1의 'A' 부분을 확대한 확대도들이다.
도 1, 2 및 3을 참조하면, 본 실시예 1에 따른 반도체 패키지(100)는 반도체 칩(10)을 포함한다. 상기 반도체 칩(10)은 서로 대향되는 제 1 면(10a) 및 제 2 면(10b)을 포함한다. 상기 제 1 면(10a)은 예를 들면 하부면일 수 있고 상기 제 2 면(10b)은 예를 들면 상부면일 수 있다. 상기 반도체 칩(10)은 상기 제 1 면(10a)에 노출되는 도전 패드(12)를 포함한다. 상기 반도체 칩(10)은 다양한 메모리 칩 또는 로직 칩일 수 있다. 상기 반도체 칩(10)의 상기 제 1 면(10a)은 제 1 보호막(14)으로 덮인다. 상기 제 1 보호막(14)은 예를 들면, 실리콘질화막(14a)과 폴리이미드막(14b)의 이중막으로 구성될 수 있다. 상기 반도체 칩(10)의 측면과 상부면(10b)은 완충막(16)으로 덮인다. 상기 완충막(16)은 몰드막(18)으로 덮인다. 상기 완충막(16)의 하부면의 높이는 도 2에서처럼 상기 제 1 보호막(14)의 하부면의 높이와 같거나, 또는 도 3에서처럼, 보다 높을 수 있다.
상기 제 1 보호막(14) 아래에 재배선 패턴(24)이 배치된다. 상기 재배선 패턴(24)은 상기 제 1 보호막(14)을 관통하여 상기 도전 패드(12)와 전기적으로 연결된다. 상기 재배선 패턴(24)은 연장되어 상기 완충막(16)의 하부면과도 접한다. 상기 재배선 패턴(24)과 상기 제 1 보호막(14) 사이 상기 재배선 패턴(24)과 상기 완충막(16) 사이 그리고 상기 재배선 패턴(24)과 상기 도전 패드(12) 사이에는 시드막 패턴(20)이 개재될 수 있다. 상기 재배선 패턴(24)과 상기 시드막 패턴(20)은 구리, 니켈, 주석과 같은 금속막으로 이루어질 수 있다. 상기 재배선 패턴(24)의 일부는 제 2 보호막(26)으로 덮이고, 솔더볼(28)이 부착될 영역만 노출될 수 있다. 상기 제 2 보호막(26)은 상기 완충막(16)의 하부면과도 접한다. 상기 제 2 보호막(26)은 예를 들면 폴리이미드와 같은 고분자막으로 형성될 수 있다. 상기 재배선 패턴(24)의 하부면에는 솔더볼(28)이 부착된다.
본 실시예 1에 따른 상기 반도체 패키지(100)는 팬 아웃(fan-out) 웨이퍼 레벨 패키지일 수 있다.
상기 몰드막(18)은 에폭시 계열의 고분자막과 필러(filler) 입자를 포함할 수 있다. 상기 필러 입자들로는 실리카나 알루미나 등이 사용될 수 있다. 상기 몰드막(18)은 적당한 열팽창 계수와 탄성 계수를 가져 상기 반도체 패키지(100) 전체의 휨(warpage)을 억제할 수 있다. 휨을 억제할 수 있는 상기 몰드막(18)의 적절한 열팽창 계수는 바람직하게는 7~20ppm/℃일 수 있으며 더욱 바람직하게는 약 7ppm/℃일 수 있다. 또한 휨을 억제할 수 있는 상기 몰드막(18)의 탄성 계수는 바람직하게는 20~25 GPa일 수 있다. 한편, 상기 반도체 칩(10)의 열팽창 계수는 3~4ppm/℃일 수 있다. 상기 완충막(16)은 상기 몰드막(18)과 다른 물리적 특성을 가진다.
상기 완충막(16)은 상기 반도체 칩(10)과 상기 몰드막(18) 사이의 물리적 특성의 차이에 따른 스트레스를 완화시킬 수 있다. 이러한 스트레스를 완화하기 위해 상기 완충막(16)은 적절한 열팽창 계수와 탄성 계수를 가질 수 있다. 상기 완충막(16)의 열팽창 계수는 바람직하게는 50~150ppm/℃, 더욱 바람직하게는 50~100ppm/℃ 사이의 값을 가질 수 있다. 또한 상기 완충막(16)의 탄성계수는 바람직하게는 1~4 GPa일 수 있다. 또한 상기 완충막(16)은 감광성을 가질 수 있다. 상기 완충막(16)으로 바람직하게는 감광성 수지막이 사용될 수 있으며 보다 바람직하게는 폴리이미드 계열의 고분자막이 사용될 수 있다. 상기 완충막(16)은 상기 제 1 보호막(14)과 동일한 물질을 포함할 수 있다.
만약 본 발명의 완충막(16)이 없다면, 상기 반도체 칩(10)과 상기 몰드막(18) 사이의 서로 다른 물리적 특성의 차이에 의해 반도체 패키지의 신뢰성 면에서 많은 문제가 발생할 수 있다. 예를 들면, 몰드막(18)과 반도체 칩(10)의 서로 다른 물리적 특성의 차이에 의해 몰드막(18)과 반도체 칩(10) 사이에 스트레스가 발생할 수 있다. 특히 이러한 스트레스는 상기 반도체 칩(10)의 측면에 집중될 수 있다. 이로써 몰드막(18)과 반도체 칩(10)의 측면 사이 공간이 벌어지거나 반도체 패키지가 휘거나 또는 이에 의해 보드 레벨 신뢰성(board level reliability)이 나빠져 보드 기판에 부착되는 솔더볼(28)에 조인트 크랙(joint crack)이 발생할 수도 있다. 그러나 본 발명에서 반도체 칩의 적어도 측면과 몰드막 사이에 완충막(16)이 개재되며, 상기 완충막(16)이 상기 몰드막(18)과 반도체 칩(10) 사이의 물리적 특성의 차이에 따른 스트레스를 완화시키는 역할을 하여, 상기 스트레스에 따른 문제를 해결할 수 있다.
도 4 내지 11은 도 1의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4를 참조하면, 캐리어(1) 상에 접착막(3)을 개재하여 반도체 칩들(10)을 부착시킨다. 상기 캐리어(1)는 유리, 플라스틱, 금속등 다양한 소재로 형성될 수 있다. 상기 접착막(3)은 양면 접착 테이프 또는 접착제일 수 있다. 상기 접착막(3)이 양면 접착 테이프일 경우, 진공을 이용한 라미네이션(lamination) 공정으로 상기 캐리어(1) 상에 부착할 수 있다. 상기 접착막(3)이 접착제일 경우, 상기 캐리어(1) 상에 잉크제팅, 프린팅, 코팅 등의 공정으로 형성될 수 있다. 상기 반도체 칩들(10)은 서로 대향되는 제 1 면(10a)과 제 2 면(10b) 및 도전 패드(12)를 포함한다. 상기 제 1 면(10a)은 제 1 보호막(14)으로 덮인다. 상기 제 1 보호막(14)은 상기 도전 패드(12)를 노출시킬 수 있다. 상기 제 1 보호막(14)은 상기 접착막(3)에 접할 수 있다.
도 5를 참조하면, 상기 반도체 칩들(10)이 부착된 상기 캐리어(1) 상에 완충막(16)을 형성하여 상기 반도체 칩들(10) 및 상기 접착막(3)을 덮는다. 상기 완충막(16)은 상기 반도체 칩들(10) 및 상기 접착막(3) 상에 상기 완충막(16)을 도포함으로써 형성될 수 있다. 구체적인 예에서 상기 완충막(16)은 감광성 수지 용액을 코팅하고 경화시킴으로써 형성될 수 있다. 상기 완충막(16)은 바람직하게는 폴리이미드 계열의 고분자막으로 형성될 수 있다. 상기 완충막(16)을 형성하는 과정은 상압 하에서 진행될 수 있다.
도 6을 참조하면, 상기 완충막(16) 상에 몰드막(18)을 형성한다. 상기 몰드막(18)을 형성하기 위해 상기 캐리어(1)를 몰드막 주형틀 안에 넣고 위에서 몰드막 용액을 주입하여 형성될 수 있다. 상기 몰드막(18) 내의 보이드의 형성을 막기 위해 상기 몰드막(18)이 주입되는 곳의 반대 쪽에는 진공/감압이 걸릴 수도 있다.
이때 만약 상기 완충막(16)이 없다면, 상기 반도체 칩(10)의 상부면에는 상기 몰드막(18)의 주입으로 인해 강한 압력이 걸릴 수 있다. 또한 이런 강한 압력에 의해 상기 몰드막(18)이 상기 반도체 칩(10)의 하부면(10a)으로까지 침범할 수 있다. 이로써 도전 패드(12)가 오염되거나 또는 도전 패드(12)가 몰드막으로 덮이거나 반도체 칩 전체가 몰드막(18)으로 쌓이게 되는 스위밍(swimming) 문제가 발생할 수 있다. 또한 몰드막(18) 형성 공정 중의 몰드막 용액의 흐름에 의해 반도체 칩이 뒤틀리거나 회전하는(rotation) 문제가 발생할 수 있다. 그러나 본 발명에서는 완충막(16)을 먼저 형성한 후에 몰드막(18)을 형성하므로 몰드막(18)이 반도체 칩(10)의 하부면(10a)으로까지 침범할 위험이 없다. 또한 반도체 칩(10)의 스위밍(swimming) 또는 회전(rotation) 문제가 발생 위험을 낮출 수 있다.
또한, 상기 완충막(16) 형성 공정은 상압하에서 진행되므로 스위밍 및/또는 회전 문제의 발생 위험이 없다. 이로써 상기 반도체 칩(10)을 캐리어(1) 상의 접착막(3) 상에 깊게 박을(고정시킬) 필요가 없다. 따라서 완충막(16)의 하부면과 제 1 보호막(14)의 하부면 사이의 단차가 없거나 상대적으로 작게 발생한다. 이로써 후속의 재배선 패턴을 상기 완충막(16)의 하부면과 제 1 보호막(14)의 하부면에 직접 형성할 수 있다. 따라서 별도의 절연막 형성 공정 및 식각 공정을 필요로 하지 않아 공정이 단순해지고 공정 비용을 줄일 수 있다.
도 7을 참조하면, 상기 캐리어(1)를 상기 반도체 칩(10)으로 부터 분리시킨다. 이때 상기 접착막(3)이 양면 접착 테이프일 경우, 예를 들면 170도 이상의 열을 가해 양면 접착 테이프의 접착력을 상실시켜 상기 접착막(3)을 떼어낼 수 있다. 또는 상기 캐리어(1)가 유리로 형성되었을 경우, 상기 캐리어(1)의 후면으로부터 자외선을 조사하여 상기 양면 접착 테이프의 접착제를 경화시켜 접착력을 상실하도록 하여 떼어낼 수 있다. 또는 화학용품을 이용하여 상기 접착막(3)을 녹여 제거할 수도 있다. 이로써 상기 제 1 보호막(14)과 상기 완충막(16)의 하부면이 노출된다.
도 8을 참조하면, 상기 캐리어(1)로 부터 분리된 상기 반도체 칩(10)을 뒤집어 상기 제 1 면(10a)이 위를 향하도록 한다. 그리고 상기 제 1 보호막(14)과 상기 완충막(16)의 상부면들 전면에 시드막(20)을 콘포말하게 형성한다. 상기 시드막(20)은 증착 공정으로 형성될 수 있다. 상기 시드막(20)은 상기 도전 패드(12)와 접하도록 형성된다. 상기 시드막(20)은 구리, 니켈, 주석과 같은 금속 막으로 형성될 수 있다. 상기 시드막(20) 상에 재배선 패턴의 형태를 정의하는 포토레지스트 패턴들(22)을 형성한다. 상기 포토레지스트 패턴들(22)은 포토리소그라피 공정을 이용하여 형성될 수 있다. 그리고 상기 포토레지스트 패턴들(22)로 덮이지 않고 노출된 상기 시드막(20) 상에 도금 공정을 이용하여 재배선 패턴(24)을 형성한다.
도 9를 참조하면, 상기 포토레지스트 패턴들(22)을 선택적으로 제거하여 상기 시드막(20)을 노출시킨다. 그리고 상기 재배선 패턴들(24)을 식각 마스크로 이용하여 상기 재배선 패턴들(24)로 덮이지 않고 노출된 상기 시드막(20)을 제거하여 상기 제 1 보호막(14)과 상기 완충막(16)을 노출시킨다.
도 10을 참조하면, 상기 재배선 패턴들(24)의 일부와 그 사이의 상기 완충막(16) 및 상기 제 1 보호막(14)을 덮는 제 2 보호막(26)을 형성한다. 상기 제 2 보호막(26)은 폴리이미드 계열의 물질로 형성될 수 있다. 상기 제 2 보호막(26)으로 덮이지 않고 노출된 상기 재배선 패턴들(24) 상에 솔더볼(28)을 부착시킨다.
도 11을 참조하면, 싱귤레이션(singulation) 공정을 진행하여 상기 제 2 보호막(26), 상기 완충막(16) 및 상기 몰드막(18)을 절단하여 단위 반도체 패키지(100)로 분리한다. 이로써 도 1의 반도체 패키지(100)를 제조할 수 있다.
도 12는 도 1의 반도체 패키지의 변형 예이다.
도 12를 참조하면, 본 예에 따른 반도체 패키지(101)에서는 완충막(16)이 반도체 칩(10)의 측벽을 덮되 상부면(10b)을 덮지 않고 노출시킬 수 있다. 따라서 상기 반도체 칩(10)의 상부면(10b)은 몰드막(18)과 닿을 수 있다. 그 외의 구성은 도 1과 같을 수 있다.
도 12의 반도체 패키지(101)는 도 5와 같이 반도체 칩(10)의 측면과 상부면(10b)을 덮도록 완충막(16)을 형성한 후에, 상기 상부면(10b) 상의 상기 완충막(16)을 제거하여 상기 반도체 칩(10)의 상기 상부면(10b)을 노출시킨다. 상기 상부면(10b) 상의 상기 완충막(16)을 제거하는 단계는 선택적 노광 및 현상 공정을 통해 진행될 수 있다. 또는 평탄화 식각 공정에 의해 진행될 수도 있다. 후속 공정은 도 6 내지 11을 참조하여 설명한 바와 같을 수 있다.
<실시예 2>
도 13는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다. 본 실시예 2에 따른 반도체 패키지(102)는 적층된 복수개의 반도체 칩들을 포함하는 팬 아웃(fan-out) 웨이퍼 레벨 패키지 구조를 제공한다.
도 13을 참조하면, 본 실시예 2에 따른 반도체 패키지(102)에서는 제 1 반도체 칩(10) 상에 제 2 반도체 칩(40)이 적층된다. 상기 제 2 반도체 칩(40)과 상기 제 1 반도체 칩(10) 사이에 제 2 접착막(30)이 개재되어 이들을 서로 접착 및 고정시킨다. 상기 제 2 접착막(30)은 양면 접착 테이프이거나 또는 접착제일 수 있다. 상기 제 1 반도체 칩(10)의 하부면에는 제 1 도전 패드(12)가 노출되도록 배치되며, 제 1 보호막(14)으로 덮인다. 상기 제 2 반도체 칩(40)의 하부면에는 제 2 도전 패드(42)가 노출되도록 배치되며 제 2 보호막(44)으로 덮인다. 상기 제 1 보호막(14)과 상기 제 2 보호막(44)은 서로 동일할 수 있다. 상기 제 2 도전 패드(42)는 상기 제 1 반도체 칩(10)과 중첩되지 않고 노출된다. 상기 제 2 반도체 칩(40)의 폭은 상기 제 1 반도체 칩(10)의 폭 보다 넓을 수 있다. 완충막(16)은 상기 제 2 반도체 칩(40)의 측면, 상부면 및 하부면의 일부를 덮으며 상기 제 1 반도체 칩(10)의 측면을 덮는다. 상기 완충막(16) 상에는 몰드막(18)이 배치된다.
제 1 재배선 패턴(24a)은 상기 제 1 보호막(14) 하부면에 배치되며, 상기 제 1 보호막(14)을 관통하여 상기 제 1 도전 패드(12)와 전기적으로 연결될 수 있다. 또한 제 2 재배선 패턴(24b)은 상기 완충막(16) 하부면에 배치되며 상기 완충막(16)을 관통하여 상기 제 2 도전 패드(42)와 전기적으로 연결될 수 있다. 상기 재배선 패턴들(24a, 24b)의 일부, 상기 완충막(16) 및 상기 제 1 보호막(14)의 일부는 제 3 보호막(26)으로 덮인다. 상기 제 1 재배선 패턴(24a)과 상기 제 1 보호막(14) 사이 그리고 상기 제 1 재배선 패턴(24a)과 상기 제 1 도전 패드(12) 사이에는 제 1 시드막 패턴(20a)이 개재된다. 상기 제 2 재배선 패턴(24b)과 상기 완충막(16) 사이 그리고 상기 제 2 재배선 패턴(24b)과 상기 제 2 도전 패드(42) 사이에는 제 2 시드막 패턴(20b)이 개재된다. 상기 제 3 보호막(26)으로 덮이지 않고 노출된 제 1 재배선 패턴(24a)에는 제 1 솔더볼(28a)이 부착되고 제 2 재배선 패턴(24b)에는 제 2 솔더볼(28b)이 부착될 수 있다.
그외의 구성은 실시예 1과 동일/유사할 수 있다.
본 실시예 2에서 적층된 반도체 칩들의 갯수는 두 개이나 이에 제한되지 않고 3개 이상일 수 있음은 당업자에게 자명한 것이다.
도 14 내지 19는 도 13의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 14를 참조하면, 캐리어(1) 상에 제 1 접착막(3)을 형성한다. 상기 제 1 접착막(3) 상에 제 1 반도체 칩(10)을 부착시킨다. 상기 제 1 반도체 칩(10)의 상부면에 제 2 접착막(30)을 형성하고, 상기 제 2 접착막(30) 상에 제 2 반도체 칩(40)을 부착시킨다. 상기 제 1 반도체 칩(10)의 하부면에는 제 1 도전 패드(12)가 노출되도록 배치되며, 제 1 보호막(14)으로 덮인다. 상기 제 2 반도체 칩(40)의 하부면에는 제 2 도전 패드(42)가 노출되도록 배치되며 제 2 보호막(44)으로 덮인다. 상기 제 2 반도체 칩(40)을 상기 제 2 접착막(30) 상에 부착시킬 때, 상기 제 2 도전 패드(42)가 상기 제 1 반도체 칩(10)과 중첩되지 않고 노출되도록 한다.
도 15를 참조하면, 상기 제 2 반도체 칩(40) 상에 완충막(16)을 형성하여 상기 제 2 반도체 칩(40)의 상부면, 측면 및 하부 일부와 상기 제 1 반도체 칩(10)의 측면을 덮는다. 상기 완충막(16)은 실시예 1에서 설명한 바와 같이 감광성 수지 용액을 코팅한 후, 경화함으로써 형성될 수 있다. 상기 완충막(16)을 형성한 후에 상기 완충막(16) 상에 몰드막(18)을 형성한다.
도 16을 참조하면, 상기 캐리어(1)를 상기 제 1 반도체 칩(10)으로 부터 분리시킨다. 이때 상기 제 1 접착막(3)이 양면 접착 테이프일 경우, 예를 들면 170도 이상의 열을 가해 양면 접착 테이프의 접착력을 상실시켜 상기 제 1 접착막(3)을 떼어낼 수 있다. 이때 상기 접착막들(3,30)의 경화 온도를 달리하여 상기 제 1 접착막(3)을 떼어낼 때 상기 제 2 접착막(30)은 떨어지지 않도록 할 수 있다. 또는 상기 캐리어(1)가 유리로 형성되었을 경우, 상기 캐리어(1)의 후면으로부터 자외선을 조사하여 상기 양면 접착 테이프의 접착제를 경화시켜 접착력을 상실하도록 하여 떼어낼 수 있다. 또는 화학용품을 이용하여 상기 제 1 접착막(3)을 녹여 제거할 수도 있다. 이로써 상기 제 1 보호막(14)과 상기 완충막(16)의 하부면이 노출된다. 이때 상기 제 2 접착막(30)의 접착력은 그대로 유지될 수 있다. 상기 캐리어(1)로 부터 분리된 상기 제 1 및 제 2 반도체 칩들(10, 40)을 뒤집어 하부면이 위를 향하도록 한다. 그리고 상기 제 1 보호막(14)과 상기 완충막(16)의 상부면들 전면에 개구부(52)를 가지는 마스크 패턴(50)을 형성한다. 상기 마스크 패턴(50)은 상기 완충막(16)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 마스크 패턴(50)은 SOH(Spin on Hardmask) 막, ACL(Amorphous Carbon layer), 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막, 금속 산화막 및 포토레지스트 패턴 중에 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 개구부(52)는 상기 제 2 도전 패드(42)와 수직적으로 중첩될 수 있다.
도 17 및 18을 참조하면, 상기 마스크 패턴(50)을 식각 마스크로 이용하여 상기 완충막(16)을 식각하여 상기 제 2 도전 패드(42)를 노출시킨다. 그리고 상기 마스크 패턴(50)을 제거하여 상기 완충막(16) 및 상기 제 1 보호막(14)의 상부면들을 노출시킨다. 이로써 상기 완충막(16)에 상기 개구부(52)가 전사되어 형성된다.
도 19를 참조하면, 도 8 및 9를 참조하여 설명한 바와 같이, 시드막(미도시)을 콘포말하게 형성하고, 이 위에 포토레지스트 패턴(미도시)을 형성하고 이를 이용하여 재배선 패턴들(24a, 24b)을 도금 공정으로 선택적으로 형성한다. 그리고 상기 포토레지스트 패턴(미도시)과 그 하부의 시드막(미도시)을 제거하여 시드막 패턴들(20a, 20b)을 형성한다. 상기 재배선 패턴들(24a, 24b)의 일부와 그 사이의 상기 완충막(16) 및 상기 제 1 보호막(14)을 덮는 제 3 보호막(26)을 형성한다. 상기 제 3 보호막(26)은 폴리이미드 계열의 물질로 형성될 수 있다. 상기 제 3 보호막(26)으로 덮이지 않고 노출된 상기 재배선 패턴들(24a, 24b) 상에 솔더볼들(28a, 28b)을 부착시킨다.
후속으로 싱귤레이션(singulation) 공정을 진행하여 상기 제 3 보호막(26), 상기 완충막(16) 및 상기 몰드막(18)을 절단하여 단위 반도체 패키지(102)로 분리한다. 이로써 도 13의 반도체 패키지(102)를 제조할 수 있다.
<실시예 3>
도 20은 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다. 본 실시예 3에 따른 상기 반도체 패키지(103)는 팬 아웃(fan-out) 웨이퍼 레벨 패키지들이 적층된 패키지 온 패키지 구조를 제공한다.
도 20을 참조하면, 본 실시예 3에 따른 반도체 패키지(103)는 제 1 반도체 패키지(103) 상에 제 2 반도체 패키지(104)가 실장된 구조를 가진다.
상기 제 1 반도체 패키지(103)는 제 1 반도체 칩(10)을 포함한다. 상기 제 1 반도체 칩(10)의 하부면에는 제 1 도전 패드(12)가 노출되도록 배치되며, 제 1 보호막(14)으로 덮인다. 상기 제 1 반도체 칩(10)의 상부면 및 측면은 제 1 완충막(16)으로 덮인다. 상기 제 1 보호막(14)의 하부면 및 상기 제 1 완충막(16)의 하부면에는 제 1 재배선 패턴들(24)이 배치되며, 상기 제 1 도전 패드(12)와 전기적으로 연결된다. 상기 제 1 재배선 패턴(24)과 상기 제 1 도전 패드(12) 사이, 상기 제 1 재배선 패턴(24)과 상기 제 1 보호막(14) 사이 그리고 상기 제 1 재배선 패턴(24)과 상기 제 1 완충막(16) 사이에는 제 1 시드막 패턴(20)이 개재될 수 있다. 상기 제 1 재배선 패턴들(24)의 일부, 상기 제 1 완충막(16) 및 상기 제 1 보호막(14)의 일부는 제 2 보호막(26)으로 덮인다. 상기 제 2 보호막(26)으로 덮이지 않고 노출된 상기 제 1 재배선 패턴들(24)에는 제 1 솔더볼들(28)이 부착된다. 상기 제 1 완충막(16) 상에는 제 1 몰드막(18)이 배치된다.
계속해서, 관통 비아(64)는 상기 제 1 몰드막(18)과 상기 제 1 완충막(16)을 관통하여 상기 제 1 재배선 패턴들(24)과 전기적으로 연결된다. 상기 관통 비아(64)와 상기 제 1 몰드막(18) 사이, 상기 관통 비아(64)와 상기 제 1 완충막(16) 사이, 그리고 상기 제 1 시드막 패턴(20) 사이에는 관통 시드막 패턴(66)이 개재될 수 있다. 상기 몰드막(18)의 상부면에는 제 2 재배선 패턴(70)이 배치된다. 상기 제 2 재배선 패턴(70)은 상기 관통 비아(64)와 전기적으로 연결된다. 상기 제 2 재배선 패턴(70)과 상기 몰드막(18) 사이, 그리고 상기 제 2 재배선 패턴(70)과 상기 관통 비아(64) 사이에는 제 2 시드막 패턴(68)이 개재될 수 있다. 상기 제 2 재배선 패턴(70)의 일부 및 상기 몰드막(18)의 상부면은 제 3 보호막(72)으로 덮일 수 있다. 상기 제 3 보호막(72)은 상기 제 2 재배선 패턴(70)의 일부를 노출시킨다.
상기 제 2 반도체 패키지(104)는 제 2 반도체 칩(80)을 포함한다. 상기 제 2 반도체 칩(80)의 하부면에는 제 2 도전 패드(82)가 노출되도록 배치되며, 제 4 보호막(84)으로 덮인다. 상기 제 2 반도체 칩(80)의 상부면 및 측면은 제 2 완충막(86)으로 덮인다. 상기 제 2 완충막(86)은 제 2 몰드막(88)으로 덮인다. 상기 제 4 보호막(84)의 하부면 및 상기 제 1 완충막(86)의 하부면에는 제 3 재배선 패턴들(94)이 배치되며, 상기 제 2 도전 패드(82)와 전기적으로 연결된다. 상기 제 3 재배선 패턴(94)과 상기 제 2 도전 패드(82) 사이, 상기 제 3 재배선 패턴(94)과 상기 제 4 보호막(96) 사이 그리고 상기 제 3 재배선 패턴(94)과 상기 제 2 완충막(86) 사이에는 제 3 시드막 패턴(90)이 개재될 수 있다. 상기 제 3 재배선 패턴들(94)의 일부, 상기 제 2 완충막(86) 및 상기 제 4 보호막(84)의 일부는 제 5 보호막(96)으로 덮인다. 상기 제 5 보호막(96)은 상기 제 3 재배선 패턴들(94)의 일부를 노출시킨다.
상기 제 3 재배선 패턴들(94)과 상기 제 2 재배선 패턴들(70) 사이에는 제 2 솔더볼(98)이 개재되어 이들을 전기적으로 연결시킨다.
상기 제 1 보호막(14)과 상기 제 4 보호막(96)은 실시예 1의 제 1 보호막(14)에 대응될 수 있으며 서로 동일한 물질을 포함할 수 있다. 상기 제 2 보호막(26), 상기 제 3 보호막(72) 및 상기 제 5 보호막(96)은 실시예 1의 제 2 보호막(26)에 대응될 수 있으며 서로 동일한 물질을 포함할 수 있다. 상기 제 1 내지 제 3 재배선 패턴들(24, 70, 94), 상기 시드막 패턴들(20, 66, 68, 90) 및 상기 관통 비아(64)은 구리, 니켈, 주석등과 같은 금속막으로 형성될 수 있다. 상기 제 1 및 제 2 완충막들(16, 86)은 실시예 1의 완충막(16)에 대응될 수 있다. 상기 제 1 및 제 2 몰드막들(18, 88)은 실시예 1의 몰드막(18)에 대응될 수 있다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩(80)은 서로 같을 수도 있고 다를 수도 있다. 만약 다를 경우, 예를 들면 상기 제 1 반도체 칩(10)은 로직 칩일 수 있으며 상기 제 2 반도체 칩(80)은 메모리 칩일 수 있다. 그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 21 내지 25는 도 20의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 제 2 반도체 패키지(104)는 실시예 1의 도 1의 반도체 패키지(100)와 구성이 거의 동일하므로 제조하는 과정도 동일할 수 있다. 그러나 제 1 반도체 패키지(103)의 형태는 실시예 1의 도 1의 반도체 패키지(100)와 다르므로, 상기 제 1 반도체 패키지(103)를 형성하는 과정에 대하여 구체적으로 설명하기로 한다.
도 21을 참조하면, 실시예 1에서 도 4 내지 9를 참조하여 설명한 바와 같이, 제 1 반도체 칩(10)의 상부면과 측면을 덮는 제 1 완충막(16)을 형성한다. 상기 제 1 완충막(16) 상에 제 1 몰드막(18)을 형성한다. 제 1 보호막(14)과 상기 제 1 완충막(16) 하부면에 제 1 시드막 패턴(20), 제 1 재배선 패턴(24) 및 제 2 보호막(26)을 형성한다.
도 22를 참조하면, 상기 제 1 몰드막(18) 및 상기 제 1 완충막(16)의 일부를 제거하여 상기 제 1 시드막 패턴(20)을 노출시키는 관통홀(62)을 형성한다. 상기 관통홀(62)을 형성하는 공정은 식각 공정일 수도 있고 또는 레이저를 이용할 수도 있다.
도 23을 참조하면, 상기 관통홀(62)이 형성된 상기 제 1 몰드막(18) 상에 관통 시드막을 콘포말하게 형성하고 도금 공정을 진행하여 상기 관통홀(62)을 채우는 도금막을 형성한다. 그리고 상기 도금막에 대하여 평탄화 식각 공정을 진행하여 상기 관통홀(62) 안에 관통 시드막 패턴(66)과 관통 비아(64)를 형성하고 상기 제 1 몰드막(18)의 상부면을 노출시킨다.
도 24를 참조하면, 상기 제 1 몰드막(18)의 상부면 상에 도 8 내지 10을 참조하여 설명한 바와 같은 방법으로 제 2 시드막 패턴(68), 제 2 재배선 패턴(70) 및 제 3 보호막(72)을 형성한다. 상기 제 2 보호막(26)으로 덮이지 않고 노출된 상기 제 1 재배선 패턴(24)에 제 1 솔더볼(28)을 부착시킨다.
도 25를 참조하면, 싱귤레이션 공정을 진행하여 단위 제 1 반도체 패키지(103) 별로 분리한다. 이와 같이 제 1 반도체 패키지(103)를 형성한 후에, 상기 제 1 반도체 패키지(103) 상에 제 2 반도체 패키지(104)를 위치시킨다.
상기 제 2 반도체 패키지(104)는 실시예 1의 반도체 패키지(100)의 형성 방법과 동일하게 형성될 수 있다. 상기 제 2 반도체 패키지(104)는 제 2 반도체 칩(80)을 포함한다. 상기 제 2 반도체 칩(80)의 하부면에는 제 2 도전 패드(82)가 노출되도록 배치되며, 제 4 보호막(84)으로 덮인다. 상기 제 2 반도체 칩(80)의 상부면 및 측면은 제 2 완충막(86)으로 덮인다. 상기 제 2 완충막(86)은 제 2 몰드막(88)으로 덮인다. 상기 제 4 보호막(84)의 하부면 및 상기 제 1 완충막(86)의 하부면에는 제 3 재배선 패턴들(94)이 배치되며, 상기 제 2 도전 패드(82)와 전기적으로 연결된다. 상기 제 3 재배선 패턴(94)과 상기 제 2 도전 패드(82) 사이, 상기 제 3 재배선 패턴(94)과 상기 제 4 보호막(96) 사이 그리고 상기 제 3 재배선 패턴(94)과 상기 제 2 완충막(86) 사이에는 제 3 시드막 패턴(90)이 개재될 수 있다. 상기 제 3 재배선 패턴들(94)의 일부, 상기 제 2 완충막(86) 및 상기 제 4 보호막(84)의 일부는 제 5 보호막(96)으로 덮인다. 상기 제 5 보호막(96)으로 덮이지 않은 상기 제 3 재배선 패턴들(94)에는 제 2 솔더볼(98)이 부착된다.
도 20을 재차 참조하여, 상기 제 2 반도체 패키지(104)를 상기 제 1 반도체 패키지(103) 상에 위치시킬 때, 상기 제 2 솔더볼(98)이 상기 제 2 재배선 패턴(70)과 접하도록 위치시킨다. 그리고 상기 제 2 솔더볼(98)을 가열시켜 상기 제 2 솔더볼(98)을 상기 제 2 재배선 패턴(70)에 융착시키도록 한다. 이로써 도 20의 반도체 패키지(105)를 형성할 수 있다. 그 외의 제조 과정은 실시예 1과 동일/유사할 수 있다.
도 26 및 27은 도 20의 변형예들에 따른 단면도들이다.
도 26을 참조하면, 본 예에 따른 반도체 패키지(106)의 제 1 반도체 패키지(103a)는 도 20의 제 2 시드막 패턴(68), 제 2 재배선 패턴(70) 및 제 3 보호막(72)을 포함하지 않는다. 상기 반도체 패키지(106)에서 제 2 솔더볼(98)이 관통 비아(18)와 직접 접하며, 제 1 몰드막(18)의 상부면이 노출될 수 있다. 그 외의 구성은 도 20을 참조하여 설명한 바와 같다.
도 27을 참조하면, 본 예에 따른 반도체 패키지(107)의 제 1 반도체 패키지(103b)에서는 관통 비아(64a)와 제 2 재배선 패턴(64b)이 하나로 연결된 일체의 막으로 되며, 관통 시드막 패턴(66a)와 제 2 시드막 패턴(66b)이 하나로 연결된 일체의 막으로 된다. 본 예에서 관통홀(62)의 폭은 도 22의 것보다 좁을 수 있다. 그 외의 구성은 도 20을 참조하여 설명한 바와 같다.
도 27의 상기 제 1 반도체 패키지(103b)를 형성하는 과정은 도 22에서 상기 관통홀(62)의 폭을 보다 좁게 형성한 상태에서 시드막을 형성하고 도금 공정 및 식각 공정을 진행하여 상기 관통 시드막 패턴(66a), 상기 제 2 시드막 패턴(66b), 상기 관통 비아(64a) 및 상기 제 2 재배선 패턴(64b)을 동시에 형성한다. 이때 도 23과 같은 평탄화 식각 공정을 진행하지는 않는다. 그리고 도 24 및 25를 참조하여 설명한 바와 같은 후속 공정을 진행하여 상기 반도체 패키지(107)를 형성할 수 있다.
<실시예 4>
도 28은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 28을 참조하면, 본 실시예 4에 따른 반도체 패키지(108)에서는 제 1 반도체 칩(10) 상에 제 2 반도체 칩(40)이 적층되어 실장된다. 상기 제 1 반도체 칩(10)과 상기 제 2 반도체 칩(40)은 각각 내부를 관통하는 관통비아(11)를 포함할 수 있다. 상기 제 2 반도체 칩(40)과 상기 제 1 반도체 칩(10) 사이에 제 1 솔더볼(13)에 의해 플립 칩 본딩 방식으로 실장될 수 있다. 상기 제 1 솔더볼(13)은 상기 관통 비아들(11)과 전기적으로 연결된다. 상기 제 1 반도체 칩(10)의 하부면에는 제 1 보호막(14)이 배치된다. 상기 제 1 및 제 2 반도체 칩들(10, 40)의 상부면 및 측면은 완충막(16)으로 덮인다. 상기 완충막(16) 상에는 몰드막(18)이 배치된다. 상기 제 1 보호막(14)과 상기 완충막(16) 하부면에는 시드막 패턴(20), 재배선 패턴(24) 및 제 2 보호막(26)이 배치된다. 상기 재배선 패턴(24)의 하부면에는 제 2 솔더볼(28)이 부착된다.
도 28에서 상기 관통 비아들(11)과 상기 제 1 솔더볼(13)이 직접 접하는 것으로 도시되었으나, 상기 반도체 칩들(10, 40)의 상하부면에 도 20을 참조하여 설명한 바와 같이 추가적으로 재배선 패턴들을 형성하고 상기 제 1 솔더볼(13)이 이 재배선 패턴들과 접할 수도 있다.
그 외의 구성 및 제조 방법은 실시예 1 내지 3을 참조하여 설명한 바와 동일/유사할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 29를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 30은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 30을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 31은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 31을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 캐리어
3, 30: 접착막
10, 40, 80: 반도체 칩
11, 64, 64a: 관통비아
12, 42, 82: 도전 패드
13, 28, 98: 솔더볼
14, 26, 84, 72, 84, 96: 보호막
16, 86: 완충막
18, 88: 몰드막
20, 66, 66a, 66b, 68, 90: 시드막 패턴
24, 64b, 70, 94: 재배선 패턴
52, 62: 홀(hole)
100~108: 반도체 패키지

Claims (20)

  1. 서로 대향되는 제 1 면과 제 2 면, 상기 제 1 면에 노출되는 제 1 도전 패턴, 및 상기 제 1 면을 덮으며 상기 제 1 도전 패턴을 노출시키는 제 1 보호막을 포함하는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 적어도 일 측면을 덮는 완충막;
    상기 제 1 반도체 칩의 상기 제 2 면 상에 배치되며 상기 완충막을 덮는 몰드막; 및
    상기 제 1 보호막의 하부면에 배치되며 상기 제 1 보호막을 관통하여 상기 제 1 반도체 칩과 전기적으로 연결되는 제 1 재배선 패턴을 포함하며,
    상기 완충막은 상기 몰드막과 다른 물리적 특성을 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 완충막은 상기 제 1 보호막과 동일한 물질을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 완충막은 50~100ppm/℃의 열팽창 계수를 가지는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 완충막은 1~4 GPa의 탄성계수를 가지는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 완충막의 하부면의 높이는 상기 제 1 보호막의 하부면의 높이와 같거나 보다 높은 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 완충막은 연장되어 상기 반도체 칩의 상기 제 2 면과 상기 몰드막 사이에 개재되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 재배선 패턴은 연장되어 상기 완충막 하부면과 접하며,
    상기 제 1 재배선 패턴과 접하는 외부 단자를 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 보호막 및 상기 완충막의 하부면들 및 상기 제 1 재배선 패턴의 일부를 덮는 제 2 보호막을 더 포함하되,
    상기 제 2 보호막은 상기 제 1 보호막 및 상기 완충막과 동일한 물질을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 2 보호막은 상기 완충막에 의해 상기 몰드막과 이격되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩 상에 적층되며 상기 몰드막으로 덮이되 제 2 도전 패턴을 포함하는 제 2 반도체 칩을 더 포함하며,
    상기 완충막은 연장되어 상기 제 2 반도체 칩의 적어도 일 측면과 하부면을 덮는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 2 도전 패턴은 상기 제 1 반도체 칩과 중첩되지 않으며,
    상기 완충막 하부면에 배치되며 상기 완충막을 관통하여 상기 제 2 도전 패턴과 전기적으로 연결되는 제 2 재배선 패턴을 더 포함하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제 1 도전 패턴은 상기 제 1 반도체 칩의 내부를 관통하는 제 1 관통비아이며,
    상기 제 2 도전 패턴은 상기 제 2 반도체 칩의 내부를 관통하는 제 2 관통비아이며,
    상기 제 1 관통비아와 상기 제 2 관통 비아 사이에 개재되어 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결시키는 범프를 더 포함하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 몰드막과 상기 완충막을 관통하여 상기 제 1 재배선 패턴과 전기적으로 연결되는 관통 비아를 더 포함하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 몰드막 상에 배치되며 상기 관통비아와 전기적으로 연결되는 상부 반도체 패키지를 더 포함하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 몰드막 상에 배치되며 상기 관통 비아와 전기적으로 연결되는 제 2 재배선 패턴을 더 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 관통 비아와 상기 제 2 재배선 패턴은 일체형으로 형성되는 반도체 패키지.
  17. 캐리어 상에 제 1 도전 패턴을 포함하는 제 1 반도체 칩을 위치시키는 단계;
    상기 제 1 반도체 칩의 적어도 일 측면을 덮도록 완충막을 형성하는 단계;
    상기 완충막 상에 몰드막을 형성하는 단계;
    상기 제 1 반도체 칩을 상기 캐리어로부터 분리시키는 단계; 및
    상기 제 1 반도체 칩의 하부면에 상기 제 1 도전 패턴과 전기적으로 연결되는 제 1 재배선 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 완충막을 형성하는 단계는,
    상기 제 1 반도체 칩 상에 상기 완충막을 도포하는 단계를 포함하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 반도체 칩 상의 상기 완충막을 제거하여 상기 제 1 반도체 칩의 상부면을 노출시키는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 17 항에 있어서,
    상기 완충막을 형성하기 전에, 상기 제 1 반도체 칩 상에 상기 제 1 반도체 칩과 중첩되지 않는 제 2 도전 패턴을 포함하는 제 2 반도체 칩을 위치시키는 단계; 및
    상기 제 1 재배선 패턴을 형성하기 전에 상기 완충막을 패터닝하여 상기 제 2 도전 패턴을 노출시키는 홀을 형성하는 단계를 더 포함하며,
    상기 제 1 재배선 패턴은 상기 홀을 채우는 반도체 패키지의 제조 방법.
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