WO2020130609A1 - 반도체 패키지 - Google Patents

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pressure reducing
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signal
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송명수
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주식회사 실리콘웍스
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    • Y02E60/10—Energy storage using batteries

Definitions

  • the present invention relates to a semiconductor package.
  • the semiconductor package is mounted on a substrate and manufactured in various types of semiconductor devices.
  • Such a semiconductor package includes a semiconductor chip and a mold layer formed on the semiconductor chip.
  • a number of circuit elements that perform a predetermined function are formed on the semiconductor chip.
  • the mold layer is formed on the upper surface of the semiconductor chip to protect the semiconductor chip.
  • the mold layer is formed on the upper surface of the semiconductor chip under high pressure, and thus, a high pressure is applied to the semiconductor chip in the process of forming the mold layer.
  • the high pressure is transmitted to the circuit element formed on the semiconductor chip, so that the electrical characteristics of the circuit element can be changed. More specifically, when a high pressure is applied to the circuit element, a piezoelectric phenomenon may occur and a signal error may occur in the circuit element.
  • An object of the present invention is to provide a semiconductor package that can reduce the occurrence of piezoelectric phenomenon in the circuit element of the semiconductor chip in the process of forming the mold layer.
  • One embodiment of the present invention is a support; A semiconductor chip provided on the support portion and including a plurality of signal pads; A buffer layer provided on the semiconductor chip; An adhesive layer provided on the buffer layer; A pressure reducing layer provided on the adhesive layer; And a mold layer provided on the pressure reducing layer.
  • Another embodiment of the present invention is a support; A first semiconductor chip and a second semiconductor chip provided on the support, each including a plurality of signal pads; A plurality of electrode pads provided to be spaced apart from the support portion outside the support portion; A first wire connecting one signal pad of the first semiconductor chip and one signal pad of the second semiconductor chip, and one signal pad of another signal pad of the first semiconductor chip and one electrode pad A wire including a second wire and a third wire connecting the other signal pad and the other electrode pad of the second semiconductor chip; A buffer layer provided on the first semiconductor chip; An adhesive layer provided on the buffer layer; A pressure reducing layer provided on the adhesive layer; And a mold layer provided on the pressure reducing layer.
  • the present invention also includes the above-described semiconductor package, the second semiconductor chip is provided with a voltage sensing unit, the first semiconductor chip receives the detection voltage from the voltage sensing unit voltage information data that is digital data It provides a battery management system equipped with a microcontroller that converts to and transmits it to the master controller.
  • a pressure reducing layer is formed on a semiconductor chip, thereby reducing pressure applied to a circuit element formed in the semiconductor chip, thereby minimizing signal errors of the circuit element due to piezoelectric phenomenon.
  • a buffer layer is further provided between the semiconductor chip and the pressure reducing layer, so that the pressure applied to the circuit element formed in the semiconductor chip is minimized, and the circuit due to the piezoelectric phenomenon is minimized. Device signal errors can be minimized.
  • FIG. 1 is a schematic top view of a semiconductor package according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention.
  • FIG. 7A is a block diagram of a battery management system that can be applied to the semiconductor package of the present invention
  • FIG. 7B is a block diagram of a slave controller of the battery management system that can be applied to the semiconductor package of the present invention.
  • each of the features of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving may be possible, and each of the embodiments may be independently performed with respect to each other or may be implemented together in an association relationship. It might be.
  • FIG. 1 is a schematic top view of a semiconductor package according to an embodiment of the present invention.
  • the semiconductor package according to an embodiment of the present invention is a support 100, a semiconductor chip 200, a plurality of electrode pads 300, a plurality of wires 400, a buffer layer 500, pressure It comprises a reduction layer 600 and the mold layer 700.
  • the support part 100 supports the semiconductor chip 200.
  • the support part 100 is provided to have a larger area than the semiconductor chip 200 while overlapping the semiconductor chip 200.
  • the support part 100 may be formed in a shape corresponding to the semiconductor chip 200. For example, when the semiconductor chip 200 is formed in a predetermined square shape, the support part 100 may be formed in a square shape corresponding to the semiconductor chip 200, but is not limited thereto.
  • the support part 100 may additionally perform a heat dissipation function, and for this purpose, the support part 100 may be made of a metal material having excellent heat dissipation effect, such as copper (Cu).
  • a metal material having excellent heat dissipation effect such as copper (Cu).
  • the semiconductor chip 200 may be disposed in a central region of the semiconductor package.
  • the semiconductor chip 200 may be formed of various driving chips for driving the display device, but is not limited thereto.
  • the semiconductor chip 200 is provided with a plurality of signal pads 210.
  • the plurality of signal pads 210 are arranged to be spaced apart from each other in the outer region of the semiconductor chip 200.
  • the plurality of signal pads 210 are a plurality of input signal pads for inputting various signals supplied from an external device to circuit elements in the semiconductor chip 200 and various signals generated by circuit elements in the semiconductor chip 200. It comprises a plurality of output signal pads for output to an external device.
  • the type and position of the input signal pad and the output signal pad may be changed in various forms known in the art.
  • the plurality of electrode pads 300 are arranged to be spaced apart from each other in an outer region of the semiconductor package.
  • the plurality of electrode pads 300 may be formed in a number corresponding to the number of the signal pads 210 of the semiconductor chip 200, but is not limited thereto.
  • the plurality of electrode pads 300 may include a plurality of input electrode pads and a plurality of output electrode pads.
  • the plurality of wires 400 electrically connect the plurality of signal pads 210 of the semiconductor chip 200 and the plurality of electrode pads 300.
  • One signal pad 210 and one electrode pad 300 may be electrically connected one-to-one by the wire 400.
  • the present invention is not limited thereto, and one wire 400 connected to one signal pad 210 may be electrically connected to the plurality of electrode pads 300, and a plurality of signals connected to the plurality of signal pads 210, respectively.
  • the wire 400 may be electrically connected to one electrode pad 300.
  • the buffer layer 500 is formed on the semiconductor chip 200.
  • the buffer layer 500 may be formed to have a shape corresponding to the shape of the semiconductor chip 200.
  • the outermost line of the buffer layer 500 may coincide with the outermost line of the semiconductor chip 200.
  • the buffer layer 500 is provided with a plurality of first open areas 510. That is, the plurality of first open areas 510 may be formed in a shape corresponding to the plurality of signal pads 210 at positions corresponding to the plurality of signal pads 210.
  • the buffer layer 500 is provided between the semiconductor chip 200 and the pressure reducing layer 600 to block the lower surface of the pressure reducing layer 600 from directly contacting the upper surface of the semiconductor chip 200.
  • the buffer layer 500 is further provided between the semiconductor chip 200 and the pressure reducing layer 600, thereby forming a circuit in the semiconductor chip 200 Since the pressure applied to the device is minimized, signal errors of the circuit device due to the piezoelectric phenomenon can be minimized.
  • the buffer layer 500 may also serve to protect the peripheral region of the semiconductor chip 200 that does not overlap the pressure reducing layer 600.
  • the thin layer 500 may be made of an insulating material, and in particular, it may be preferable to be made of an organic insulating material such as polyimide in terms of buffer effect.
  • the pressure reducing layer 600 may be formed to have a shape corresponding to the semiconductor chip 200 while overlapping the semiconductor chip 200, but is not limited thereto.
  • the pressure reducing layer 600 is formed on the semiconductor chip 200, and in this case, in order to allow a plurality of signal pads 210 of the semiconductor chip 200 to be exposed to the outside, the pressure reducing layer 600 ) Is formed so as not to overlap with the plurality of signal pads 210. Therefore, the pressure reducing layer 600 may be formed in an inner region of the plurality of signal pads 210 while having a smaller area than the semiconductor chip 200.
  • the pressure reducing layer 600 absorbs high pressure generated when forming the mold layer 700 or blocks the high pressure from being directly applied to the semiconductor chip 200. As described above, according to an embodiment of the present invention, by forming the pressure reducing layer 600 on the semiconductor chip 200, the pressure applied to the circuit element formed in the semiconductor chip 200 is reduced to generate a piezoelectric phenomenon. The signal error of the circuit element by can be minimized.
  • the pressure reducing layer 600 is formed on the semiconductor chip 200, if the difference between the strain of the pressure reducing layer 600 and the strain between the semiconductor chip 200 at a high temperature is large, the pressure reducing layer Due to (600), the semiconductor chip 200 may be warped.
  • the deviation between the coefficient of thermal expansion of the pressure reducing layer 600 and the coefficient of thermal expansion of the semiconductor chip 200 is preferably within ⁇ 10.
  • the coefficient of thermal expansion of the pressure reducing layer 600 may be preferably from 2.6 ppm/°C to 3.0 ppm/°C.
  • the coefficient of thermal expansion of the pressure reducing layer 600 and the coefficient of thermal expansion of the semiconductor chip 200 are the same, and in this case, the pressure reducing layer 600 is made of the same material as the semiconductor chip 200. It can be done.
  • the pressure reducing layer 600 may be formed of a raw silicon wafer in which a circuit element forming process is not performed.
  • the mold layer 700 may be formed to define the outer shape of the semiconductor package.
  • the mold layer 700 may be made of various materials known in the art.
  • FIG. 2 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
  • the semiconductor package according to an embodiment of the present invention is a support 100, a semiconductor chip 200, a plurality of electrode pads 300, a plurality of wires 400, a buffer layer 500, pressure It comprises a reduction layer 600, a mold layer 700 and the adhesive layer (810, 820).
  • the support part 100 is provided below the semiconductor chip 200 to support the semiconductor chip 200.
  • a heat sink may be additionally configured on the lower surface of the support part 100 to more easily dissipate heat generated from the semiconductor chip 200 to the outside.
  • the semiconductor chip 200 is formed on the support portion 100 and is fixed to the upper surface of the support portion 100 through the first adhesive layer 810.
  • a plurality of signal pads 210 are formed in an outer region of the upper surface of the semiconductor chip 200.
  • the plurality of signal pads 210 are electrically connected to the plurality of electrode pads 300 through the plurality of wires 400. Therefore, the upper surfaces of the plurality of signal pads 210 are exposed by the buffer layer 500 for connection with the plurality of wires 400.
  • the plurality of electrode pads 300 are disposed to be spaced apart from each other in a peripheral area of the semiconductor package. That is, the plurality of electrode pads 300 are provided to be spaced apart from the support portion 100 outside the support portion 100. In particular, the plurality of electrode pads 300 are arranged on the outermost line of the semiconductor package. Can be. The plurality of electrode pads 300 may be disposed at the same height as the support portion 100, but is not limited thereto.
  • the plurality of wires 400 connect between the plurality of signal pads 210 of the semiconductor chip 200 and the plurality of electrode pads 300.
  • One end of the wire 400 is connected to the plurality of signal pads 210 and the other end of the wire 400 is connected to the electrode pads 300.
  • the buffer layer 500 is provided on the upper surface of the semiconductor chip 200. That is, the lower surface of the buffer layer 500 is in contact with the upper surface of the semiconductor chip 200.
  • the buffer layer 500 may be formed on the entire upper surface of the semiconductor chip 200 except for regions overlapping the plurality of signal pads 210. That is, the buffer layer 500 is provided with a first open area 510 in the area of the plurality of signal pads 210 so that the plurality of signal pads 210 may be exposed. The first open area 510 is formed to penetrate from the upper surface to the lower surface of the buffer layer 500.
  • one end of the buffer layer 500 for example, the left end corresponds to one end of the semiconductor chip 200, for example, the left end, and the other end of the buffer layer 500, for example, the right end, of the semiconductor chip 200 It may coincide with the other end of, for example, the right end.
  • the thickness of the buffer layer 500 may be smaller than the thickness of the signal pad 210, and accordingly , At least a portion of the signal pad 210 is exposed to the outside of the buffer layer 500 and the upper surface of the signal pad 210 may be formed at a position higher than the upper surface of the buffer layer 500.
  • the pressure reducing layer 600 is formed on the buffer layer 500 and is fixed to the upper surface of the buffer layer 500 through the second adhesive layer 820.
  • the pressure reducing layer 600 is formed not to overlap the plurality of signal pads 210. Accordingly, one end of the pressure reducing layer 600, for example, the left end, does not coincide with one end of each of the buffer layer 500 and the semiconductor chip 200, for example, the left end, and the other end of the pressure reducing layer 600. , for example, the right end does not coincide with the other end of each of the buffer layer 500 and the semiconductor chip 200, for example, the right end.
  • the pressure reducing layer 600 In order to absorb the high pressure generated when forming the mold layer 700 or to prevent the high pressure from being directly applied to the semiconductor chip 200, the pressure reducing layer 600 has a predetermined thickness. It is preferred.
  • the pressure reducing layer 600 may have a thickness of 1/2 or more of the thickness of the semiconductor chip 200.
  • the thickness of the pressure reducing layer 600 may be preferably equal to or less than the thickness of the semiconductor chip 200.
  • the thickness of the pressure reducing layer 600 may be preferably in the range of 200 ⁇ m to 500 ⁇ m.
  • the mold layer 700 includes the support part 100, the semiconductor chip 200, the plurality of electrode pads 300, the plurality of wires 400, the buffer layer 500 and the pressure reducing layer 600. It is formed on.
  • the mold layer 700 may be formed through a high pressure injection process.
  • the adhesive layers 810 and 820 include a first adhesive layer 810 and a second adhesive layer 820.
  • the first adhesive layer 810 is provided between the support portion 100 and the semiconductor chip 200 to bond the support portion 100 and the semiconductor chip 200.
  • the second adhesive layer 820 is provided between the buffer layer 500 and the pressure reducing layer 600 to bond the buffer layer 500 and the pressure reducing layer 600.
  • the second adhesive layer 820 is formed so as not to overlap the plurality of signal pads 210. Accordingly, one end of the second adhesive layer 820, for example, the left end, does not coincide with the one end of each of the buffer layer 500 and the semiconductor chip 200, for example, the left end, and the other end of the second adhesive layer 820. For example, the right end does not coincide with the other end of each of the buffer layer 500 and the semiconductor chip 200, for example, the right end.
  • the second adhesive layer 820 may be formed in the same pattern as the pressure reducing layer 600.
  • FIG. 3 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention, which is different from the semiconductor package according to FIG. 2 described above in that the configuration of the buffer layer 500 is changed. Therefore, the same reference numerals are assigned to the same components, and different components will be described below.
  • the semiconductor chip 200 is provided with a first circuit region 251, a second circuit region 252, and a third circuit region 253.
  • the first circuit region 251, the second circuit region 252, and the third circuit region 253 are circuit regions configured inside the semiconductor chip 200, depending on the semiconductor chip 200. Circuit elements that perform different functions are configured. Meanwhile, although only the first to third circuit regions 251, 252, and 253 are illustrated in the drawing, more circuit regions may be additionally provided in the semiconductor chip 200.
  • the first circuit region 251 is provided with circuit elements that are sensitive to an external pressing force and are likely to cause a signal error due to a piezoelectric phenomenon
  • the second circuit region 252 and the third circuit region ( 253) is provided with a circuit element that has little or no possibility of a signal error due to a piezoelectric phenomenon because it does not sensitively react to an external pressing force.
  • a band gap reference circuit or an amplifier circuit may be provided in the first circuit region 251, and the second circuit region 252 and the third circuit region 253 may be provided. Other circuits may be provided.
  • the buffer layer 500 provided on the upper surface of the semiconductor chip 200 includes a first open area 510 in an area corresponding to the signal pad 210 and a first circuit area 251.
  • a second open area 520 is provided in the area. The second open area 520 penetrates from the top surface to the bottom surface of the buffer layer 500 like the first open area 510.
  • pores H may be formed in a space between the buffer layer 500, the second adhesive layer 820, and the semiconductor chip 200. have.
  • the second open region 520 may be left without being filled with the second adhesive layer 820, and accordingly, the second open region 520 ) May remain as pores (H). That is, the pore H may be a space defined by the buffer layer 500, the second adhesive layer 820, and the semiconductor chip 200.
  • the buffer layer 500 includes the second open region 520
  • the second open region 520 is formed.
  • the pressure applied directly to the corresponding first circuit region 251 may be reduced, and accordingly, a signal error due to a piezoelectric phenomenon in the first circuit region 251 may be further reduced.
  • FIG. 4 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention, which is different from FIG. 3 described above in that pores H are not formed in the second open area 520. Therefore, the same reference numerals are assigned to the same components, and different components will be described below.
  • the buffer layer 500 includes a second open area 520 in an area corresponding to the first circuit area 251.
  • the second adhesive layer 820 formed on the buffer layer 500 has a predetermined viscosity and a thickness greater than the buffer layer 500
  • the second adhesive layer when forming the mold layer 700 820 may be filled in the second open area 520 by the pressure applied from the upper side, so that pores H are not formed in the second open area 520.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention, which is filled with a second adhesive layer 820 on a portion of the second open area 520 and the rest of the second open area 520 It differs from FIGS. 3 and 4 described above in that at least one pore H is formed in the portion. Therefore, the same reference numerals are assigned to the same components, and different components will be described below.
  • the buffer layer 500 includes a second open area 520 in an area corresponding to the first circuit area 251.
  • the second adhesive layer 820 formed on the buffer layer 500 has a predetermined viscosity and a thickness greater than the buffer layer 500, the second adhesive layer when forming the mold layer 700 820 may be filled in the second open area 520 by the pressure applied from the upper side.
  • the second adhesive layer 820 may not be filled in the entirety of the second open region 520, but may be filled in a portion of the second open region 520. Accordingly, at least one fine pore H may be formed in the remaining part of the second open area 520. The fine pores H may be formed in a space between the second adhesive layer 820 and the semiconductor chip 200.
  • FIG. 6 is a schematic cross-sectional view of a semiconductor package according to another embodiment of the present invention.
  • the semiconductor package according to another embodiment of the present invention support 100, semiconductor chip (200a, 200b), a plurality of electrode pads 300, a plurality of wires (400a, 400b, 400c) , Including a buffer layer 500, a pressure reducing layer 600, a mold layer 700 and adhesive layers 810, 820, 830.
  • the support part 100 is provided below the first semiconductor chip 200a and the second semiconductor chip 200b to support the first semiconductor chip 200a and the second semiconductor chip 200b.
  • a heat sink may be additionally configured on the lower surface of the support part 100 to more easily dissipate heat generated from the semiconductor chip 200 to the outside.
  • the semiconductor chips 200a and 200b include a first semiconductor chip 200a formed on a first region A of the support portion 100 and a second semiconductor formed on a second region B of the support portion 100. It comprises a chip (200b).
  • the first semiconductor chip 200a is fixed to an upper surface of the first region A of the support part 100 through a first adhesive layer 810, and the second semiconductor chip 200b is a third adhesive layer 830. ) Is fixed to the upper surface of the second region B of the support part 100.
  • a plurality of signal pads 210 are formed in outer regions of the upper surfaces of the first semiconductor chip 200a and the second semiconductor chip 200b.
  • the plurality of signal pads 210 are electrically connected to the plurality of electrode pads 300 through the plurality of wires 400a, 400b, and 400c.
  • the upper surfaces of the plurality of signal pads 210 provided on the first semiconductor chip 200a are exposed without being covered by the buffer layer 500 for connection with the first wire 400a and the second wire 400b. have.
  • the upper surfaces of the plurality of signal pads 210 provided on the second semiconductor chip 200b are also exposed for connection with the first wire 400a and the third wire 400c.
  • the first semiconductor chip 200a is provided with a circuit element that is sensitive to an external pressing force and is likely to generate a signal error due to a piezoelectric phenomenon. Accordingly, a buffer layer is provided on the upper surface of the first semiconductor chip 200a. 500 and a pressure reducing layer 600 are provided.
  • the second semiconductor chip 200b is provided with a circuit element that is less or less likely to cause a signal error due to a piezoelectric phenomenon because it does not sensitively react to an external pressing force, and accordingly, the second semiconductor chip ( The buffer layer 500 and the pressure reducing layer 600 are not provided on the upper surface of 200b).
  • the first semiconductor chip 200a may be made of an analog front end (AFE)
  • the second semiconductor chip 200b may be made of a micro controller unit (MCU). , But not necessarily.
  • the plurality of electrode pads 300 are disposed to be spaced apart from each other in a peripheral area of the semiconductor package. That is, the plurality of electrode pads 300 are provided to be spaced apart from the support portion 100 outside the support portion 100. In particular, the plurality of electrode pads 300 are arranged on the outermost line of the semiconductor package. Can be. The plurality of electrode pads 300 may be disposed at the same height as the support portion 100, but is not limited thereto.
  • the plurality of wires 400a, 400b, and 400c connect between the plurality of signal pads 210 of the semiconductor chips 200a and 200b and the plurality of electrode pads 300.
  • the plurality of wires 400a, 400b, and 400c includes a first wire 400a, a second wire 400b, and a third wire 400c.
  • the first wire 400a is provided on one side of the first semiconductor chip 200a, for example, a signal pad 210 provided on the left side and on one side of the second semiconductor chip 200b, for example on the right side.
  • the signal pads 210 are connected.
  • the second wire 400b is between the other side of the first semiconductor chip 200a, for example, a signal pad 210 provided on the right side and an electrode pad 300 provided on one side of the semiconductor package, for example, on the right side.
  • the third wire 400c is between the other side of the second semiconductor chip 200b, for example, the signal pad 210 provided on the left side and the electrode pad 300 provided on one side of the semiconductor package, for example, on the left side. Connect.
  • the buffer layer 500 is provided on the top surface of the first semiconductor chip 200a. That is, the lower surface of the buffer layer 500 is in contact with the upper surface of the first semiconductor chip 200a.
  • the buffer layer 500 may be formed on the entire upper surface of the first semiconductor chip 200a except for a region overlapping the plurality of signal pads 210 of the first semiconductor chip 200a. That is, the buffer layer 500 is provided with a first open area 510 in a plurality of signal pad 210 areas of the first semiconductor chip 200a, and one end of the buffer layer 500, for example, a left end Is one end of the first semiconductor chip 200a, for example, coincides with the left end, and the other end of the buffer layer 500, for example, the right end, coincides with the other end of the first semiconductor chip 200a, for example, the right end. Can.
  • the first open area 510 is formed to penetrate from the upper surface to the lower surface of the buffer layer 500.
  • the thickness of the buffer layer 500 is a signal of the first semiconductor chip 200a. It may be configured to be smaller than the thickness of the pad 210, and accordingly, the upper surface of the signal pad 210 may be formed at a position higher than the upper surface of the buffer layer 500.
  • the pressure reducing layer 600 is formed on the buffer layer 500 and is fixed to the upper surface of the buffer layer 500 through the second adhesive layer 820.
  • the pressure reducing layer 600 is formed not to overlap the plurality of signal pads 210 of the first semiconductor chip 200a. Therefore, one end of the pressure reducing layer 600, for example, the left end does not coincide with one end of each of the buffer layer 500 and the first semiconductor chip 200a, for example, the left end, and the pressure reducing layer 600
  • the other end of, for example, the right end does not coincide with the other end of each of the buffer layer 500 and the first semiconductor chip 200b, for example, the right end.
  • the thickness of the pressure reducing layer 600 may be more than 1/2 of the thickness of the first semiconductor chip 200a and less than the thickness of the first semiconductor chip 200a. Specifically, the thickness of the pressure reducing layer 600 may be preferably in the range of 200 ⁇ m to 500 ⁇ m.
  • the mold layer 700 includes the support part 100, the first and second semiconductor chips 200a and 200b, the plurality of electrode pads 300, and the first to third wires 400a, 400b, and 400c. , On the buffer layer 500 and the pressure reducing layer 600.
  • the adhesive layers 810, 820, and 830 include a first adhesive layer 810, a second adhesive layer 820, and a third adhesive layer 830.
  • the first adhesive layer 810 is provided between the support portion 100 and the first semiconductor chip 200a to bond the support portion 100 to the first semiconductor chip 200a.
  • the second adhesive layer 820 is provided between the buffer layer 500 and the pressure reducing layer 600 to bond the buffer layer 500 and the pressure reducing layer 600.
  • the third adhesive layer 830 is provided between the support part 100 and the second semiconductor chip 200b to bond the support part 100 and the second semiconductor chip 200b.
  • the second adhesive layer 820 is formed so as not to overlap the plurality of signal pads 210 of the first semiconductor chip 200a. Accordingly, one end of the second adhesive layer 820, for example, the left end of the second adhesive layer 820 does not coincide with one end of each of the buffer layer 500 and the first semiconductor chip 200a, and the other end of the second adhesive layer 820, for example The right end does not coincide with the other end of each of the buffer layer 500 and the first semiconductor chip 200b, for example, the right end.
  • the second adhesive layer 820 may be formed in the same pattern as the pressure reducing layer 600.
  • a signal error may occur due to a piezoelectric phenomenon by sensitively reacting to an external pressing force.
  • the large circuit element and the circuit element having little or no possibility of generating a signal error are distinguished, and the buffer layer 500 and the buffer layer 500 are only on the upper surface of the first semiconductor chip 200a in which the circuit element having the possibility of generating a signal error is provided.
  • the pressure reducing layer 600 it is possible to minimize the process addition and cost increase caused by the formation of the buffer layer 500 and the pressure reducing layer 600.
  • the buffer layer 500 and the pressure reducing layer 600 are formed on the upper surface of the second semiconductor chip 200b, which is less likely to cause the signal error.
  • configurations of the buffer layer 500 and the second adhesive layer 820 formed on the upper surface of the first semiconductor chip 200a may be variously changed as described above with reference to FIGS. 3 to 5. . That is, a second open region 520 is additionally provided in the buffer layer 500 as shown in FIG. 3, pores H may be formed in the second open region 520, and the pores are formed as shown in FIG. 4. The pores H may not be formed in the second open region 520 because (H) is completely filled by the second adhesive layer 820, and one of the second open regions 520 may be formed as shown in FIG. 5.
  • the second adhesive layer 820 may be filled in a portion and at least one pore H may be formed in the remaining portion of the second open region 520.
  • FIG. 7A is a block diagram of a battery management system that can be applied to the semiconductor package of the present invention
  • FIG. 7B is a block diagram of a slave controller of the battery management system that can be applied to the semiconductor package of the present invention.
  • the battery management system includes a master controller 1000, a slave controller group 2000, a bus line 3000, and a battery cell group 4000.
  • the slave controller group 2000 includes first to Nth (N is a positive integer of 2 or more) slave controllers 2100, 2200, 2300, and the battery cell group 4000 includes first to Nth battery cells ( 4100, 4200, 4300).
  • the master controller 1000 is connected in parallel to the first to Nth slave controllers 2100, 2200, 2300 through a first communication channel.
  • the first communication channel may include a bus line 3000 disposed between the master controller 1000 and the slave controller group 2000. That is, the master controller 1000 and the first to N-th slave controllers 2100, 2200, and 2300 may share the bus line 3000.
  • the master controller 1000 may communicate with the first to Nth slave controllers 2100, 2200, and 2300 through the bus line 3000 through CAN (Controller Area Network) communication.
  • CAN Controller Area Network
  • the master controller 1000 may bi-directionally communicate with each of the first to Nth slave controllers 2100, 2200, and 2300 through a first communication channel.
  • the master controller 1000 may control battery cell balancing by bidirectional communication with the first to Nth slave controllers 2100, 2200, and 2300.
  • each of the first to Nth slave controllers 2100, 2200, and 2300 may transmit voltage information data and temperature information data of the battery cell to the master controller 1000.
  • the master controller 1000 analyzes the voltage information battery and temperature information data of each of the first to Nth battery cells 4100, 4200, and 4300 to determine the first to Nth battery cells 4100, 4200, 4300.
  • Cell balancing information data for balancing may be calculated.
  • the master controller 1000 may transmit the cell balancing information data to each of the first to Nth slave controllers 2100, 2200, 2300.
  • Each of the first to Nth slave controllers 2100, 2200, and 2300 may perform battery cell balancing according to the cell balancing information data.
  • the master controller 1000 analyzes the voltage information battery and temperature information data of each of the first to Nth battery cells, thereby charging a state of charge (SOC) and a life state of each of the first to Nth battery cells. of Health, SOH), and safety information.
  • the master controller 1000 controls a switching unit to switch the connection between the first to Nth battery cells 4100, 4200, 4300 and power or load according to the state of charge (SOC), the state of life (SOH), and safety information. By doing so, charging and discharging of each of the first to Nth battery cells can be controlled.
  • the master controller 1000 is daisy-chained with the first to Nth slave controllers 2100, 2200, 2300 through a second communication channel. That is, the master controller 1000 may be connected to the first to Nth slave controllers 2100, 2200, 2300 in a ring structure as shown in FIG. 1.
  • the master controller 1000 may receive an indication signal through the first to Nth slave controllers 2100, 2200, and 2300 through the second communication channel.
  • the indication signal may be a signal indicating safety information of the first to Nth battery cells.
  • the master controller 1000 determines that the voltage and temperature of the first to Nth battery cells 4100, 4200, 4300 are normal, and when the second indication signal is input, It may be determined that the voltage and temperature of at least one of the N battery cells are abnormal.
  • the master controller 1000 since the master controller 1000 collectively controls the battery management system (BMS), it may be referred to as a battery master controller, and each of the first to Nth slave controllers 2100, 2200, and 2300 may have a first to Nth battery cell It can be referred to as a cell module controller because it controls them.
  • BMS battery management system
  • the battery cell group 4000 includes first to Nth battery cells 4100, 4200, and 4300.
  • Each of the first to Nth battery cells 4100, 4200, and 4300 may include a secondary battery capable of charging and discharging.
  • the secondary battery of each of the first to Nth battery cells 4100, 4200, and 4300 includes a nickel-cadmium (Ni-Cd) battery, a nickel-hydrogen (Ni-H) battery, and a lithium (Li) battery. It may be implemented in any one, but is not limited thereto.
  • Each of the first to Nth battery cells 4100, 4200, and 4300 may include a plurality of secondary cells, in which case the secondary cells may be connected in series.
  • the master controller 1000 includes a plurality of slave controllers 2100, 2200, 2300 and a plurality of communication channels, for example, a first communication channel and a second communication channel. To communicate. As a result, even if the master controller 1000 has a problem in the first communication channel corresponding to the main communication channel, the first to Nth battery cells 4100, 4200, 4300 through the second communication channel corresponding to the sub communication channel. An indication signal indicating whether at least one of the voltage and temperature is normal or abnormal may be received.
  • the battery management system comprises a first slave controller 2100 and a first battery cell 4100.
  • the first slave controller 2100 includes a micro controller 2110 and a voltage detector 2120.
  • the microcontroller 2110 may be formed of the first semiconductor chip 200a of FIG. 6 described above
  • the voltage sensing unit 2120 may be formed of the second semiconductor chip 200b of FIG. 6 described above.
  • the microcontroller 2110 receives the first sensing voltage and the second sensing voltage from the voltage sensing unit 2120, and receives the sensing temperature of the first battery cell 4100 from the temperature receiving terminal TT.
  • the micro-controller 2110 converts the first sensed voltage into voltage information data that is digital data, and converts the sensed temperature into temperature information data that is digital data, and transmits it to the master controller through the first communication channel.
  • the microcontroller 2110 determines whether the first battery cell 4100 is overcharged, overdischarged, or overheated based on the second sensed voltage and sensed temperature, and transmits an indication signal to the second slave controller 2200.
  • the microcontroller 2110 may include a central processing unit 2111, a communication module 2112, an analog-to-digital converter 2113, a comparator 2114, and an instruction signal output unit 2115.
  • the central processing unit 2111 receives voltage information data and temperature information data from the analog-to-digital converter 2113.
  • the central processing unit 2111 outputs the voltage information data and temperature information data to the communication module 2112 in order to transmit it to the master controller 1000 through the first communication channel.
  • the central processing unit 2111 receives control information data from the communication module 2112 and controls the first battery cell 4100 according to the control information data.
  • the central processing unit 2111 may receive cell balancing data as an example of the control information data, and control cell balancing of the first battery cell 4100 according to the cell balancing data.
  • the first slave controller 2100 may further include a cell balancing unit connected to the first battery cell 4100.
  • the cell balancing unit may include switches for forming a discharge path in each of the secondary cells of the first battery cell 4100.
  • the central processing unit 2111 may output switch signals for controlling the switches of the cell balancing unit to the cell balancing unit according to the cell balancing information data.
  • the communication module 2112 is a module for communicating with the master controller 1000 through a first communication channel.
  • the communication module 2112 converts the voltage information data and temperature information data input from the central processing unit 2111 into communication packets suitable for the first communication channel and transmits them to the master controller 1000 through the third transmission terminal TX3. .
  • the communication module 2112 converts the communication packet transmitted from the master controller 1000 through the third receiving terminal RX3 into control information data and outputs it to the central processing unit 2111.
  • the analog-to-digital converter 2113 receives the first sensing voltage from the voltage sensing unit 2120 through the first and second terminals T1 and T2, and the first battery cell 4100 through the temperature receiving terminal TT. ).
  • the analog-to-digital converter 2113 converts the first sensed voltage into voltage information data that is digital data, and converts the sensed temperature into temperature information data that is digital data.
  • the analog-to-digital converter 2113 outputs voltage information data and temperature information data to the central processing unit 2111.
  • the comparator 2114 receives the second sensing voltage from the voltage sensing unit 2120 through the third terminal T3 and receives the sensing temperature of the first battery cell 4100 through the temperature receiving terminal TT.
  • the comparator 2114 compares the second sensed voltage with the first voltage threshold and the second voltage threshold, compares the sensed temperature with the first temperature threshold and the second temperature threshold, and then compares the comparison signal according to the comparison result. Output.
  • the comparator 2114 outputs a first comparison signal when the second sensed voltage is between the first voltage threshold and the second voltage threshold and the sensed temperature is between the first temperature threshold and the second temperature threshold. do.
  • the comparator 2114 outputs a second comparison signal when the second sensed voltage is greater than or equal to the first voltage threshold or less than the second voltage threshold, or when the sensed temperature is greater than or equal to the first temperature threshold or less than the second temperature threshold.
  • the first voltage threshold value may be a voltage threshold value that is a reference for overcharging of the first battery cell 4100
  • the second voltage threshold value may be a voltage threshold value that is a reference for overdischarge of the first battery cell 4100.
  • the first voltage threshold value may be higher than the second voltage threshold value.
  • the first temperature threshold value is a temperature threshold value that is a reference for overheating of the first battery cell 4100
  • the second temperature threshold value is a temperature threshold value that is a low temperature reference value of the first battery cell 4100.
  • the first temperature threshold may be higher than the second temperature threshold.
  • the instruction signal output unit 2115 outputs the instruction signal to the fourth transmission terminal TX4 according to the instruction signal transmitted through the fourth reception terminal RX4 and the comparison signal from the comparator 2114. In addition, when the second indication signal is input through the fourth reception terminal RX4, the indication signal output unit 2115 outputs the second indication signal to the fourth transmission terminal TX4 as it is.
  • the voltage sensing unit 2120 may include a first voltage sensing unit 2121 and a second voltage sensing unit 2122. Each of the first and second voltage sensing units 2121 and 2122 is connected to both ends of the first battery cell 4100 to sense the voltage of the battery cell 4100. For example, each of the first and second voltage sensing units 2121 and 2122 may be connected to both ends of each of the secondary batteries of the first battery cell 4100 through the fourth terminals T4, thereby causing the secondary The voltage of each of the cells 4110 and 4120 may be sensed.
  • the first voltage detector 2121 converts at least one sense voltage sensed from the first battery cell 4100 into a first sense voltage through the analog and digital converters 2113 through the first and second terminals T1 and T2. Output as The first voltage sensing unit 2121 may transmit the first sensing voltage to the analog-to-digital converter 2113 in the form of a differential signal using two signal lines.
  • the second voltage detector 2122 outputs at least one sense voltage sensed by the first battery cell 4100 to the comparator 2114 through the third terminal T3 as the second sense voltage.
  • the second voltage detector 2122 may transmit the second sense voltage to the comparator 2114 using one signal line.
  • the first sensed voltage is converted into voltage information data by the analog-to-digital converter 2113 and transmitted to the master controller 1000 through the first communication channel, whereas the second sensed voltage is the first voltage threshold value in the comparator 2114 And a second voltage threshold. That is, the first sensing voltage is a value used to analyze cell balancing, charging state (SOC), life state (SOH), and safety information in the master controller 1000, but the second sensing voltage corresponds to an upper threshold value. Is a value that is compared with a second voltage threshold value corresponding to a first voltage threshold value and a lower threshold value. Therefore, it is important that the first sense voltage is accurately transmitted compared to the second sense voltage.
  • the first sense voltage is more accurate than the one sense line by transmitting the first sense voltage to the analog-to-digital converter 2113 in the form of a differential signal using two signal lines. Can be transferred.
  • the second sensed voltage by transmitting the second sensed voltage using one signal line, it is possible to reduce circuit complexity and reduce costs.

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Abstract

본 발명은 지지부; 상기 지지부 상에 구비된, 복수의 신호 패드를 포함하여 이루어진 반도체 칩; 상기 반도체 칩 상에 구비된 완충층; 상기 완충층 상에 구비된 접착층; 상기 접착층 상에 구비된 압력 저감층; 및 상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어진 반도체 패키지를 제공한다.

Description

반도체 패키지
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 기판 상에 실장되어 다양한 형태의 반도체 장치로 제조된다.
이와 같은 반도체 패키지는 반도체 칩 및 상기 반도체 칩 상에 형성된 몰드층을 포함하여 이루어진다.
상기 반도체 칩에는 소정의 기능을 수행하는 다수의 회로 소자가 형성되어 있다.
상기 몰드층은 상기 반도체 칩의 상면에 형성되어 상기 반도체 칩을 보호하게 된다. 상기 몰드층은 고압하에서 상기 반도체 칩의 상면에 형성되며, 따라서, 상기 몰드층을 형성하는 과정에서 상기 반도체 칩에 높은 압력이 가해지게 된다.
그러나, 제조 공정 중에 상기 반도체 칩에 높은 압력이 가해지게 되면, 상기 반도체 칩에 형성되어 있는 회로 소자에 상기 높은 압력이 전달되어 상기 회로 소자의 전기적 특성이 변경될 수 있다. 보다 구체적으로 설명하면, 상기 회로 소자에 높은 압력이 가해지면 압전 현상이 발생하여 상기 회로 소자에 신호 오류가 발생할 수 있다.
본 발명은 몰드층을 형성하는 과정에서 상기 반도체 칩의 회로 소자에 압전 현상이 발생하는 것을 줄일 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는 지지부; 상기 지지부 상에 구비된, 복수의 신호 패드를 포함하여 이루어진 반도체 칩; 상기 반도체 칩 상에 구비된 완충층; 상기 완충층 상에 구비된 접착층; 상기 접착층 상에 구비된 압력 저감층; 및 상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어진 반도체 패키지를 제공한다.
본 발명의 다른 실시예는 지지부; 상기 지지부 상에 구비된, 복수의 신호 패드를 각각 포함하여 이루어진 제1 반도체 칩 및 제2 반도체 칩; 상기 지지부의 외측에서 상기 지지부와 이격되도록 구비된 복수의 전극 패드; 상기 제1 반도체 칩의 어느 하나의 신호 패드와 상기 제2 반도체 칩의 어느 하나의 신호 패드를 연결하는 제1 와이어, 상기 제1 반도체 칩의 다른 하나의 신호 패드와 어느 하나의 전극 패드를 연결하는 제2 와이어, 및 상기 제2 반도체 칩의 다른 하나의 신호 패드와 다른 하나의 전극 패드를 연결하는 제3 와이어를 포함하는 와이어; 상기 제1 반도체 칩 상에 구비된 완충층; 상기 완충층 상에 구비된 접착층; 상기 접착층 상에 구비된 압력 저감층; 및 상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어진 반도체 패키지를 제공한다.
본 발명은 또한 전술한 반도체 패키지를 포함하여 이루어지고, 상기 제2 반도체 칩에는 전압 감지부가 구비되어 있고, 상기 제1 반도체 칩에는 상기 전압 감지부로부터의 감지 전압을 입력받아 디지털 데이터인 전압 정보 데이터로 변환하여 마스터 콘트롤러로 전송하는 마이크로 콘트롤러가 구비되어 있는 배터리 관리 시스템을 제공한다.
본 발명의 일 실시예에 따르면, 반도체 칩 위에 압력 저감층이 형성됨으로써, 상기 반도체 칩 내에 형성되어 있는 회로 소자에 가해지는 압력을 저감시켜 압전 현상에 의한 상기 회로 소자의 신호 오류가 최소화될 수 있다. 또한, 본 발명의 일 실시예에 따르면, 완충층이 상기 반도체 칩과 상기 압력 저감층 사이에 추가로 구비됨으로써, 상기 반도체 칩 내에 형성되어 있는 회로 소자에 가해지는 압력이 최소화되어 압전 현상에 의한 상기 회로 소자의 신호 오류가 최소화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 7a는 본 발명의 반도체 패키지에 적용될 수 있는 배터리 관리 시스템의 블록도이고, 도 7b은 본 발명의 반도체 패키지에 적용될 수 있는 배터리 관리 시스템의 슬레이브 콘트롤러의 블록도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 상면도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 반도체 패키지는 지지부(100), 반도체 칩(200), 복수의 전극 패드(300), 복수의 와이어(400), 완충층(500), 압력 저감층(600) 및 몰드층(700)을 포함하여 이루어진다.
상기 지지부(100)는 상기 반도체 칩(200)을 지지한다. 상기 지지부(100)는 상기 반도체 칩(200)과 중첩되면서 상기 반도체 칩(200)보다 큰 면적을 가지도록 구비된다. 상기 지지부(100)는 상기 반도체 칩(200)에 대응하는 형상으로 이루어질 수 있다. 예를 들어, 상기 반도체 칩(200)이 소정의 사각형 형상으로 이루어진 경우, 상기 지지부(100)는 상기 반도체 칩(200)에 대응하는 사각형 형상으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 지지부(100)는 방열 기능을 추가로 수행할 수 있으며, 이를 위해서 상기 지지부(100)는 구리(Cu)와 같은 방열 효과가 우수한 금속 재료로 이루어질 수 있다.
상기 반도체 칩(200)은 반도체 패키지의 중앙 영역에 배치될 수 있다. 상기 반도체 칩(200)은 디스플레이 장치를 구동하기 위한 다양한 구동 칩으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 반도체 칩(200)에는 복수의 신호 패드(210)가 구비되어 있다. 상기 복수의 신호 패드(210)는 상기 반도체 칩(200)의 외곽 영역에서 서로 이격되도록 배열되어 있다. 상기 복수의 신호 패드(210)는 외부 장치로부터 공급받은 다양한 신호를 상기 반도체 칩(200) 내의 회로 소자에 입력하기 위한 복수의 입력 신호 패드 및 상기 반도체 칩(200) 내의 회로 소자에서 생성한 다양한 신호를 외부 장치로 출력하기 위한 복수의 출력 신호 패드를 포함하여 이루어진다. 상기 입력 신호 패드와 출력 신호 패드의 종류 및 위치 등은 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 복수의 전극 패드(300)는 상기 반도체 패키지의 외곽 영역에서 서로 이격되도록 배치되어 있다. 상기 복수의 전극 패드(300)는 상기 반도체 칩(200)의 복수의 신호 패드(210)의 개수에 대응하는 개수로 형성될 수 있지만 반드시 그에 한정되는 것은 아니다. 상기 복수의 신호 패드(210)와 마찬가지로 상기 복수의 전극 패드(300)는 복수의 입력 전극 패드와 복수의 출력 전극 패드를 포함할 수 있다.
상기 복수의 와이어(400)는 상기 반도체 칩(200)의 복수의 신호 패드(210)와 상기 복수의 전극 패드(300) 사이를 전기적으로 연결한다. 상기 와이어(400)에 의해서 하나의 신호 패드(210)와 하나의 전극 패드(300)가 일대일로 전기적으로 연결될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 하나의 신호 패드(210)에 연결된 하나의 와이어(400)가 복수의 전극 패드(300)에 전기적으로 연결될 수도 있고, 복수의 신호 패드(210)에 각각 연결된 복수의 와이어(400)가 하나의 전극 패드(300)에 전기적으로 연결될 수도 있다.
상기 완충층(500)은 상기 반도체 칩(200) 상에 형성되어 있다. 상기 완충층(500)은 상기 반도체 칩(200)의 형상에 대응하는 형상을 가지도록 형성될 수 있다. 특히, 상기 완충층(500)의 최외곽 라인은 상기 반도체 칩(200)의 최외곽 라인에 일치할 수 있다. 다만, 상기 반도체 칩(200)의 신호 패드(210)가 외부로 노출될 수 있도록 하기 위해서 상기 완충층(500)에는 복수의 제1 오픈 영역(510)이 구비되어 있다. 즉, 상기 복수의 제1 오픈 영역(510)은 상기 복수의 신호 패드(210)에 대응하는 위치에서 상기 복수의 신호 패드(210)에 대응하는 형상으로 이루어질 수 있다.
상기 완충층(500)은 상기 반도체 칩(200)과 상기 압력 저감층(600) 사이에 구비되어 상기 압력 저감층(600)의 하면이 상기 반도체 칩(200)의 상면에 직접 접촉하는 것을 차단한다. 이와 같이, 본 발명의 일 실시예에 따르면, 상기 완충층(500)이 상기 반도체 칩(200)과 상기 압력 저감층(600) 사이에 추가로 구비됨으로써, 상기 반도체 칩(200) 내에 형성되어 있는 회로 소자에 가해지는 압력이 최소화되어 압전 현상에 의한 상기 회로 소자의 신호 오류가 최소화될 수 있다.
한편, 상기 완충층(500)은 상기 압력 저감층(600)과 중첩되지 않는 상기 반도체 칩(200)의 주변 영역을 보호하는 역할도 수행할 수 있다. 이와 같은 완층층(500)은 절연물질로 이루어질 수 있으며, 특히 완충 효과면에서 폴리 이미드와 같은 유기 절연물로 이루어진 것이 바람직할 수 있다.
상기 압력 저감층(600)은 상기 반도체 칩(200)과 중첩되면서 상기 반도체 칩(200)에 대응하는 형상을 가지도록 형성될 수 있지만 반드시 그에 한정되는 것은 아니다. 상기 압력 저감층(600)은 상기 반도체 칩(200) 위에 형성되며, 이때, 상기 반도체 칩(200)의 복수의 신호 패드(210)가 외부로 노출될 수 있도록 하기 위해서, 상기 압력 저감층(600)은 상기 복수의 신호 패드(210)와는 중첩되지 않도록 형성된다. 따라서, 상기 압력 저감층(600)은 상기 반도체 칩(200)보다 작은 면적을 가지면서 상기 복수의 신호 패드(210)의 안쪽 영역에 형성될 수 있다.
상기 압력 저감층(600)은 상기 몰드층(700)을 형성할 때 발생하는 높은 압력을 흡수하거나 또는 상기 높은 압력이 상기 반도체 칩(200)에 직접 가해지는 것을 차단하는 역할을 한다. 이와 같이 본 발명의 일 실시예에 따르면, 상기 반도체 칩(200) 위에 상기 압력 저감층(600)을 형성함으로써, 상기 반도체 칩(200) 내에 형성되어 있는 회로 소자에 가해지는 압력을 저감시켜 압전 현상에 의한 상기 회로 소자의 신호 오류가 최소화될 수 있다.
상기 압력 저감층(600)이 상기 반도체 칩(200) 위에 형성되어 있기 때문에 고온에서 상기 압력 저감층(600)의 변형율과 상기 반도체 칩(200) 사이의 변형율 사이의 차이가 크게 되면 상기 압력 저감층(600)으로 인해서 상기 반도체 칩(200)이 뒤틀리게 되는 문제가 발생할 수 있다. 이와 같은 점을 고려할 때, 상기 압력 저감층(600)의 열팽창계수와 상기 반도체 칩(200)의 열팽창계수 사이의 편차는 ±10 이내인 것이 바람직하다. 예를 들어, 실리콘 웨이퍼로 이루어진 반도체 칩(200)의 열팽창계수를 고려할 때, 상기 압력 저감층(600)의 열팽창계수는 2.6 ppm/℃ 내지 3.0 ppm/℃가 바람직할 수 있다. 특히, 가장 바람직하게는 상기 압력 저감층(600)의 열팽창계수와 상기 반도체 칩(200)의 열팽창계수가 동일한 것이며, 이 경우 상기 압력 저감층(600)은 상기 반도체 칩(200)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 압력 저감층(600)은 회로 소자의 형성 공정이 이루어지지 않은 미가공 상태의 실리콘 웨이퍼로 이루어질 수 있다.
상기 몰드층(700)은 반도체 패키지의 외부 형태를 정의하도록 형성될 수 있다. 이와 같은 몰드층(700)은 당업계에 공지된 다양한 물질로 이루어질 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 반도체 패키지는 지지부(100), 반도체 칩(200), 복수의 전극 패드(300), 복수의 와이어(400), 완충층(500), 압력 저감층(600), 몰드층(700) 및 접착층(810, 820)을 포함하여 이루어진다.
상기 지지부(100)는 상기 반도체 칩(200)의 아래에 구비되어 상기 반도체 칩(200)을 지지한다. 도시하지는 않았지만, 상기 지지부(100)의 하면에 방열판을 추가로 구성하여 상기 반도체 칩(200)에서 발생되는 열을 외부로 보다 용이하게 방출할 수도 있다.
상기 반도체 칩(200)은 상기 지지부(100) 상에 형성되어 있으며, 제1 접착층(810)을 통해서 상기 지지부(100)의 상면에 고정되어 있다. 상기 반도체 칩(200)의 상면 외곽 영역에는 복수의 신호 패드(210)가 형성되어 있다. 상기 복수의 신호 패드(210)는 상기 복수의 와이어(400)를 통해서 상기 복수의 전극 패드(300)에 전기적으로 연결된다. 따라서, 상기 복수의 와이어(400)와의 연결을 위해서 상기 복수의 신호 패드(210)의 상면은 상기 완충층(500)에 의해 가려지지 않고 노출되어 있다.
상기 복수의 전극 패드(300)는 반도체 패키지의 주변 영역에 서로 이격되도록 배치된다. 즉, 상기 복수의 전극 패드(300)는 상기 지지부(100)의 외측에서 상기 지지부(100)와 이격되도록 구비되어 있으며, 특히, 상기 복수의 전극 패드(300)는 반도체 패키지의 최외곽 라인에 배치될 수 있다. 상기 복수의 전극 패드(300)는 상기 지지부(100)와 동일한 높이에 배치될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 복수의 와이어(400)는 상기 반도체 칩(200)의 복수의 신호 패드(210)와 상기 복수의 전극 패드(300) 사이를 연결한다. 즉, 상기 와이어(400)의 일단은 상기 복수의 신호 패드(210)와 접속하고 상기 와이어(400)의 타단은 상기 전극 패드(300)와 접속한다.
상기 완충층(500)은 상기 반도체 칩(200)의 상면에 구비되어 있다. 즉, 상기 완충층(500)의 하면은 상기 반도체 칩(200)의 상면과 접하고 있다.
상기 완충층(500)은 상기 복수의 신호 패드(210)와 중첩되는 영역을 제외하고 상기 반도체 칩(200)의 상면 전체에 형성될 수 있다. 즉, 상기 완충층(500)은 상기 복수의 신호 패드(210)가 노출될 수 있도록 상기 복수의 신호 패드(210) 영역에 제1 오픈 영역(510)이 구비되어 있다. 상기 제1 오픈 영역(510)은 상기 완충층(500)의 상면에서 하면까지 관통하도록 형성된다. 또한, 상기 완충층(500)의 일단, 예로서 좌측 끝단은 상기 반도체 칩(200)의 일단, 예로서 좌측 끝단과 일치하고 상기 완충층(500)의 타단, 예로서 우측 끝단은 상기 반도체 칩(200)의 타단, 예로서 우측 끝단과 일치할 수 있다.
상기 복수의 신호 패드(210)와 상기 복수의 와이어(400) 사이의 연결을 용이하게 하기 위해서, 상기 완충층(500)의 두께는 상기 신호 패드(210)의 두께보다 작게 구성될 수 있으며, 그에 따라, 상기 신호 패드(210)의 적어도 일부가 상기 완충층(500)의 외부로 노출되고 상기 신호 패드(210)의 상면은 상기 완충층(500)의 상면보다 높은 위치에 형성될 수 있다.
상기 압력 저감층(600)은 상기 완충층(500) 상에 형성되어 있으며, 제2 접착층(820)을 통해서 상기 완충층(500)의 상면에 고정되어 있다. 상기 압력 저감층(600)은 상기 복수의 신호 패드(210)와 중첩되지 않도록 형성된다. 따라서, 상기 압력 저감층(600)의 일단, 예로서 좌측 끝단은 상기 완충층(500) 및 상기 반도체 칩(200) 각각의 일단, 예로서 좌측 끝단과 일치하지 않고 상기 압력 저감층(600)의 타단, 예로서 우측 끝단은 상기 완충층(500) 및 상기 반도체 칩(200) 각각의 타단, 예로서 우측 끝단과 일치하지 않는다.
상기 몰드층(700)을 형성할 때 발생하는 높은 압력을 흡수하거나 또는 상기 높은 압력이 상기 반도체 칩(200)에 직접 가해지는 것을 차단하기 위해서, 상기 압력 저감층(600)은 소정의 두께를 가지는 것이 바람직하다. 상기 압력 저감층(600)의 두께는 상기 반도체 칩(200)의 두께의 1/2 이상의 두께를 가지는 것이 바람직할 수 있다. 또한, 상기 압력 저감층(600)의 두께가 증가할수록 상기 높은 압력의 흡수 또는 차단 효과가 증가될 수 있지만, 상기 압력 저감층(600)의 두께가 너무 증가하게 되면 반도체 패키지의 두께가 너무 두꺼워져서 바람직하지 않다. 이와 같은 점을 고려할 때, 상기 압력 저감층(600)의 두께는 상기 반도체 칩(200)의 두께 이하인 것이 바람직할 수 있다. 종래의 일반적인 반도체 칩(200)의 두께범위를 고려할 때, 상기 압력 저감층(600)의 두께는 200㎛ 내지 500㎛ 범위인 것이 바람직할 수 있다.
상기 몰드층(700)은 상기 지지부(100), 상기 반도체 칩(200), 상기 복수의 전극 패드(300), 상기 복수의 와이어(400), 상기 완충층(500) 및 상기 압력 저감층(600) 상에 형성되어 있다. 상기 몰드층(700)은 고압 분사 공정을 통해 형성될 수 있다.
상기 접착층(810, 820)은 제1 접착층(810) 및 제2 접착층(820)을 포함하여 이루어진다. 상기 제1 접착층(810)은 상기 지지부(100)와 상기 반도체 칩(200) 사이에 구비되어 상기 지지부(100)와 상기 반도체 칩(200)을 접착시킨다. 상기 제2 접착층(820)은 상기 완충층(500)과 상기 압력 저감층(600) 사이에 구비되어 상기 완충층(500)과 상기 압력 저감층(600)을 접착시킨다.
상기 제2 접착층(820)은 상기 복수의 신호 패드(210)와 중첩되지 않도록 형성된다. 따라서, 상기 제2 접착층(820)의 일단, 예로서 좌측 끝단은 상기 완충층(500) 및 상기 반도체 칩(200) 각각의 일단, 예로서 좌측 끝단과 일치하지 않고 상기 제2 접착층(820)의 타단, 예로서 우측 끝단은 상기 완충층(500) 및 상기 반도체 칩(200) 각각의 타단, 예로서 우측 끝단과 일치하지 않는다. 상기 제2 접착층(820)은 상기 압력 저감층(600)과 동일한 패턴으로 이루어질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 개략적인 단면도로서, 이는 완충층(500)의 구성이 변경된 점에서 전술한 도 2에 따른 반도체 패키지와 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서 설명하기로 한다.
도 3에서 알 수 있듯이, 반도체 칩(200)에는 제1 회로 영역(251), 제2 회로 영역(252), 및 제3 회로 영역(253)이 구비되어 있다. 상기 제1 회로 영역(251), 상기 제2 회로 영역(252), 및 상기 제3 회로 영역(253)은 상기 반도체 칩(200)의 내부에 구성된 회로 영역으로서, 상기 반도체 칩(200)에 따라 서로 상이한 기능을 수행하는 회로 소자가 구성되어 있다. 한편, 도면에는 제1 내지 제3 회로 영역(251, 252, 253)만을 도시하였지만, 상기 반도체 칩(200)에는 더 많은 회로 영역이 추가로 구비될 수 있다.
상기 제1 회로 영역(251)에는 외부의 가압력에 민감하게 반응하여 압전 현상에 의해 신호 오류가 발생할 가능성이 큰 회로 소자가 구비되어 있고, 상기 제2 회로 영역(252) 및 상기 제3 회로 영역(253)에는 외부의 가압력에 민감하게 반응하지 않아서 압전 현상에 의해 신호 오류가 발생할 가능성이 작거나 없는 회로 소자가 구비되어 있다. 구체적으로, 상기 제1 회로 영역(251)에는 밴드 갭 기준 (Band Gap Reference) 회로 또는 증폭 (Amplifier) 회로가 구비될 수 있고, 상기 제2 회로 영역(252) 및 상기 제3 회로 영역(253)에는 그 외의 회로가 구비될 수 있다.
상기 반도체 칩(200)의 상면에 구비된 완충층(500)은 상기 신호 패드(210)에 대응하는 영역에 제1 오픈 영역(510)을 구비함과 더불어 상기 제1 회로 영역(251)에 대응하는 영역에 제2 오픈 영역(520)을 구비한다. 상기 제2 오픈 영역(520)은 상기 제1 오픈 영역(510)과 마찬가지로 상기 완충층(500)의 상면에서 하면까지 관통되어 있다.
상기 완충층(500)이 상기 제2 오픈 영역(520)을 구비함에 따라 상기 완충층(500), 상기 제2 접착층(820) 및 상기 반도체 칩(200) 사이의 공간에 기공(H)이 형성될 수 있다. 상기 제2 접착층(820)으로서 고체 상태의 접착 필름을 이용할 경우, 상기 제2 오픈 영역(520)이 상기 제2 접착층(820)으로 채워지지 않고 남겨질 수 있으며, 그에 따라 상기 제2 오픈 영역(520)이 기공(H)으로 잔존할 수 있다. 즉, 상기 기공(H)은 상기 완충층(500), 상기 제2 접착층(820) 및 상기 반도체 칩(200)에 의해 정의되는 공간이 될 수 있다.
이와 같이 본 발명의 다른 실시예에 따르면, 상기 완충층(500)이 상기 제2 오픈 영역(520)을 구비하고 있기 때문에, 상기 몰드층(700)을 형성할 때 상기 제2 오픈 영역(520)에 대응하는 상기 제1 회로 영역(251)에 직접적으로 가해지는 압력이 줄어들 수 있고, 그에 따라 상기 제1 회로 영역(251)에서 압전 현상에 의한 신호 오류가 더욱더 줄어들 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도로서, 이는 제2 오픈 영역(520)에 기공(H)이 형성되지 않은 점에서 전술한 도 3과 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서 설명하기로 한다.
도 4에 따르면, 완충층(500)이 제1 회로 영역(251)에 대응하는 영역에 제2 오픈 영역(520)을 구비하고 있다. 이때, 상기 완충층(500) 상에 형성되는 제2 접착층(820)이 소정의 점성을 가지면서 상기 완충층(500)보다 두꺼운 두께를 가질 경우, 상기 몰드층(700)을 형성할 때 상기 제2 접착층(820)이 상부쪽에서 가해지는 압력에 의해서 상기 제2 오픈 영역(520)에 채워질 수 있으며, 그에 따라 상기 제2 오픈 영역(520)에 기공(H)이 형성되지 않게 된다.
상기 제2 오픈 영역(520)에 기공(H)이 형성되지 않고 상기 제2 접착층(820)으로 채워질 경우 상기 반도체 칩(200)과 상기 압력 저감층(600) 사이의 접착력이 보다 우수해질 수 있고, 또한 추후 상기 기공(H)의 팽창 또는 수축의 문제도 발생하지 않는 장점이 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도로서, 이는 제2 오픈 영역(520)의 일 부분에 제2 접착층(820)이 채워지고 제2 오픈 영역(520)의 나머지 부분에 적어도 하나의 기공(H)이 형성된 점에서 전술한 도 3 및 도 4와 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서 설명하기로 한다.
도 5에 따르면, 완충층(500)이 제1 회로 영역(251)에 대응하는 영역에 제2 오픈 영역(520)을 구비하고 있다. 이때, 상기 완충층(500) 상에 형성되는 제2 접착층(820)이 소정의 점성을 가지면서 상기 완충층(500)보다 두꺼운 두께를 가질 경우, 상기 몰드층(700)을 형성할 때 상기 제2 접착층(820)이 상부쪽에서 가해지는 압력에 의해서 상기 제2 오픈 영역(520)에 채워질 수 있다.
다만, 상기 제2 접착층(820)이 상기 제2 오픈 영역(520)의 전체에 채워지지 않고 상기 제2 오픈 영역(520)의 일 부분에 채워질 수 있다. 그에 따라, 상기 제2 오픈 영역(520)의 나머지 부분에는 적어도 하나의 미세 기공(H)이 형성될 수 있다. 상기 미세 기공(H)은 상기 제2 접착층(820)과 상기 반도체 칩(200) 사이의 공간에 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 개략적인 단면도이다.
도 6에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 지지부(100), 반도체 칩(200a, 200b), 복수의 전극 패드(300), 복수의 와이어(400a, 400b, 400c), 완충층(500), 압력 저감층(600), 몰드층(700) 및 접착층(810, 820, 830)을 포함하여 이루어진다.
상기 지지부(100)는 제1 반도체 칩(200a) 및 제2 반도체 칩(200b)의 아래에 구비되어 상기 제1 반도체 칩(200a) 및 제2 반도체 칩(200b)을 지지한다. 도시하지는 않았지만, 상기 지지부(100)의 하면에 방열판을 추가로 구성하여 상기 반도체 칩(200)에서 발생되는 열을 외부로 보다 용이하게 방출할 수도 있다.
상기 반도체 칩(200a, 200b)은 상기 지지부(100)의 제1 영역(A) 상에 형성된 제1 반도체 칩(200a) 및 상기 지지부(100)의 제2 영역(B) 상에 형성된 제2 반도체 칩(200b)을 포함하여 이루어진다.
상기 제1 반도체 칩(200a)은 제1 접착층(810)을 통해서 상기 지지부(100)의 제1 영역(A)의 상면에 고정되어 있고, 상기 제2 반도체 칩(200b)은 제3 접착층(830)을 통해서 상기 지지부(100)의 제2 영역(B)의 상면에 고정되어 있다.
상기 제1 반도체 칩(200a) 및 상기 제2 반도체 칩(200b) 각각의 상면 외곽 영역에는 복수의 신호 패드(210)가 형성되어 있다. 상기 복수의 신호 패드(210)는 상기 복수의 와이어(400a, 400b, 400c)를 통해서 상기 복수의 전극 패드(300)에 전기적으로 연결된다. 제1 와이어(400a) 및 제2 와이어(400b)와의 연결을 위해서 상기 제1 반도체 칩(200a)에 구비된 복수의 신호 패드(210)의 상면은 상기 완충층(500)에 의해 가려지지 않고 노출되어 있다. 또한, 제1 와이어(400a) 및 제3 와이어(400c)와의 연결을 위해서 상기 제2 반도체 칩(200b)에 구비된 복수의 신호 패드(210)의 상면도 노출되어 있다.
상기 제1 반도체 칩(200a)에는 외부의 가압력에 민감하게 반응하여 압전 현상에 의해 신호 오류가 발생할 가능성이 큰 회로 소자가 구비되어 있고, 그에 따라, 상기 제1 반도체 칩(200a)의 상면 상에는 완충층(500)과 압력 저감층(600)이 구비되어 있다. 그에 반하여, 상기 제2 반도체 칩(200b)에는 외부의 가압력에 민감하게 반응하지 않아서 압전 현상에 의해 신호 오류가 발생할 가능성이 작거나 없는 회로 소자가 구비되어 있고, 그에 따라, 상기 제2 반도체 칩(200b)의 상면 상에는 완충층(500)과 압력 저감층(600)이 구비되어 있지 않다. 예를 들어, 상기 제1 반도체 칩(200a)은 아날로그 프런트 엔드(Analog Front End; AFE)로 이루어지고, 상기 제2 반도체 칩(200b)은 마이크로 컨트롤러 유닛(Micro Controller Unit; MCU)로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 복수의 전극 패드(300)는 반도체 패키지의 주변 영역에 서로 이격되도록 배치된다. 즉, 상기 복수의 전극 패드(300)는 상기 지지부(100)의 외측에서 상기 지지부(100)와 이격되도록 구비되어 있으며, 특히, 상기 복수의 전극 패드(300)는 반도체 패키지의 최외곽 라인에 배치될 수 있다. 상기 복수의 전극 패드(300)는 상기 지지부(100)와 동일한 높이에 배치될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 복수의 와이어(400a, 400b, 400c)는 상기 반도체 칩(200a, 200b)의 복수의 신호 패드(210)와 상기 복수의 전극 패드(300) 사이를 연결한다. 상기 복수의 와이어(400a, 400b, 400c)는 제1 와이어(400a), 제2 와이어(400b), 및 제3 와이어(400c)를 포함하여 이루어진다.
상기 제1 와이어(400a)는 상기 제1 반도체 칩(200a)의 일 측, 예로서 좌측에 구비된 신호 패드(210)와 상기 제2 반도체 칩(200b)의 일 측, 예로서 우측에 구비된 신호 패드(210) 사이를 연결한다. 상기 제2 와이어(400b)는 상기 제1 반도체 칩(200a)의 타 측, 예로서 우측에 구비된 신호 패드(210)와 반도체 패키지의 일 측, 예로서 우측에 구비된 전극 패드(300) 사이를 연결한다. 상기 제3 와이어(400c)는 상기 제2 반도체 칩(200b)의 타 측, 예로서 좌측에 구비된 신호 패드(210)와 반도체 패키지의 일 측, 예로서 좌측에 구비된 전극 패드(300) 사이를 연결한다.
상기 완충층(500)은 상기 제1 반도체 칩(200a)의 상면에 구비되어 있다. 즉, 상기 완충층(500)의 하면은 상기 제1 반도체 칩(200a)의 상면과 접하고 있다.
상기 완충층(500)은 상기 제1 반도체 칩(200a)의 복수의 신호 패드(210)와 중첩되는 영역을 제외하고 상기 제1 반도체 칩(200a)의 상면 전체에 형성될 수 있다. 즉, 상기 완충층(500)은 상기 제1 반도체 칩(200a)의 복수의 신호 패드(210) 영역에 제1 오픈 영역(510)이 구비되어 있고, 상기 완충층(500)의 일단, 예로서 좌측 끝단은 상기 제1 반도체 칩(200a)의 일단, 예로서 좌측 끝단과 일치하고 상기 완충층(500)의 타단, 예로서 우측 끝단은 상기 제1 반도체 칩(200a)의 타단, 예로서 우측 끝단과 일치할 수 있다. 상기 제1 오픈 영역(510)은 상기 완충층(500)의 상면에서 하면까지 관통하도록 형성된다. 또한, 상기 복수의 신호 패드(210)와 상기 제1 및 제2 와이어(400a, 400b) 사이의 연결을 용이하게 하기 위해서, 상기 완충층(500)의 두께는 상기 제1 반도체 칩(200a)의 신호 패드(210)의 두께보다 작게 구성될 수 있으며, 그에 따라, 상기 신호 패드(210)의 상면은 상기 완충층(500)의 상면보다 높은 위치에 형성될 수 있다.
상기 압력 저감층(600)은 상기 완충층(500) 상에 형성되어 있으며, 제2 접착층(820)을 통해서 상기 완충층(500)의 상면에 고정되어 있다. 상기 압력 저감층(600)은 상기 제1 반도체 칩(200a)의 복수의 신호 패드(210)와 중첩되지 않도록 형성된다. 따라서, 상기 압력 저감층(600)의 일단, 예로서 좌측 끝단은 상기 완충층(500) 및 상기 제1 반도체 칩(200a) 각각의 일단, 예로서 좌측 끝단과 일치하지 않고 상기 압력 저감층(600)의 타단, 예로서 우측 끝단은 상기 완충층(500) 및 상기 제1 반도체 칩(200b) 각각의 타단, 예로서 우측 끝단과 일치하지 않는다.
상기 압력 저감층(600)의 두께는 상기 제1 반도체 칩(200a)의 두께의 1/2 이상이고 상기 제1 반도체 칩(200a)의 두께 이하인 것이 바람직할 수 있다. 구체적으로, 상기 압력 저감층(600)의 두께는 200㎛ 내지 500㎛ 범위인 것이 바람직할 수 있다.
상기 몰드층(700)은 상기 지지부(100), 상기 제1 및 제2 반도체 칩(200a, 200b), 상기 복수의 전극 패드(300), 상기 제1 내지 제3 와이어(400a, 400b, 400c), 상기 완충층(500) 및 상기 압력 저감층(600) 상에 형성되어 있다.
상기 접착층(810, 820, 830)은 제1 접착층(810), 제2 접착층(820) 및 제3 접착층(830)을 포함하여 이루어진다. 상기 제1 접착층(810)은 상기 지지부(100)와 상기 제1 반도체 칩(200a) 사이에 구비되어 상기 지지부(100)와 상기 제1 반도체 칩(200a)을 접착시킨다. 상기 제2 접착층(820)은 상기 완충층(500)과 상기 압력 저감층(600) 사이에 구비되어 상기 완충층(500)과 상기 압력 저감층(600)을 접착시킨다. 상기 제3 접착층(830)은 상기 지지부(100)와 상기 제2 반도체 칩(200b) 사이에 구비되어 상기 지지부(100)와 상기 제2 반도체 칩(200b)을 접착시킨다.
상기 제2 접착층(820)은 상기 제1 반도체 칩(200a)의 복수의 신호 패드(210)와 중첩되지 않도록 형성된다. 따라서, 상기 제2 접착층(820)의 일단, 예로서 좌측 끝단은 상기 완충층(500) 및 상기 제1 반도체 칩(200a) 각각의 일단과 일치하지 않고 상기 제2 접착층(820)의 타단, 예로서 우측 끝단은 상기 완충층(500) 및 상기 제1 반도체 칩(200b) 각각의 타단, 예로서 우측 끝단과 일치하지 않는다. 상기 제2 접착층(820)은 상기 압력 저감층(600)과 동일한 패턴으로 이루어질 수 있다.
이와 같이, 본 발명의 또 다른 실시예에 따르면, 상기 지지부(100) 상에 형성되는 복수의 반도체 칩(200a, 200b) 중에서, 외부의 가압력에 민감하게 반응하여 압전 현상에 의해 신호 오류가 발생할 가능성이 큰 회로 소자와 신호 오류가 발생할 가능성이 적거나 없는 회로 소자를 구분하여, 상기 신호 오류가 발생할 가능성이 큰 회로 소자가 구비되어 있는 제1 반도체 칩(200a)의 상면 상에만 완충층(500)과 압력 저감층(600)을 형성함으로써, 상기 완충층(500)과 압력 저감층(600)의 형성으로 인해 발생하는 공정추가 및 비용 증가를 최소화할 수 있다.
다만, 경우에 따라서, 상기 신호 오류가 발생할 가능성이 적은 제2 반도체 칩(200b)의 상면 상에도 상기 완충층(500)과 압력 저감층(600)을 형성하는 것도 가능하다.
한편, 구체적으로 도시하지는 않았지만, 상기 제1 반도체 칩(200a)의 상면에 형성되는 완충층(500)과 제2 접착층(820)의 구성은 전술한 도 3 내지 도 5와 같이 다양하게 변경될 수 있다. 즉, 도 3과 같이 상기 완충층(500)에 제2 오픈 영역(520)이 추가로 구비되고, 상기 제2 오픈 영역(520)에 기공(H)이 형성될 수 있고, 도 4와 같이 상기 기공(H)이 상기 제2 접착층(820)에 의해 완전히 채워져서 상기 제2 오픈 영역(520)에 기공(H)이 형성되지 않을 수도 있고, 도 5와 같이 상기 제2 오픈 영역(520)의 일 부분에 상기 제2 접착층(820)이 채워지고 상기 제2 오픈 영역(520)의 나머지 부분에 적어도 하나의 기공(H)이 형성될 수도 있다.
도 7a는 본 발명의 반도체 패키지에 적용될 수 있는 배터리 관리 시스템의 블록도이고, 도 7b은 본 발명의 반도체 패키지에 적용될 수 있는 배터리 관리 시스템의 슬레이브 콘트롤러의 블록도이다.
도 7a에서 알 수 있듯이, 배터리 관리 시스템(BMS)은 마스터 콘트롤러(1000), 슬레이브 콘트롤러 그룹(2000), 버스 라인(3000), 및 배터리 셀 그룹(4000)을 포함한다.
슬레이브 콘트롤러 그룹(2000)은 제1 내지 제N(N은 2 이상의 양의 정수) 슬레이브 콘트롤러들(2100, 2200, 2300)을 포함하고, 배터리 셀 그룹(4000)은 제1 내지 제N 배터리 셀들(4100, 4200, 4300)을 포함할 수 있다.
마스터 콘트롤러(1000)는 제1 통신 채널을 통해 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)에 병렬 연결된다. 제1 통신 채널은 마스터 콘트롤러(1000)와 슬레이브 콘트롤러 그룹(2000) 사이에 배치되는 버스 라인(3000)을 포함할 수 있다. 즉, 마스터 콘트롤러(1000)와 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)은 버스 라인(3000)을 공유할 수 있다. 이 경우, 마스터 콘트롤러(1000)는 CAN(Controller Area Network) 통신으로 버스 라인(3000)을 통해 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)과 통신할 수 있다.
마스터 콘트롤러(1000)는 제1 통신 채널을 통해 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300) 각각과 양방향 통신할 수 있다. 예를 들어, 마스터 콘트롤러(1000)는 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)과 양방향 통신함으로써, 배터리 셀 밸런싱을 제어할 수 있다. 구체적으로, 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300) 각각은 배터리 셀의 전압 정보 데이터와 온도 정보 데이터를 마스터 콘트롤러(1000)에 전송할 수 있다. 이 경우, 마스터 콘트롤러(1000)는 제1 내지 제N 배터리 셀들(4100, 4200, 4300) 각각의 전압 정보 배터리와 온도 정보 데이터를 분석하여 제1 내지 제N 배터리 셀들(4100, 4200, 4300)을 밸런싱을 위한 셀 밸런싱 정보 데이터를 산출할 수 있다. 그리고 나서, 마스터 콘트롤러(1000)는 셀 밸런싱 정보 데이터를 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300) 각각에 전송할 수 있다. 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300) 각각은 셀 밸런싱 정보 데이터에 따라 배터리 셀 밸런싱을 수행할 수 있다.
또한, 마스터 콘트롤러(1000)는 제1 내지 제N 배터리 셀들 각각의 전압 정보 배터리와 온도 정보 데이터를 분석하여 제1 내지 제N 배터리 셀들 각각의 충전 상태(State Of Charge, SOC), 수명 상태(State of Health, SOH), 및 안전 정보(safety information)를 산출할 수 있다. 마스터 콘트롤러(1000)는 충전 상태(SOC), 수명 상태(SOH), 및 안전 정보에 따라 제1 내지 제N 배터리 셀들(4100, 4200, 4300)과 전원 또는 부하 사이의 연결을 스위칭하는 스위칭부를 제어하여 제1 내지 제N 배터리 셀들 각각의 충방전을 제어할 수 있다.
마스터 콘트롤러(1000)는 제2 통신 채널을 통해 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)과 데이지 체인 방식으로 직렬 연결된다. 즉, 마스터 콘트롤러(1000)는 도 1과 같이 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)과 링 구조로 연결될 수 있다.
마스터 콘트롤러(1000)는 제2 통신 채널을 통해 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300)을 거쳐 지시 신호를 전송받을 수 있다. 지시 신호는 제1 내지 제N 배터리 셀들의 안전 정보를 지시하는 신호일 수 있다. 마스터 콘트롤러(1000)는 제1 지시 신호가 입력되는 경우 제1 내지 제N 배터리 셀들(4100, 4200, 4300)의 전압 및 온도가 정상이라고 판단하며, 제2 지시 신호가 입력되는 경우 제1 내지 제N 배터리 셀들 중 적어도 어느 하나의 전압 및 온도가 비정상이라고 판단할 수 있다.
마스터 콘트롤러(1000)는 배터리 관리 시스템(BMS)을 총괄적으로 제어하므로 배터리 마스터 콘트롤러로 칭해질 수 있으며, 제1 내지 제N 슬레이브 콘트롤러들(2100, 2200, 2300) 각각은 제1 내지 제N 배터리 셀들을 제어하므로 셀 모듈 콘트롤러로 칭해질 수 있다.
배터리 셀 그룹(4000)은 제1 내지 제N 배터리 셀들(4100, 4200, 4300)을 포함한다. 제1 내지 제N 배터리 셀들(4100, 4200, 4300) 각각은 충방전이 가능한 이차 전지를 포함할 수 있다. 예를 들어, 제1 내지 제N 배터리 셀들(4100, 4200, 4300) 각각의 이차 전지는 니켈-카드뮴(Ni-Cd) 전지, 니켈-수소(Ni-H) 전지, 및 리튬(Li) 전지 중 어느 하나로 구현될 수 있으며, 이에 한정되지 않는다. 제1 내지 제N 배터리 셀들(4100, 4200, 4300) 각각은 복수의 이차 전지들을 포함할 수 있으며, 이 경우 이차 전지들은 직렬 연결될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 일 실시예는 마스터 콘트롤러(1000)가 복수의 슬레이브 콘트롤러들(2100, 2200, 2300)과 복수의 통신 채널들, 예를 들어 제1 통신 채널과 제2 통신 채널을 이용하여 통신한다. 그 결과, 마스터 콘트롤러(1000)가 메인 통신 채널에 해당하는 제1 통신 채널에 문제가 발생하더라도 서브 통신 채널에 해당하는 제2 통신 채널을 통해 제1 내지 제N 배터리 셀들(4100, 4200, 4300) 중 적어도 어느 하나의 전압 및 온도가 정상인지 비정상인지를 지시하는 지시 신호를 입력받을 수 있다.
도 7b에서 알 수 있듯이, 본 발명의 일 실시예에 따른 배터리 관리 시스템은 제1 슬레이브 콘트롤러(2100)와 제1 배터리 셀(4100)을 포함하여 이루어진다.
상기 제1 슬레이브 콘트롤러(2100)는 마이크로 콘트롤러(2110)와 전압 감지부(2120)를 포함한다. 이때, 상기 마이크로 콘트롤러(2110)는 전술한 도 6의 제1 반도체 칩(200a)으로 이루어지고, 상기 전압 감지부(2120)는 전술한 도 6의 제2 반도체 칩(200b)으로 이루어질 수 있다.
마이크로 콘트롤러(2110)는 전압 감지부(2120)로부터 제1 감지 전압과 제2 감지 전압을 입력받고, 온도 수신 단자(TT)로부터 제1 배터리 셀(4100)의 감지 온도를 입력받는다. 마이크로 콘트롤러(2110)는 제1 감지 전압을 디지털 데이터인 전압 정보 데이터로 변환하고 감지 온도를 디지털 데이터인 온도 정보 데이터로 변환하여 제1 통신 채널을 통해 마스터 콘트롤러로 전송한다. 마이크로 콘트롤러(2110)는 제2 감지 전압과 감지 온도에 기초하여 제1 배터리 셀(4100)의 과충전, 과방전 또는 과열 여부를 판단하고 지시 신호를 제2 슬레이브 콘트롤러(2200)로 전송한다.
구체적으로, 마이크로 콘트롤러(2110)는 중앙 처리부(2111), 통신 모듈(2112), 아날로그 디지털 컨버터(2113), 비교기(2114), 및 지시 신호 출력부(2115)를 포함할 수 있다.
중앙 처리부(2111)는 아날로그 디지털 컨버터(2113)로부터 전압 정보 데이터와 온도 정보 데이터를 입력받는다. 중앙 처리부(2111)는 전압 정보 데이터와 온도 정보 데이터를 제1 통신 채널을 통해 마스터 콘트롤러(1000)로 전송하기 위해 통신 모듈(2112)로 출력한다. 또한, 중앙 처리부(2111)는 통신 모듈(2112)로부터 제어 정보 데이터를 입력받고, 제어 정보 데이터에 따라 제1 배터리 셀(4100)을 제어한다. 예를 들어, 중앙 처리부(2111)는 제어 정보 데이터의 일 예로 셀 밸런싱 데이터를 입력받고, 셀 밸런싱 데이터에 따라 제1 배터리 셀(4100)의 셀 밸런싱을 제어할 수 있다. 이 경우, 제1 슬레이브 콘트롤러(2100)는 제1 배터리 셀(4100)에 접속된 셀 밸런싱부를 더 포함할 수 있다. 셀 밸런싱부는 제1 배터리 셀(4100)의 이차 전지들 각각에 방전 경로를 형성하기 위한 스위치들을 포함할 수 있다. 중앙 처리부(2111)는 셀 밸런싱 정보 데이터에 따라 셀 밸런싱부의 스위치들을 제어하기 위한 스위치 신호들을 셀 밸런싱부로 출력할 수 있다.
통신 모듈(2112)은 제1 통신 채널을 통해 마스터 콘트롤러(1000)와 통신하기 위한 모듈이다. 통신 모듈(2112)는 중앙 처리부(2111)로부터 입력받은 전압 정보 데이터와 온도 정보 데이터를 제1 통신 채널에 적합한 통신 패킷으로 변환하여 제3 송신 단자(TX3)를 통해 마스터 콘트롤러(1000)로 전송한다. 또한, 통신 모듈(2112)은 제3 수신 단자(RX3)를 통해 마스터 콘트롤러(1000)로부터 전송되는 통신 패킷을 제어 정보 데이터로 변환하여 중앙 처리부(2111)로 출력한다.
아날로그 디지털 컨버터(2113)는 제1 및 제2 단자들(T1, T2)을 통해 전압 감지부(2120)로부터 제1 감지 전압을 입력받고, 온도 수신 단자(TT)를 통해 제1 배터리 셀(4100)의 감지 온도를 입력받는다. 아날로그 디지털 컨버터(2113)는 제1 감지 전압을 디지털 데이터인 전압 정보 데이터로 변환하고, 감지 온도를 디지털 데이터인 온도 정보 데이터로 변환한다. 아날로그 디지털 컨버터(2113)는 전압 정보 데이터와 온도 정보 데이터를 중앙 처리부(2111)로 출력한다.
비교기(2114)는 제3 단자(T3)를 통해 전압 감지부(2120)로부터 제2 감지 전압을 입력받고, 온도 수신 단자(TT)를 통해 제1 배터리 셀(4100)의 감지 온도를 입력받는다. 비교기(2114)는 제2 감지 전압을 제1 전압 문턱 값과 제2 전압 문턱 값과 비교하고 감지 온도를 제1 온도 문턱 값과 제2 온도 문턱 값과 비교한 후, 비교 결과에 따라 비교 신호를 출력한다.
구체적으로, 비교기(2114)는 제2 감지 전압이 제1 전압 문턱 값과 제2 전압 문턱 값 사이이고 감지 온도가 제1 온도 문턱 값과 제2 온도 문턱 값 사이인 경우, 제1 비교 신호를 출력한다. 비교기(2114)는 제2 감지 전압이 제1 전압 문턱 값 이상이거나 제2 전압 문턱 값 이하인 경우 또는 감지 온도가 제1 온도 문턱 값 이상이거나 제2 온도 문턱 값 이하인 경우, 제2 비교 신호를 출력한다.
제1 전압 문턱 값은 제1 배터리 셀(4100)의 과충전의 기준이 되는 전압 문턱 값이고, 제2 전압 문턱 값은 제1 배터리 셀(4100)의 과방전의 기준이 되는 전압 문턱 값일 수 있다. 제1 전압 문턱 값은 제2 전압 문턱 값보다 높은 값일 수 있다. 또한, 제1 온도 문턱 값은 제1 배터리 셀(4100)의 과열의 기준이 되는 온도 문턱 값이고, 제2 온도 문턱 값은 제1 배터리 셀(4100)의 저온의 기준이 되는 온도 문턱 값이다. 제1 온도 문턱 값은 제2 온도 문턱 값보다 높은 값일 수 있다.
지시 신호 출력부(2115)는 제4 수신 단자(RX4)를 통해 전송되는 지시 신호와 비교기(2114)로부터의 비교 신호에 따라 지시 신호를 제4 송신 단자(TX4)로 출력한다. 또한, 지시 신호 출력부(2115)는 제4 수신 단자(RX4)를 통해 제2 지시 신호가 입력되는 경우, 제2 지시 신호를 그대로 제4 송신 단자(TX4)로 출력한다.
전압 감지부(2120)는 제1 전압 감지부(2121)와 제2 전압 감지부(2122)를 포함할 수 있다. 제1 및 제2 전압 감지부들(2121, 2122) 각각은 제1 배터리 셀(4100)의 양단부에 접속되어 배터리 셀(4100)의 전압을 감지한다. 예를 들어, 제1 및 제2 전압 감지부들(2121, 2122) 각각은 제4 단자(T4)들을 통해 제1 배터리 셀(4100)의 이차 전지들 각각의 양단부에 접속될 수 있으며, 이로 인해 이차 전지들(4110, 4120) 각각의 전압을 감지할 수 있다.
제1 전압 감지부(2121)는 제1 배터리 셀(4100)로부터 감지된 적어도 하나 이상의 감지 전압을 제1 감지 전압으로 제1 및 제2 단자들(T1, T2)을 통해 아날로그 디지털 컨버터(2113)로 출력한다. 제1 전압 감지부(2121)는 두 개의 신호 라인들을 이용하여 차동 신호(differential signal) 형태로 제1 감지 전압을 아날로그 디지털 컨버터(2113)로 전송할 수 있다.
제2 전압 감지부(2122)는 제1 배터리 셀(4100)로부터 감지된 적어도 하나 이상의 감지 전압을 제2 감지 전압으로 제3 단자(T3)를 통해 비교기(2114)로 출력한다. 제2 전압 감지부(2122)는 하나의 신호 라인을 이용하여 제2 감지 전압을 비교기(2114)로 전송할 수 있다.
제1 감지 전압은 아날로그 디지털 컨버터(2113)에 의해 전압 정보 데이터로 변환되어 제1 통신 채널을 통해 마스터 콘트롤러(1000)로 전송됨에 비해, 제2 감지 전압은 비교기(2114)에서 제1 전압 문턱 값 및 제2 전압 문턱 값과 비교된다. 즉, 제1 감지 전압은 마스터 콘트롤러(1000)에서 셀 밸런싱, 충전 상태(SOC), 수명 상태(SOH), 및 안전 정보를 분석하기 위해 사용되는 값이지만, 제2 감지 전압은 상한 문턱 값에 해당하는 제1 전압 문턱 값과 하한 문턱 값에 해당하는 제2 전압 문턱 값과 비교되는 값이다. 그러므로, 제1 감지 전압은 제2 감지 전압에 비해 정확하게 전송되는 것이 중요하다. 따라서, 본 발명의 일 실시예는 제1 감지 전압을 두 개의 신호 라인들을 이용하여 차동 신호 형태로 아날로그 디지털 컨버터(2113)로 전송함으로써, 하나의 신호 라인으로 전송할 때보다 제1 감지 전압을 정확한 값으로 전송할 수 있다. 또한, 본 발명의 일 실시예는 제2 감지 전압을 하나의 신호 라인을 이용하여 전송함으로써, 회로 복잡도를 낮추고 비용을 절감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 지지부;
    상기 지지부 상에 구비된, 복수의 신호 패드를 포함하여 이루어진 반도체 칩;
    상기 반도체 칩 상에 구비된 완충층;
    상기 완충층 상에 구비된 접착층;
    상기 접착층 상에 구비된 압력 저감층; 및
    상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어진 반도체 패키지.
  2. 제1항에 있어서,
    상기 완충층은 상기 복수의 신호 패드의 상면이 노출되도록 상기 복수의 신호 패드와 대응하는 영역에 제1 오픈 영역을 구비하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 완충층의 두께는 상기 복수의 신호 패드의 두께보다 얇고, 상기 복수의 신호 패드의 상면의 높이는 상기 완충층의 상면의 높이보다 높은 반도체 패키지.
  4. 제1항에 있어서,
    상기 완충층의 일단은 상기 반도체 칩의 일단과 일치하고, 상기 완충층의 타단은 상기 반도체 칩의 타단과 일치하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 접착층 및 상기 압력 저감층은 상기 복수의 신호 패드와 중첩되지 않고,
    상기 접착층 및 상기 압력 저감층 각각의 일단은 상기 반도체 칩의 일단과 일치하지 않고, 상기 접착층 및 상기 압력 저감층 각각의 타단은 상기 반도체 칩의 타단과 일치하지 않는 반도체 패키지.
  6. 제1항에 있어서,
    상기 압력 저감층의 두께는 상기 반도체 칩의 두께의 1/2 이상 및 상기 반도체 칩의 두께 이하인 반도체 패키지.
  7. 제1항에 있어서,
    상기 압력 저감층의 열팽창계수와 상기 반도체 칩의 열팽창계수 사이의 편차는 ±10 이내인 반도체 패키지.
  8. 제1항에 있어서,
    상기 압력 저감층의 두께는 200㎛ 내지 500㎛ 범위이고, 상기 압력 저감층의 열팽창계수는 2.6 ppm/℃ 내지 3.0 ppm/℃범위인 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩은 제1 회로 영역 및 제2 회로 영역을 포함하고,
    상기 완충층은 상기 제1 회로 영역에 대응하는 영역에 제2 오픈 영역이 구비되어 있는 반도체 패키지.
  10. 제9항에 있어서,
    상기 오픈 영역에 기공이 구비되어 있는 반도체 패키지.
  11. 제9항에 있어서,
    상기 오픈 영역은 상기 접착층으로 채워진 반도체 패키지.
  12. 제9항에 있어서,
    상기 제1 회로 영역에는 밴드 갭 기준 (Band Gap Reference) 회로 또는 증폭 (Amplifier) 회로가 구비되어 있는 반도체 패키지.
  13. 제1항에 있어서,
    상기 접착층의 두께는 상기 완충층의 두께보다 두꺼운 반도체 패키지.
  14. 지지부;
    상기 지지부 상에 구비된, 복수의 신호 패드를 각각 포함하여 이루어진 제1 반도체 칩 및 제2 반도체 칩;
    상기 지지부의 외측에서 상기 지지부와 이격되도록 구비된 복수의 전극 패드;
    상기 제1 반도체 칩의 어느 하나의 신호 패드와 상기 제2 반도체 칩의 어느 하나의 신호 패드를 연결하는 제1 와이어, 상기 제1 반도체 칩의 다른 하나의 신호 패드와 어느 하나의 전극 패드를 연결하는 제2 와이어, 및 상기 제2 반도체 칩의 다른 하나의 신호 패드와 다른 하나의 전극 패드를 연결하는 제3 와이어를 포함하는 와이어;
    상기 제1 반도체 칩 상에 구비된 완충층;
    상기 완충층 상에 구비된 접착층;
    상기 접착층 상에 구비된 압력 저감층; 및
    상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어진 반도체 패키지.
  15. 제14항에 있어서,
    상기 완충층과 상기 압력 저감층은 상기 제2 반도체 칩 상에 구비되어 있지 않은 반도체 패키지.
  16. 제14항에 있어서,
    상기 완충층은 상기 복수의 신호 패드의 상면이 노출되도록 상기 복수의 신호 패드와 대응하는 영역에 제1 오픈 영역을 구비하고,
    상기 완충층의 두께는 상기 복수의 신호 패드의 두께보다 얇고, 상기 복수의 신호 패드의 상면의 높이는 상기 완충층의 상면의 높이보다 높은 반도체 패키지.
  17. 제14항에 있어서,
    상기 완충층의 일단은 상기 반도체 칩의 일단과 일치하고, 상기 완충층의 타단은 상기 반도체 칩의 타단과 일치하고,
    상기 접착층 및 상기 압력 저감층은 상기 복수의 신호 패드와 중첩되지 않고,
    상기 접착층 및 상기 압력 저감층 각각의 일단은 상기 반도체 칩의 일단과 일치하지 않고, 상기 접착층 및 상기 압력 저감층 각각의 타단은 상기 반도체 칩의 타단과 일치하지 않는 반도체 패키지.
  18. 제14항에 있어서,
    상기 압력 저감층의 두께는 상기 반도체 칩의 두께의 1/2 이상 및 상기 반도체 칩의 두께 이하이고,
    상기 압력 저감층의 열팽창계수와 상기 반도체 칩의 열팽창계수 사이의 편차는 ±10 이내인 반도체 패키지.
  19. 제14항에 있어서,
    상기 반도체 칩은 제1 회로 영역 및 제2 회로 영역을 포함하고,
    상기 완충층은 상기 제1 회로 영역에 대응하는 영역에 제2 오픈 영역이 구비되어 있는 반도체 패키지.
  20. 제14항에 있어서,
    상기 접착층의 두께는 상기 완충층의 두께보다 두꺼운 반도체 패키지.
  21. 반도체 패키지를 포함하여 이루어지고,
    상기 반도체 패키지는
    지지부;
    상기 지지부 상에 구비된, 복수의 신호 패드를 각각 포함하여 이루어진 제1 반도체 칩 및 제2 반도체 칩;
    상기 지지부의 외측에서 상기 지지부와 이격되도록 구비된 복수의 전극 패드;
    상기 제1 반도체 칩의 어느 하나의 신호 패드와 상기 제2 반도체 칩의 어느 하나의 신호 패드를 연결하는 제1 와이어, 상기 제1 반도체 칩의 다른 하나의 신호 패드와 어느 하나의 전극 패드를 연결하는 제2 와이어, 및 상기 제2 반도체 칩의 다른 하나의 신호 패드와 다른 하나의 전극 패드를 연결하는 제3 와이어를 포함하는 와이어;
    상기 제1 반도체 칩 상에 구비된 완충층;
    상기 완충층 상에 구비된 접착층;
    상기 접착층 상에 구비된 압력 저감층; 및
    상기 압력 저감층 상에 구비된 몰드층을 포함하여 이루어지고,
    상기 제2 반도체 칩에는 전압 감지부가 구비되어 있고, 상기 제1 반도체 칩에는 상기 전압 감지부로부터의 감지 전압을 입력받아 디지털 데이터인 전압 정보 데이터로 변환하여 마스터 콘트롤러로 전송하는 마이크로 콘트롤러가 구비되어 있는 배터리 관리 시스템.
  22. 제21항에 있어서,
    상기 제1 반도체 칩에 구비된 마이크로 콘트롤러는, 상기 전압 감지부에서 입력받은 제1 감지 전압을 디지털 데이터인 전압 정보 데이터로 변환하는 아날로그 디지털 컨버터, 상기 마스터 콘트롤러와 통신하기 위한 통신 모듈, 상기 통신 모듈로부터 제어 정보 데이터를 입력받고 제어 정보 데이터에 따라 배터리 셀을 제어하는 중앙 처리부, 상기 전압 감지부로부터 제2 감지 전압을 입력받고 상기 제2 감지 전압을 문턱 전압 값과 비교하는 비교기, 및 상기 비교기로부터의 비교 신호에 따라 지시 신호를 출력하는 지시 신호 출력부를 포함하여 이루어진 배터리 관리 시스템.
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