KR20110050231A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20110050231A
KR20110050231A KR1020090107119A KR20090107119A KR20110050231A KR 20110050231 A KR20110050231 A KR 20110050231A KR 1020090107119 A KR1020090107119 A KR 1020090107119A KR 20090107119 A KR20090107119 A KR 20090107119A KR 20110050231 A KR20110050231 A KR 20110050231A
Authority
KR
South Korea
Prior art keywords
stress
semiconductor chip
semiconductor
alleviator
semiconductor package
Prior art date
Application number
KR1020090107119A
Other languages
English (en)
Inventor
김상욱
류효창
박진우
최대영
김미연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090107119A priority Critical patent/KR20110050231A/ko
Priority to US12/899,859 priority patent/US20110109000A1/en
Publication of KR20110050231A publication Critical patent/KR20110050231A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지는 반도체 칩의 일부(취약부)에 배치되는 스트레스 완화기를 포함하며, 이 스트레스 완화기는 몰딩막에 의한 열적/물리적 스트레스를 완화시킨다. 이로써, 반도체칩이 몰딩막에 의한 열적/물리적 스트레스를 받지 않는다.
반도체 패키지, 취약부, 스트레스 완화기

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이러한 기술은 실장된 반도체 칩을 외부의 습기나 오염등으로부터 보호하기 위하여 몰딩공정을 포함한다. 몰딩 공정은 금형에 반도체 칩이 실장된 기판을 넣고 열경화성 수지를 공급하여 진행할 수 있다.
본 발명이 해결하고자 하는 과제는 몰딩 공정에서 반도체 칩이 받는 스트레스를 해소할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 몰딩 공정에서 반도체 칩이 받는 스트레스를 해소할 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 반도체 칩; 상기 반도체 칩의 일면에 위치하는 적어도 하나의 스트레스 완화기; 및 상기 스트레스 완화기의 측면, 상기 반도체 칩을 덮되, 상기 스트레스 완화기의 일부를 노출시키는 몰딩막을 포함한다.
상기 반도체 칩은 내재된 취약부(Weak part)를 포함할 수 있으며, 상기 스트레스 완화기는 상기 취약부와 중첩되도록 위치할 수 있다.
상기 취약부는 열이나 압력에 민감한 셀을 포함할 수 있다.
상기 취약부는 DAC 셀(Digital to analog converter cell), ADC 셀(Analog to digital converter cell) 및 퓨즈박스(fuse box)를 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
상기 스트레스 완화기의 일부는 상기 몰딩막의 표면으로부터 외부로 돌출될 수 있다.
상기 반도체 패키지는, 상기 반도체칩과 상기 스트레스 완화기 사이에 개재된 접착막을 더 포함할 수 있다.
상기 스트레스 완화기는 서로 다른 2개 이상의 폭을 가진다. 상기 2개 이상의 폭은 반도체 칩과 인접하는 제 1 폭과 상기 몰딩막의 표면과 인접한 제 2 폭을 가질 수 있으며, 상기 제 1 폭은 상기 제 2 폭 보다 바람직하게는 클 수 있다.
상기 스트레스 완화기는 상기 몰딩막의 탄성계수보다 작은 탄성 계수를 가질 수 있다.
상기 스트레스 완화기는 상기 몰딩막의 열전도율보다 낮은 열전도율을 가질 수 있다.
상기 스트레스 완화기는 실리콘계 고무를 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 기판의 일 면에 반도체 칩을 실장하는 단계; 상기 반도체 칩의 일부에 스트레스 완화기를 배치하는 단계; 및 상기 스트레스 완화기의 측면과 상기 반도체칩을 덮되 상기 스트레스 완화기의 일부를 노출시키는 몰딩막을 형성하는 단계를 포함할 수 있다.
상기 반도체 칩은 취약부를 포함할 수 있으며, 상기 스트레스 완화기를 배치하는 단계는, 상기 취약부와 중첩되도록 상기 스트레스 완화기를 배치하는 단계를 포함할 수 있다.
상기 스트레스 완화기를 배치하는 단계는, 상기 스트레스 완화기의 상기 반도체 칩에 인접하는 면에 접착막을 부착시키는 단계를 더 포함할 수 있다.
상기 몰딩막을 형성하는 단계는, 상기 스트레스 완화기가 배치된 상기 기판을 하부 금형 위에 로딩하는 단계; 상기 스트레스 완화기 상으로 상부 금형을 위치시키는 단계; 열경화성 플라스틱 수지액을 공급하여 상기 스트레스 완하기의 측면과 상기 반도체 칩 및 상기 기판을 덮는 단계; 및 베이킹 공정을 진행하여 상기 열경화성 플라스틱 수지액을 경화시켜 몰딩막을 형성하는 단계를 포함할 수 있다.
상기 상부 금형을 위치시키는 단계는 상기 스트레스 완화기와 상기 상부 금형이 접하도록 상기 상부 금형을 위치킬 수 있다.
상기 방법은 상기 베이킹 공정 후에, 상기 상부금형을 상기 기판 상으로부터 분리시키는 단계를 더 포함할 수 있으며, 이때 상기 스트레스 완화기는 상기 몰딩막의 표면으로부터 돌출될 수 있다.
본 발명의 일 예에 따른 반도체 패키지는 반도체 칩의 일부(취약부)에 배치되는 스트레스 완화기를 포함하며, 이 스트레스 완화기는 몰딩막에 의한 열적/물리적 스트레스를 완화시킨다. 이로써, 반도체칩에 전달되는 몰딩막에 의한 열적/물리적 스트레스를 줄일 수 있다.
또한 본 발명의 다른 예에 따른 반도체 패키지의 제조 방법은, 몰딩막을 형성하기 전에 반도체 칩 상에 스트레스 완화기를 배치시킴으로써, 몰딩막에 의한 열적/물리적 스트레스가 상기 반도체 칩을 손상시키는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동 일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 A 부분을 확대한 것이다. 도 3은 도 1의 스트레스 완화기의 다양한 형태들을 나타낸다.
도 1 및 2를 참조하면, 본 실시예에 따른 반도체 패키지(400)는 기판(100)을 포함한다. 상기 기판(100)의 상부면에는 제 1 접속 단자들(144)이 배치될 수 있다. 상기 기판(100)의 하부면에는 제 2 접속 단자들(142)이 배치될 수 있다. 상기 제 2 접속 단자들(142)에는 솔더볼(140)이 부착될 수 있다. 상기 기판(100 상에는 칩 단자들(122)을 포함하는 반도체칩(120)이 실장된다. 본 실시예에서 상기 반도체칩(120)은 접착제(135)에 의해 상기 기판(100) 상에 부착되고, 상기 칩 단자들(122)은 상기 제 1 접속 단자(144)와 와이어(130)로 연결된다. 상기 반도체 칩(120)은 플립 칩 본딩 방식으로 실장될 수도 있다. 상기 반도체칩(120)의 일 부분 상에는 스트레스 완화기(stress reliever, 200)가 배치된다. 상기 스트레스 완화기(200)와 상기 반도체 칩(120) 사이에는 접착막(210)이 개재될 수 있다. 상기 반도체칩(120)은 반도체 기판(121), 취약부(123) 및 이를 덮는 페시베이션 막(125)을 포함할 수 있다. 상기 취약부(123)는 열이나 압력에 민감한 셀이나 부분을 포함할 수 있다. 예를 들면, 상기 취약부(123)은 DAC 셀(Digital to analog converter cell), ADC 셀(Analog to digital converter cell) 및 퓨즈박스(fuse box)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
도 1 내지 3을 참조하면, 상기 스트레스 완화기(200)는 상기 취약부(123)와 중첩되도록 배치될 수 있다. 상기 스트레스 완화기(200)의 측면과 상기 반도체 칩(120) 및 상기 기판(100)은 몰딩막(150)으로 덮인다. 상기 몰딩막(150)은 상기 스트레스 완화기(200)의 상부를 덮지 않고 노출시킨다. 상기 스트레스 완화기(200)는 상기 몰딩막(150)의 탄성계수보다 낮은 탄성 계수를 가지는 물질로 형성될 수 있다. 또는/그리고 상기 스트레스 완화기(200)는 상기 몰딩막(150)의 열전도율보다 낮은 열전도율을 가지는 물질로 형성될 수 있다. 예를 들면, 상기 스트레스 완화기(200)는 고무의 일종으로 예를 들면 실리콘계 고무로 형성될 수 있다. 상기 스트레스 완화기(200)는 도 3의 (a)부터 (k)까지 개시된 바와 같이 다양한 형태의 단면들을 가질 수 있다. 이때 상기 스트레스 완화기(200)는 상기 반도체칩(120)에 인접한 제 1 폭(W1)과 상기 몰딩막(150)의 상부면에 인접한 제 2 폭(W2)을 가질 수 있다. 이때 상기 제 1 폭(W1)은 상기 제 2 폭(W2)보다 넓다. 이로써, 상기 스트레스 완화기(200)가 상기 몰딩막(150)에 의해 스트레스를 받아도 위로(밖으로) 빠져나가지 못하는 동시에, 상기 스트레스 완화기(200)의 열전도율이 몰딩막(150)의 것보다 낮아 상기 반도체 칩(120)의 취약부(123)에 가해지는 열적 스트레스를 완화시킬 수 있다. 도 3의 (k)의 경우 스트레스 완화기(200)가 내부 완화부(199)를 포함하는 것을 개시한다. 상기 내부 완화부(199)는 공기와 같은 기체로 채워질 수도 있고 또한 상기 실리콘계 고무와 다른 물질의 막(기체가 아닌 고체)으로 채워질 수도 있다. 즉, 도 3의 (k)의 경우는 상기 스트레스 완화기(200)가 2중 이상의 막과 같은 구조를 가짐을 개시한다.
또한 상기 스트레스 완화기(200)의 탄성계수가 몰딩막(150)의 것보다 낮아 상기 반도체 칩(120)의 취약부(123)에 가해지는 물리적 스트레스를 상기 스트레스 완화기(200)가 흡수하여 완화시킬 수 있다.
다음은 본 실시예에 따른 반도체 패키지를 형성하는 과정을 설명하기로 한다. 도 4는 본 발명의 실시예 1에 따라 반도체 패키지를 형성하는 과정을 나타내는 공정 순서도이다. 도 5 내지 도 10은 도 1의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 4 및 도 5를 참조하면, 먼저 기판(100) 상에 반도체 칩(120)을 실장한다(S10). 상기 반도체 칩(120)은 상기 기판(100) 상에 접착제(135)를 이용하여 부착시킬 수 있다. 그리고, 상기 기판(100)의 제 1 접속 단자(144)와 상기 반도체 칩(120)의 칩단자(122)를 와이어(130)로 와이어 본딩방식으로 연결한다. 상기 반도체 칩(120)은 상기 기판(100)에 플립 칩 본딩 방식으로 실장될 수도 있다.
도 4 및 도 6을 참조하면, 상기 기판(100)에 실장된 상기 반도체 칩(120)의 취약부 상에 스트레스 완화기(200)를 배치시킨다(S20). 상기 스트레스 완화기(200)는 상기 반도체 칩(120)의 취약부 상에 중첩되도록 배치된다. 상기 스트레스 완화기(200)는 진공 또는 음의 압력(실선의 화살표 방향(111)으로 압력이 작용)이 인가되는 이동 관(moving pipe, 250))의 하부에 밀착된 상태에서 상기 취약부 상으로 이동되고 상기 반도체 칩(120) 쪽으로 할로우(속이 빈) 화살표(113)를 따라 하강될 수 있다. 이때 바람직하게는 상기 스트레스 완화기(200) 하부에 접착막(210)이 미리 부착되어 있다. 상기 스트레스 완화기(200)를 고정 및 이동시키는 수단은 로봇 암일 수도 있다.
도 7을 참조하면, 상기 스트레스 완화기(200)는 상기 이동 관(250)에 의해 상기 취약부 상에 배치되고 상기 접착막(210)에 의해 상기 반도체 칩(120) 상에 부착된다.
도 4 및 도 8을 참조하면, 상기 스트레스 완화기(200)의 측면과 상기 반도체 칩(120), 및 상기 기판(100)을 덮는 몰딩막(150)을 형성한다(S30). 상기 몰딩막(150)을 형성하기 위해 상기 기판(100)을 금형틀 안에 위치시킨다. 상기 금형틀은 서로 맞물리는 하부 금형(260)과 상부금형(262)을 포함할 수 있다. 상기 금형틀의 형태는 다양할 수 있다. 상기 스트레스 완화기(200)의 상부면은 상기 상부금형(262)와 맞닿을 수 있다. 상기 상부 금형(262)의 소정 영역에는 개구부(264)가 형성될 수 있다. 상기 개구부(264)를 통해 상기 몰딩막(150)을 형성하기 위한 열경화성 플라스틱 수지액을 공급하여 상기 금형틀 안을 채울 수 있다. 상기 열경화성 플라스틱 수지액은 에폭시 몰드 컴파운드(Epoxy mold compound) 수지 계열의 물질일 수 있다. 상기 열경화성 플라스틱 수지액은 공급되어 상기 스트레스 완화기(200)의 측면, 상기 반도체 칩(120) 및 상기 기판(100)을 덮는다. 상기 스트레스 완화기(200)의 상부면이 상기 상부금형(262)과 맞닿기에, 상기 스트레스 완화기(200)의 상부면은 상기 수지액으로 덮이지 않는다. 또는, 상기 스트레스 완화기(200)의 상부면이 상기 상부금형(262)과 맞닿지 않는 경우, 상기 수지액은 상기 스트레스 완화기(200)의 상부면을 덮지 않도록 공급된다. 후속으로 베이크 공정을 진행하여 상기 수지액을 경화시켜 몰딩막(150)을 형성한다. 베이크 공정시, 상기 반도체 칩(120)의 취약부에 가해지는 열적 및 물리적 스트레스를 상기 스트레스 완화기(200)가 완화시킬 수 있다. 상기 몰딩막(150)은 상기 스트레스 완화기(200)의 측면, 상기 반도체 칩(120) 및 상기 기판(100)을 덮도록 형성된다.
도 9를 참조하면, 상기 기판(100)을 상기 금형틀로부터 분리시킨다. 먼저 상기 기판(100) 상으로부터 상기 상부금형(262)을 분리할 때의 압력 변화로 인해 상기 몰딩막(150)내에 스트레스가 유발된다. 이러한 스트레스는 실선의 화살표(115)를 따라 상기 스트레스 완화기(200)로 가해지나, 상기 스트레스 완화기(200)의 낮은 탄성 계수에 의해 상기 반도체 칩(120)의 취약부로 전달되지 않는다. 또한 상기 스트레스 완화기(200)의 상부가 상기 몰딩막(150)으로 덮이지 않고 외부에 노출이 되므로, 상기 스트레스 완화기(200)로 가해지는 스트레스에 의해 상기 스트레스 완화기(200)의 상부가 상기 몰딩막(150)의 상부 표면으로부터 돌출되게 된다. 이로써 상기 스트레스는 할로우(속이 빈) 화살표(117)를 따라 위쪽으로 방출될 수 있다. 상기 스트레스 완화기(200)는 점성 및 탄성을 가져, 몰딩막(150)의 스트레스를 흡수하여 변형된 형태로 고정될 수도 있다. 즉, 상기 스트레스 완화기(200)의 상부가 상기 몰딩막(150)의 상부 표면으로 돌출된 상태로 고정될 수 있다. 이경우, 본 발명의 반도체 패키지(400)를 핸들링하는 공정 장비는 돌출된 상기 스트레스 완화기(200)의 상부면과 닿는 지점에, 돌출된 상기 스트레스 완화기(200)의 상부면의 프로파일에 맞물리는 구조를 가질 수 있다. 즉, 본 발명의 반도체 패키지(400)를 핸들링하는 공정 장비는 돌출된 상기 스트레스 완화기(200)의 상부면과 닿는 지점에, 요철부가 형성될 수 있다.
후속으로 도 10을 참조하면, 상기 제 2 접속 단자(142) 하부에 솔더볼(140)을 부착한다. 상기 솔더볼(140)을 부착할 때도 열처리 공정이 진행될 수 있으며 이때 유발되는 열적 물리적 스트레스도 상기 스트레스 완화기(200)가 완화시킬 수 있다. 이로써 본 실시예에 따른 반도체 패키지(400)를 완성할 수 있다.
<실시예 2>
도 11은 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지(401)는 두 개의 스트레스 완화기들(200a, 200b)을 포함할 수 있다. 이는 취약부가 두 군데에 존재할 경우에 해당할 수 있다. 상기 스트레스 완화기들(200a, 200b)은 상기 취약부의 위치와 갯수에 따라 그 수와 형태가 변할 수 있다. 즉, 예를 들면 상기 취약부가 반도체칩(120) 내에서 상기 반도체 칩(120)의 가장자리를 따라 링 형태로 존재할 경우, 역시 상기 스트레스 완화기(200a, 200b)는 상기 취약부와 중첩되도록 링 형태를 가지며 배치될 수 있다. 본 실시예에서 설명하지 않은 구성은 실시예 1과 동일할 수 있다.
<실시예 3>
도 12는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 패키지(402)는 실시예 1에서처럼 스트레스 완화기(200)를 포함하는 반도체 패키지(도 1의 번호 400 참조) 상에 또 하나의 반도체 패키지가 적층된 경우를 예시한다. 구체적으로 상기 반도체 패키지(402)는 제 1 기판(100) 상에 제1 반도체 칩(120)이 실장된다. 상기 제 1 반도체 칩(120)의 취약부와 중첩되도록 스트레스 완화기(200)가 배치되고 상기 스트레스 완화기(200)의 측면, 상기 제 1 반도체 칩(120) 및 상기 제 1 기판(100)을 덮도록 제 1 몰딩막(150)이 배치된다. 상기 제 1 기판(100) 상에는 제 2 기판(300)이 배치된다. 상기 제 2 기판(300) 상에는 제 2 반도체칩(302)이 실장된다. 상기 제 2 반도체칩(302)는 예를 들면 메모리칩일 수 있다. 상기 제 2 반도체칩(302)는 예를 들면 와이어 본딩 방식으로 실장될 수 있다. 상기 제 2 반도체칩(302)과 상기 제 2 기판(300)은 제 2 몰딩막(403)으로 덮인다. 상기 제 2 기판(300)과 상기 제 1 기판(100)은 내부 지지 솔더볼(310)에 의해 전기적으로 연결될 수 있다. 이러한 반도체 패키지(402)에 있어서, 상기 제 2 기판(300)은 바람직하게는 상기 스트레스 완화기(200)의 상부면과 이격된다. 이로써 상기 스트레스 완화기(200)의 상부면이 상기 제 2 기판(300)에 의해 눌리지 않아 상기 취약부에 스트레스가 인가되지 않는다. 본 실시예에서 설명하지 않은 구성은 실시예 1과 동일할 수 있다.
위의 실시예 1 내지 3에서는 설명하지 않았지만, 기판의 후면에 반도체칩이 실장되고, 몰딩막이 기판의 후면에 형성될 경우, 역시 스트레스 완화기 또한 상기 반도체 칩의 후면에 배치될 수 있다. 이때의 스트레스 완화기의 하부면은 상기 몰딩막으로 덮이지 않고 노출된다.
<실시예 4>
도 13은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 반도체 패키지(403)은 칩-스케일 패키지의 일종으로써, 실시예 1 내지 3에서 개시된 기판(100)을 포함하지 않는다. 반 도체 칩(120)의 소정부분에 스트레스 완화기(200)가 위치하며, 상기 반도체 칩(120)의 상부면과 상기 스트레스 완화기(200)의 측면은 몰딩막(150)으로 덮인다. 상기 반도체 칩(120)은 내부를 관통하여 칩단자(122)와 연결되는 관통 비아(Through via, 121)을 포함한다. 그리고 상기 반도체 칩(120)의 하부면에는 상기 관통 비아(121)와 전기적으로 연결되는 재배선 패드(143)이 배치된다. 그리고 상기 재배선 패드(143)에 솔더볼(140)과 같은 외부 접속 단자가 부착될 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 14를 참조하면, 패키지 모듈(200)은 반도체 집적회로 칩(220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(220, 230)을 기판(210)에 설치함으로써, 상기 패키지 모듈(200)이 형성될 수 있다. 상기 패키지 모듈(200)은 기판(210) 일측에 구비된 외부연결단자(240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 15는 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 15를 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 결합될 수 있다. 상기 버스(350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(310) 및 기억 장치(330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 16은 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 16을 참조하면, 메모리 카드(400)는 비휘발성 기억 소자(410) 및 메모리 제어기(420)를 포함할 수 있다. 상기 비휘발성 기억 장치(410) 및 상기 메모리 제어기(420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 A 부분을 확대한 것이다.
도 3은 도 1의 스트레스 완화기의 다양한 형태들의 단면들을 나타낸다.
도 4는 본 발명의 실시예 1에 따라 반도체 패키지를 형성하는 과정을 나타내는 공정 순서도이다.
도 5 내지 도 10은 도 1의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.
도 11은 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 16은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 일면에 위치하는 적어도 하나의 스트레스 완화기; 및
    상기 스트레스 완화기의 측면, 상기 반도체 칩의 적어도 일부를 덮되, 상기 스트레스 완화기의 일부를 노출시키는 몰딩막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩은 내재된 취약부(Weak part)를 포함하며,
    상기 스트레스 완화기는 상기 취약부와 중첩되도록 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 취약부는 DAC 셀(Digital to analog converter cell), ADC 셀(Analog to digital converter cell) 및 퓨즈박스(fuse box)를 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 스트레스 완화기의 일부는 상기 몰딩막의 표면으로부터 외부로 돌출된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체칩과 상기 스트레스 완화기 사이에 개재된 접착막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 스트레스 완화기는 적어도 서로 다른 2개 이상의 폭을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 스트레스 완화기는 상기 반도체 칩과 인접하는 제 1 폭과 상기 몰딩막의 표면과 인접한 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭 보다 큰 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 스트레스 완화기는 상기 몰딩막의 탄성계수보다 작은 탄성 계수를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 스트레스 완화기는 상기 몰딩막의 열전도율보다 낮은 열전도율을 가지 는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 스트레스 완화기는 실리콘계 고무를 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020090107119A 2009-11-06 2009-11-06 반도체 패키지 및 이의 제조 방법 KR20110050231A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090107119A KR20110050231A (ko) 2009-11-06 2009-11-06 반도체 패키지 및 이의 제조 방법
US12/899,859 US20110109000A1 (en) 2009-11-06 2010-10-07 Semiconductor package and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090107119A KR20110050231A (ko) 2009-11-06 2009-11-06 반도체 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20110050231A true KR20110050231A (ko) 2011-05-13

Family

ID=43973558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090107119A KR20110050231A (ko) 2009-11-06 2009-11-06 반도체 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US20110109000A1 (ko)
KR (1) KR20110050231A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019537A (ko) * 2013-08-14 2015-02-25 삼성전자주식회사 반도체 패키지
WO2020130609A1 (ko) * 2018-12-20 2020-06-25 주식회사 실리콘웍스 반도체 패키지

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140009732A (ko) * 2012-07-12 2014-01-23 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP5535351B1 (ja) * 2013-03-01 2014-07-02 株式会社東芝 半導体装置
JP6081229B2 (ja) 2013-03-01 2017-02-15 株式会社東芝 半導体装置、無線装置、及び記憶装置
US20190214328A1 (en) * 2018-01-10 2019-07-11 Feras Eid Stacked die architectures with improved thermal management
US11562969B2 (en) * 2019-09-12 2023-01-24 Advanced Semiconductor Engineering, Inc. Semiconductor device package including reinforced structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184211A (en) * 1988-03-01 1993-02-02 Digital Equipment Corporation Apparatus for packaging and cooling integrated circuit chips
US5227663A (en) * 1989-12-19 1993-07-13 Lsi Logic Corporation Integral dam and heat sink for semiconductor device assembly
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
US20010023118A1 (en) * 2000-01-14 2001-09-20 Macpherson John Customization of an integrated circuit in packaged form
JP3644869B2 (ja) * 2000-04-10 2005-05-11 株式会社愛知商会 チャック及びチャック付きプラスチック包装袋
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
TW200410377A (en) * 2002-12-02 2004-06-16 Shen Yu Nung Semiconductor chip package and the packaging method
DE10324139B4 (de) * 2003-05-26 2005-07-21 Infineon Technologies Ag Mikroelektromechanisches Bauteil und Verfahren zu seiner Herstellung
US7432601B2 (en) * 2006-10-10 2008-10-07 Powertech Technology Inc. Semiconductor package and fabrication process thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019537A (ko) * 2013-08-14 2015-02-25 삼성전자주식회사 반도체 패키지
WO2020130609A1 (ko) * 2018-12-20 2020-06-25 주식회사 실리콘웍스 반도체 패키지
US11961807B2 (en) 2018-12-20 2024-04-16 Silicon Works Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
US20110109000A1 (en) 2011-05-12

Similar Documents

Publication Publication Date Title
KR102352237B1 (ko) 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조
JP6173753B2 (ja) 密封膜を含むパッケージオンパッケージ電子装置及びその製造方法
KR101686553B1 (ko) 반도체 패키지 및 패키지 온 패키지
KR20110050231A (ko) 반도체 패키지 및 이의 제조 방법
US8178960B2 (en) Stacked semiconductor package and method of manufacturing thereof
US8232631B2 (en) Semiconductor packing having offset stack structure
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
KR102337876B1 (ko) 반도체 패키지 및 그 제조 방법
KR102186203B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US20150130083A1 (en) Semiconductor device and method of fabricating the same
KR102265243B1 (ko) 반도체 패키지 및 그 제조 방법
US20100304530A1 (en) Method of forming a semiconductor device package
US7372135B2 (en) Multi-chip image sensor module
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US20130119529A1 (en) Semiconductor device having lid structure and method of making same
US8710677B2 (en) Multi-chip package with a supporting member and method of manufacturing the same
US20150318270A1 (en) Semiconductor package and method of manufacturing the same
US20080217759A1 (en) Chip package substrate and structure thereof
US20160197057A1 (en) Semiconductor packages
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
US8304876B2 (en) Semiconductor package and method for manufacturing the same
US20040017002A1 (en) Integrated circuit device with exposed upper and lower die surfaces
US9412712B2 (en) Semiconductor package and method of manufacturing the same
KR101958831B1 (ko) 양면 접착성 테이프, 반도체 패키지 및 그 제조 방법
KR20150019538A (ko) 반도체 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid