KR20140009732A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명 개념은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 회로 기판; 상기 회로 기판 상에 실장된 하나 이상의 반도체 칩; 상기 반도체 칩의 상부에 배치되고 5 ㎛ 내지 110 ㎛의 두께를 갖고 상부 표면이 외부로 노출되는 스페이서; 및 상기 반도체 칩을 둘러싸는 봉지재를 포함하는 반도체 패키지를 제공한다. 본 발명 개념에 따른 반도체 패키지는 반도체 칩의 활성면이 외부로 노출되는 불완전 성형의 우려 없이 얇은 두께로 제조할 수 있다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of manufacturing the same}
본 발명 개념은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 불완전 성형의 우려 없이 얇은 두께로 제조할 수 있는 구조의 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지의 두께를 감소시키기 위한 요구가 증가하고 있으며, 이를 위하여 단위 면적 내에 집적되는 소자들을 고밀도화하여 적층되는 반도체 칩들의 수를 줄이거나, 적층되는 반도체 칩들의 두께를 감소시키기 위한 연구가 널리 수행되고 있다.
한편 하나의 반도체 패키지 내에 적층되는 반도체 칩들 중 최상부에 위치하는 반도체 칩의 상부 표면과 반도체 패키지의 봉지재의 상부 표면 사이의 거리를 줄이기 위한 연구도 일부 수행되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 반도체 칩의 활성면이 외부로 노출되는 불완전 성형의 우려 없이 얇은 두께로 제조할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 반도체 칩의 활성면이 외부로 노출되는 불완전 성형의 우려 없이 얇은 두께로 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 회로 기판; 상기 회로 기판 상에 실장된 적어도 하나의 반도체 칩; 상기 반도체 칩의 상부에 배치되고 5 ㎛ 내지 110 ㎛의 두께를 갖고 상부 표면이 외부로 노출되는 스페이서; 및 상기 반도체 칩을 둘러싸는 봉지재를 포함하는 반도체 패키지를 제공한다. 상기 스페이서는 폴리머, 금속 및/또는 실리콘으로 될 수 있다. 특히, 상기 스페이서는 폴리머, 금속 또는 실리콘의 둘 이상의 층이 적층된 것일 수 있다.
이 때 상기 스페이서의 상부 표면의 레벨과 상기 봉지재의 상부 표면의 레벨이 실질적으로 동일할 수 있다. 또한, 상기 스페이서가 배치된 상기 반도체 칩의 가장자리와 상기 스페이서의 가장자리의 수평 방향 이격 거리는 200 ㎛ 이하가 되도록 조절될 수 있다. 특히, 상기 스페이서의 가장자리의 적어도 일부가, 상기 스페이서가 배치된 상기 반도체 칩의 외부로 돌출될 수 있다. 또한, 상기 스페이서의 가장자리의 적어도 일부는, 상기 스페이서가 배치된 상기 반도체 칩의 상부 표면 위에 위치할 수 있다.
또, 상기 스페이서의 측면의 적어도 일부는 상기 반도체 칩으로부터 멀어질수록 상기 스페이서의 내부쪽으로 기울어질 수 있다. 또는, 상기 스페이서의 수평 방향의 폭이 상기 반도체 칩으로부터 멀어질수록 감소하게 구성될 수 있다. 또는, 상기 반도체 패키지는 상기 스페이서의 측면의 적어도 일부가 상기 스페이서의 내부 방향으로 후퇴하도록 구성될 수 있다. 이 때, 상기 스페이서의 측면의 적어도 일부는 상기 스페이서의 내부 방향으로 곡면을 이루며 오목하게 될 수 있다.
또한, 상기 스페이서의 측면의 적어도 일부는 상기 스페이서의 상부 표면보다 더 조면화(粗面化)되어 있을 수 있다.
또한, 상기 스페이서의 상부의 폭이 상기 스페이서의 하부의 폭보다 작도록 상기 스페이서의 측면의 적어도 일부에 단차가 형성되어 있을 수 있다.
또한, 상기 반도체 패키지에 있어서 상기 적어도 하나의 반도체 칩은 적어도 두 개의 적층된 반도체 칩을 포함할 수 있다. 이 때, 상기 적어도 두 개의 적층된 반도체 칩은 적어도 하나의 플립칩(flip-chip)을 포함할 수 있다. 또한, 상기 적층된 반도체 칩의 최상부에 위치하는 반도체 칩은 상부 표면에 연결 단자를 가질 수 있다.
경우에 따라, 상기 스페이서의 상부 표면의 적어도 일부분에 상기 봉지재의 플래시(flash)가 형성되어 있을 수 있다. 또한, 상기 스페이서의 하부 표면의 면적이, 상기 스페이서가 배치된 반도체 칩의 상부 표면의 면적보다 더 크도록 구성될 수 있다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 회로 기판; 상기 회로 기판 상에 실장된 적어도 하나의 반도체 칩; 상기 반도체 칩의 상부에 배치된 스페이서; 및 상기 스페이서와 실질적으로 동일한 레벨의 상부 표면을 갖고 상기 반도체 칩을 둘러싸는 봉지재를 포함하고, 상기 스페이서의 가장자리의 적어도 일부가 상기 반도체 칩을 향하여 휘어진 반도체 패키지를 제공한다.
이 때, 상기 스페이서의 상부 표면이 외부로 노출되도록 구성될 수 있다. 또한, 상기 스페이서의 측면이 조면화되어 있을 수 있다. 또한, 상기 스페이서의 측면에 버(burr)가 형성되어 있을 수 있다. 또한, 상기 스페이서의 두께는 약 5 ㎛ 내지 약 110 ㎛의 범위일 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 회로 기판 위에 적어도 하나의 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면 위에 스페이서를 위치시키는 단계; 및 상기 스페이서에 몰드를 밀착시킨 상태에서 상기 반도체 칩의 측면 및 노출된 상부면을 봉지재로 봉지하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법을 제공한다.
또한 본 발명의 일 실시예는 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 시스템으로서, 상기 제어부 및 상기 메모리부 중의 적어도 하나가 본 발명의 실시예에 따른 반도체 패키지를 포함하는 것을 특징으로 하는 시스템을 제공한다.
본 발명 개념에 따른 반도체 패키지는 반도체 칩의 활성면이 외부로 노출되는 불완전 성형의 우려 없이 얇은 두께로 제조할 수 있다.
도 1a는 본 발명 개념의 일 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 1b는 도 1a의 B-B' 선을 따라 절개한 단면을 나타낸 단면도이다.
도 2는 본 발명 개념의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 3a 내지 도 3c는 본 발명 개념의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서대로 나타낸 측단면도들이다.
도 4는 스페이서의 상부 표면에 플래시가 잔존하는 반도체 패키지를 나타낸 사시도이다.
도 5a는 본 발명 개념의 다른 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 5b 및 도 5c는 도 5a의 반도체 패키지에 사용되기 위한 스페이서의 제조 방법을 개념적으로 나타낸 측단면도이다.
도 5d는 도 5a의 반도체 패키지의 변형 실시예를 나타낸 측단면도이다.
도 6a는 본 발명 개념의 다른 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 6b 및 도 6c는 도 6a의 반도체 패키지에 사용되기 위한 스페이서의 제조 방법을 개념적으로 나타낸 측단면도이다.
도 7a는 본 발명 개념의 다른 실시예에 따른 반도체 패키지를 나타낸 측단면도이다.
도 7b 및 도 7c는 도 7a의 반도체 패키지에 사용되기 위한 스페이서의 제조 방법을 개념적으로 나타낸 측단면도이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예들에 따른 반도체 패키지들의 내부를 나타낸 평면도이다.
도 9a 내지 도 9d는 본 발명 개념의 실시예들에 따른 반도체 패키지들의 측단면도를 나타낸다.
도 10은 적층된 복수의 칩들이 사이드 인터커넥션을 이용하여 전기적으로 연결된 실시예를 나타낸 사시도로서 봉지재를 제외한 부분을 나타낸 사시도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 메모리 카드의 블록 다이어그램이다.
도 12는 본 발명의 일 실시예에 따른 시스템을 보여주는 개념도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1a 및 도 1b는 본 발명 개념의 일 실시예에 따른 반도체 패키지(100)를 나타낸 사시도 및 단면도로서, 도 1b는 도 1a의 B-B' 선을 따라 절개한 단면을 나타낸다.
도 1a 및 도 1b를 참조하면, 상기 반도체 패키지(100)는 회로 기판(101) 상에 실장된 하나 이상의 반도체 칩(110), 그리고 상기 반도체 칩(110)의 상부에 배치된 스페이서(140)를 포함할 수 있다. 상기 반도체 칩(110)은 커넥터(120)를 통하여 상기 회로 기판(101)에 전기적으로 연결될 수 있고, 또한 봉지재(150)에 의하여 봉지됨으로써 외부의 충격, 온도, 습기 등으로부터 보호될 수 있다.
상기 회로 기판(101)은 절연 기판에 도전체로 회로가 형성되어 있는 기판으로서, 예를 들면 경질 인쇄 회로 기판일 수도 있고 연질 인쇄 회로 기판(flexible printed circuit board, FPCB) 또는 테이프 기판일 수도 있다.
상기 반도체 칩(110)은 하나의 반도체 칩일 수도 있고, 도 1a에서와 같이 복수의 반도체 칩들(110a, 110b, 110c, 110d)이 적층되어 있을 수도 있다. 도 1b에서는 반도체 칩들(110a, 110b, 110c, 110d)이 수직으로 정렬되어 적층된 것을 도시하였지만, 경우에 따라서는 각 칩들이 오프셋되어 적층되어 있을 수도 있다.
상기 반도체 칩(110)은 상기 회로 기판(101)에 커넥터(120)로 연결되어 있을 수 있다. 상기 커넥터(120)는 두 연결 단자를 전기적으로 연결할 수 있는 수단이면 되고, 도 1b에서는 본딩 와이어를 도시하였지만, 예를 들면 솔더 볼, 솔더 범프 등일 수 있고 특별히 한정되지 않는다. 또한, 상기 반도체 패키지(100)에서 커넥터(120)로서 본딩 와이어, 솔더 볼, 솔더 범프 중의 어느 하나가 사용될 수도 있고, 2종 이상이 사용될 수도 있다. 특히 상기 반도체 칩(110) 중에서 최상부에 위치하는 반도체 칩(110a)이 상기 회로 기판(101)과 본딩 와이어로 연결되는 경우에 있어서 상기 본딩 와이어는 상기 반도체 칩(110a)으로부터 소정 높이까지 상승하였다가 하강하여 상기 회로 기판(101) 상의 커넥팅 패드(132)에 접합될 수 있다.
상기 반도체 칩(110)의 상부에는 스페이서(140)가 구비될 수 있다. 상기 스페이서(140)는 상기 반도체 칩(110)의 상부로서, 상기 반도체 칩(110)의 상부면 중심에 배치될 수 있다. 예를 들면 상기 스페이서(140)의 배치는 상기 반도체 칩(110)의 몰딩 공정에 선행하여 수행될 수 있는데, 몰딩 공정을 위한 몰드 내에서 봉지재(150)가 상기 반도체 칩(110)의 중심부의 상부면까지 유동해야 하는 부담을 경감시킬 수 있다. 이에 관해서는 나중에 더욱 상세하게 설명한다.
상기 스페이서(140)는, 예를 들면, 실리콘, 금속, 또는 플라스틱으로 제조될 수 있다. 예를 들면, 상기 스페이서(140)는 에폭시 수지로 제조될 수 있다. 또, 상기 스페이서(140)는 단일한 물질로 이루어질 수도 있고, 실리콘, 금속 및 플라스틱 중의 2종 이상이 복합된 복합 소재로 이루어질 수도 있다. 상기 스페이서(140)가 복합 소재로 이루어지는 경우 상이한 소재의 물질이 적층된 형태일 수도 있고, 어느 한 소재의 분말이 다른 소재의 매트릭스에 분산된 형태일 수도 있다.
상기 스페이서(140)의 두께 d는 예를 들면 약 5 ㎛ 내지 약 110 ㎛일 수 있다. 또는 상기 스페이서(140)의 두께 d는 예를 들면 약 20 ㎛ 내지 약 70 ㎛일 수 있다.
상기 스페이서(140)의 크기는 특별히 한정되지 않는다. 예를 들면, 상기 스페이서(140)의 크기는 상기 스페이서(140)가 배치된 상기 반도체 칩(110)의 최상부 반도체 칩(110a)의 가장자리와 상기 스페이서(140)의 가장자리의 수평 방향 이격 거리(w)가 200 ㎛ 이하가 되도록 결정될 수 있다. 또는 상기 스페이서(140)의 크기는 예를 들면 상기 수평 방향 이격 거리(w)가 150 ㎛ 이하 또는 100 ㎛ 이하가 되도록 결정될 수 있다.
상기 스페이서(140)와 상기 반도체 칩(110) 사이에는 상기 반도체 칩(110)에 상기 스페이서(140)를 부착하기 위한 접착층이 더 구비될 수 있다. 상기 접착층은 NCF(non-conductive film), ACF(anisotropic conductive film), UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(non-conductive paste) 등으로 형성될 수 있다.
상기 봉지재(150)는 레진과 같은 폴리머로 형성될 수 있다. 예를 들면 상기 봉지재(150)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)일 수 있지만 여기에 한정되는 것은 아니다. 상기 봉지재(150)는 상기 반도체 칩(110)의 측면과 상면을 밀봉할 수 있다.
또한, 상기 봉지재(150)의 상부 표면은 상기 스페이서(140)의 상부 표면과 실질적으로 동일한 레벨을 가질 수 있다. 여기서 상기 봉지재(150)의 상부 표면과 상기 스페이서(140)의 상부 표면이 실질적으로 동일한 레벨을 갖는다고 하는 것은 상기 봉지재(150)의 상부 표면 중 가장 높은 레벨을 갖는 지점과 상기 스페이서(140)의 상부 표면 중 가장 높은 레벨을 갖는 지점의 레벨 차이가 2 ㎛ 이내임을 의미한다.
상기 회로 기판(101)의 상부면의 커넥팅 패드(132)는 하부면의 범프 패드(134)와 회로를 통하여 전기적으로 연결될 수 있으며, 하부면의 상기 범프 패드(134)는 예를 들면 외부 장치와 연결될 수 있는 솔더 범프(160)와 연결될 수 있다.
도 2는 본 발명 개념의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이고, 도 3a 내지 도 3c는 본 발명 개념의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서대로 나타낸 측단면도들이다.
도 2 및 도 3a를 참조하면, 회로 기판(101) 위에 반도체 칩(110)이 실장된다(S110). 상기 반도체 칩(110)을 상기 회로 기판(101) 위에 실장하기 위하여 다양한 방법이 이용될 수 있으며, 예를 들면 NCF, ACF, UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등과 같은 접착 부재를 이용할 수 있다.
상기 반도체 칩(101)은 단일 반도체 칩일 수도 있고, 도 3a에 도시한 바와 같이 복수의 반도체 칩(110a, 110b, 110c, 110d)이 적층된 것일 수도 있다. 또한, 복수의 반도체 칩(110a, 110b, 110c, 110d)들 중의 적어도 일부는 활성면이 아래쪽을 향하는 플립-칩 형태로 실장되는 것일 수도 있다.
상기 회로 기판(101)은 금속 패턴(미도시) 및 층간 접속을 위한 비아(미도시)를 포함할 수 있다. 여기서 금속 패턴은 단층 또는 복수의 층일 수 있다. 상기 회로 기판(101)은 경질 인쇄 회로 기판일 수도 있고 연질 인쇄 회로 기판(flexible printed circuit board, FPCB) 또는 테이프 기판일 수도 있다.
상기 회로 기판(101)의 상부 표면에는 상기 금속 패턴과 전기적으로 연결된 복수의 커넥팅 패드(132)들이 구비될 수 있다.
상기 회로 기판(101)의 하부 표면에는 상기 복수의 커넥팅 패드(132)들과 전기적으로 연결된 복수의 범프 패드(134)들이 구비될 수 있다. 상기 범프 패드(134)들은 연결 단자(도 1b의 160 참조)를 통하여 외부 장치와 전기적으로 접속될 수 있다. 상기 외부 장치는 예를 들면 메인 보드와 같은 다른 기판일 수 있지만 여기에 한정되는 것은 아니다.
도 2 및 도 3b를 참조하면, 커넥터(120)를 통하여 상기 반도체 칩(110)을 상기 회로 기판(101)에 전기적으로 연결한다(S120). 여기서는 상기 커넥터(120)가 본딩 와이어인 경우를 도시하였지만 여기에 한정되는 것은 아니다. 예를 들면, 상기 반도체 칩(110)은 쓰루 실리콘 비아(through silicon via, TSV)를 통하여 상기 회로 기판(101)에 연결될 수도 있다. 이에 관한 보다 다양한 실시예는 후술한다.
또, 상기 반도체 칩(110)의 위에 스페이서(140)를 위치시키고 이를 부착할 수 있다(S130). 도 2에서는 상기 반도체 칩(110)의 위에 스페이서(140)를 부착하는 공정이 상기 반도체 칩(110)을 상기 회로 기판(101)에 전기적으로 연결하는 단계의 이후에 수행되는 것으로 도시되었지만, 반드시 그럴 필요는 없다. 상기 반도체 칩(110)의 위에 스페이서(140)를 부착하는 공정은 후술되는 봉지 공정(S140)의 이전에 수행되면 되고 특별히 한정되지 않는다. 예를 들면, 상기 반도체 칩(110)의 위에 스페이서(140)를 부착한 다음에 상기 반도체 칩(110)을 상기 회로 기판(101)에 전기적으로 연결하는 단계가 수행될 수 있다. 심지어는, 상기 반도체 칩(110)의 위에 스페이서(140)를 부착한 다음에 상기 반도체 칩(110)이 상기 회로 기판(101) 위에 실장될 수도 있다.
상기 스페이서(140)를 상기 반도체 칩(110)에 부착하기 위하여 상기 스페이서(140)와 상기 반도체 칩(110) 사이에는 접착층(142)이 더 구비될 수 있다. 상기 접착층(142)은 NCF(non-conductive film), ACF(anisotropic conductive film), UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(non-conductive paste) 등으로 형성될 수 있다. 앞서 설명한 바와 같이 상기 스페이서(140)의 두께 d는 약 5 ㎛ 내지 약 110 ㎛일 수 있다. 또는 상기 스페이서(140)의 두께 d는 예를 들면 약 20 ㎛ 내지 약 70 ㎛일 수 있다.
도 2 및 도 3c를 참조하면, 상기 반도체 칩(110)의 측면과 노출된 상부면을 봉지재(150)로 봉지한다(S140). 이를 위하여 상기 반도체 칩(110)이 실장된 회로 기판(101)을 봉지 몰드(10) 내에 위치시킬 수 있다. 특히 상기 봉지 몰드(10)는 상부 몰드(10a)와 하부 몰드(10b)를 포함할 수 있는데, 상기 상부 몰드(10a)가 상기 스페이서(140)의 상부 표면에 밀착되도록 할 수 있다.
상기 반도체 칩(110)을 봉지하기 위하여 EMC와 같은 폴리머 수지가 상기 봉지 몰드(10) 내부로 주입될 수 있다. 도 3c에서는 봉지 몰드(10) 내에 적층되지 않거나 적층된 반도체 칩(110)을 하나만 수용하는 것으로 도시하였지만, 봉지 몰드(10) 내에 여러 개의 반도체 칩(110)들이 수평 방향으로 배열되어 있을 수 있다. 이 경우, 몰딩이 종료된 후 각 반도체 패키지 별로 개편화(individualization)하는 과정이 더 포함될 수 있다.
앞서 언급한 바와 같이, 상기 상부 몰드(10a)는 상기 스페이서(140)의 상부 표면에 밀착되기 때문에 몰딩 시에 봉지재(150)를 이루는 수지의 압력이 높지 않더라도 봉지재(150)가 상기 스페이서(140)와 협력하여 상기 반도체 칩(110)의 상부 표면을 충분히 덮을 수 있다. 만일 상기 스페이서(140)가 존재하지 않는다면, 상기 반도체 칩(110)의 상부 표면 전체를 상기 봉지재(150)가 덮어야 한다. 다시 말해 상기 반도체 칩(110)의 중심부까지 상기 봉지재(150)가 유동해야 하기 때문에 상기 봉지재(150)에 상당한 압력이 가해질 필요가 있을 수 있다. 특히, 상기 상부 몰드(10a)와 상기 반도체 칩(110) 사이의 간격이, 예를 들면 200 ㎛ 이하와 같이 매우 근접한 경우라면 상기 봉지재(150)의 점도와 표면 장력으로 인하여 상기 봉지재(150)가 상기 반도체 칩(110)의 상부 전체를 균일하게 덮기 위하여는 상기 봉지재(150)에 상당한 압력이 필요할 수 있다.
또한, 앞서 설명한 바와 같이 봉지 몰드(10) 내에 여러 개의 반도체 칩(110)들이 수평방향으로 배열되어 있을 수 있는데, 봉지재(150)가 유입되는 입구 부분은 봉지재(150)가 상대적으로 점도가 낮을 때 상기 반도체 칩(110)의 상부 부분을 덮게 되어 비교적 용이하게 상기 봉지재(150)가 상기 스페이서(140)와 협력하여 상기 반도체 칩(110)의 상부 표면을 충분히 덮을 수 있다
하지만, 상기 봉지재(150)가 유입되는 입구로부터 먼 쪽에 위치하는 반도체 칩(110)은 시간이 경과함에 따라 봉지재(150)의 점도가 상대적으로 높아진 상태에서 봉지재(150)가 덮게 되어 스페이서(140) 없이는 상기 반도체 칩(110)의 상부면 전체를 봉지재(150)만으로 균일하게 덮기 어려울 수 있다. 이 경우 상기 스페이서(140)를 제공함으로써 상기 봉지재(150)가 상기 스페이서(140)와 협력하여 상기 반도체 칩(110)의 상부 전체를 비교적 용이하게 덮을 수 있다.
다만, 경우에 따라서는 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140)의 가장자리의 수평 방향의 이격 거리(w)가 너무 멀면, 봉지재(150)가 상기 스페이서(140)의 가장자리까지 유동해가기 위해 필요한 압력 부담이 과도하게 될 수 있다. 이 경우 상기 봉지재(150)가 상기 스페이서(140)와 수평방향으로 접촉하지 않은 상태에서 경화될 수 있고 상기 반도체 칩(110)의 상부 표면이 노출될 수 있다. 이러한 점을 고려하여 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140)의 가장자리의 수평 방향의 이격 거리(w)는 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
상기 상부 몰드(10a)는 상기 스페이서(140)의 상부 표면 전체에 걸쳐서 밀착될 수도 있지만 경우에 따라서는 상기 스페이서(140)의 상부 표면 중 일부 영역에 대하여 완벽하게 밀착되지 않을 수도 있다. 이 경우 상기 상부 몰드(10a)와 상기 스페이서(140) 사이로 봉지재(150)가 유입될 수도 있으며, 유입된 봉지재(150)가 경화되어 플래시(flash)로서 잔존할 수도 있다. 도 4는 이와 같이 상기 스페이서(140)의 상부 표면에 플래시(155)가 잔존하는 반도체 패키지(100)를 나타낸 사시도이다.
도 5a는 본 발명 개념의 다른 실시예에 따른 반도체 패키지(100a)를 나타낸 측단면도이고 도 5b 및 도 5c는 상기 반도체 패키지(100a)에 사용되기 위한 스페이서(140a)의 제조 방법을 개념적으로 나타낸 측단면도이다. 도 5a에 나타낸 반도체 패키지(100a)는 스페이서(140a)를 제외하면 도 1b 및 도 3a 내지 도 3c를 참조하여 설명한 바와 동일하기 때문에 스페이서(140a) 이외의 부분에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 도 1b에서와 같이 반도체 칩(110) 위에 스페이서(140a)가 구비된다. 상기 스페이서(140a)의 형태는 상기 반도체 칩(110)으로부터 멀어질수록 수평 방향의 폭이 변화하는 것일 수 있다.
보다 구체적으로, 상기 스페이서(140a)의 형태는 상기 반도체 칩(110)으로부터 멀어질수록 수평방향의 폭이 감소하는 것일 수 있다. 다시 말해, 상기 스페이서(140a)의 측면은 상기 반도체 칩(110)의 상부 표면에 대하여 일정한 각도로 경사져 있을 수 있다. 선택적으로, 상기 스페이서(140a)의 형태는 상기 반도체 칩(110)으로부터 멀어질수록 상기 스페이서(140a)의 내부쪽으로 경사져 있는 것일 수 있다.
나아가, 비록 도 5a에서는 상기 스페이서(140a)의 측면이 평면인 경우를 도시하였지만, 상기 스페이서(140a)의 측면은 반드시 평면일 필요가 없고 곡면을 이루고 있을 수도 있다. 특히, 상기 스페이서(140a)의 측면은 외부를 향하여 돌출된 볼록한 곡면을 이룰 수 있다. 또한 도 5a에서는 상기 스페이서(140a)의 상부 표면과 측면이 만나는 지점에 모서리가 형성되는 것으로 도시하였지만 상기 스페이서(140a)의 상부 표면과 측면은 곡면을 이루며 서로 만나도록 구성될 수도 있다.
이상에서 설명한 바와 같은 형태를 갖는 상기 스페이서(140a)를 제조하는 방법은 특별히 한정되지 않는다. 예를 들면, 도 5b에 나타낸 바와 같이 스페이서(140a)로 형성하고자 하는 물질의 평면 패널(148)을 펀칭(punching)하여 상기 스페이서(140a)를 제조할 수 있다. 보다 구체적으로 상부 다이스(22a)와 하부 다이스(22b)를 포함하는 다이스(22)에 상기 평면 패널(148)을 고정시킨 후 상기 다이스(22)의 측면을 따라 펀치(24)를 하강시켜 펀칭을 하면 원하는 크기의 스페이서(140a)를 얻을 수 있다.
이 때, 상기 스페이서(140a)의 측면은 수직 방향으로 매끈하게 형성되지 않고 도 5c에 나타낸 바와 같이 비스듬하게 경사진 측면을 갖게될 수 있다. 이와 같이 스페이서(140a)의 측면이 수직 방향으로 매끈하게 형성되지 않고 경사진 측벽을 갖게 되는 원인은 펀치에 의하여 펀칭되는 순간에 상기 평면 패널(148)에 가해지는 전단 응력에 따른 변형에 기인할 수 있다. 상기 스페이서(140a)를 대량으로 제조하기 위하여, 예를 들면, 적층된 다수의 평면 패널(148)들을 상기 상부 다이스(22a)와 하부 다이스(22b) 사이에 고정시킨 후 펀칭을 할 수도 있다.
그러나, 상기 스페이서(140a)는 이러한 방법에 한정되지 않고 다른 방법에 의하여 제조될 수도 있다.
상기 스페이서(140a)를 제조하는 공정에 따라 상기 스페이서(140a)의 측면의 적어도 일부는 조면화(粗面化)되어 있을 수 있다. 특히 상기 스페이서(140a)의 측면의 적어도 일부는 상기 스페이서(140a)의 상부 표면보다 더 조면화되어 있을 수 있다. 본 발명 개념의 추가적인 실시예에 있어서, 상기 스페이서(140a)의 측면에 버(burr)가 형성되어 있을 수 있다.
또한 경우에 따라서는 상기 스페이서(140a')의 가장자리가 도 5d의 T로 표시된 부분에 나타낸 바와 같이 하부를 향하여 약간 휘어져 있을 수 있다. 다시 말해, 스페이서(140a')의 가장자리의 적어도 일부가 반도체 칩(110)을 향하여 약간 휘어져 있을 수 있다. 이러한 변형은 의도된 것일 수도 있고 앞서 설명한 바와 같은 전단 응력에 의한 변형의 결과일 수도 있다.
이상에서 설명한 바와 같이 스페이서의 폭이 상기 반도체 칩(110)으로부터 멀어짐에 따라 변화하는 경우에 있어서, 상기 스페이서의 가장자리의 위치는 상기 반도체 칩(110)과 접촉하는 상기 스페이서의 표면의 가장자리인 것으로 정의한다. 예를 들면, 도 5a에서는 상기 스페이서(140a)에 있어서, 상기 반도체 칩(110)과 접촉하는 면인 하부면의 가장자리가 상기 스페이서(140a)로 정의되므로 상기 스페이서(140a)의 가장자리와 상기 반도체 칩(110)의 가장자리의 수평방향의 거리는 도 5a의 w로 나타낸 거리를 의미하게 된다. 도 5a에 나타낸 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140a)의 가장자리의 수평 방향의 이격 거리(w)는 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
도 6a는 본 발명 개념의 또 다른 실시예에 따른 반도체 패키지(100b)를 나타낸 측단면도이고 도 6b 및 도 6c는 상기 반도체 패키지(100b)에 사용하기 위한 스페이서(140b)의 제조 방법을 개념적으로 나타낸 측단면도이다. 도 6a에 나타낸 반도체 패키지(100b)는 스페이서(140b)를 제외하면 도 1b 및 도 3a 내지 도 3c를 참조하여 설명한 바와 동일하기 때문에 스페이서(140b) 이외의 부분에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 도 1b에서와 같이 반도체 칩(110) 위에 스페이서(140b)가 구비된다. 상기 스페이서(140b)의 형태는 상기 반도체 칩(110)으로부터 멀어짐에 따라 단차를 가지면서 수평 방향의 폭이 변화할 수 있다. 도 6a에서는 수평 방향의 폭이 변화하도록 1회의 단차를 갖는 것을 도시하였지만 복수회의 단차를 갖도록 상기 스페이서(140b)의 폭이 구성될 수 있다.
보다 구체적으로, 상기 스페이서(140b)는 상기 반도체 칩(110)으로부터의 거리가 증가함에 따라 소정 두께까지는 실질적으로 일정한 폭을 가질 수 있다. 또한, 상기 스페이서(140b)는 상기 소정 두께로부터 반대쪽 표면에 이르기까지는 상기 일정한 폭보다 감소된 폭을 가질 수 있다.
상기 스페이서(140b)의 가장자리와 상기 반도체 칩(110)의 가장자리 사이의 수평 방향의 이격 거리 w를 정의하기 위한 상기 스페이서(140b)의 가장자리는 앞서 설명한 바와 같이 상기 반도체 칩(110)과 접촉하는 상기 스페이서(140b)의 표면의 가장자리로 정의될 수 있다. 도 6a에 나타낸 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140b)의 가장자리의 수평 방향의 이격 거리(w)는 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
이상에서 설명한 바와 같은 형태를 갖는 상기 스페이서(140b)를 제조하는 방법은 특별히 한정되지 않는다. 예를 들면, 도 6b에 나타낸 바와 같이 스페이서(140b)로 형성하고자 하는 물질의 평면 패널(148)을 제1폭(t1)을 갖는 제 1 블레이드(32)로 소정 깊이까지만 소잉(sawing)할 수 있다. 그 결과 제1폭(t1)을 갖는 리세스를 상기 평면 패널(148) 내에 형성할 수 있다.
그런 다음, 도 6c에 나타낸 바와 같이 제2폭(t2)을 갖는 제 2 블레이드(34)로 제1폭(t1)을 갖는 상기 리세스의 중심부를 지나가도록 소잉하여 상기 평면 패널(148)을 스페이서(140b)로 분리할 수 있다. 그러나, 상기 스페이서(140b)는 이러한 방법에 한정되지 않고 다른 방법에 의하여 제조될 수도 있다.
앞서 스페이서(140a)의 경우에 있어서와 같이, 상기 스페이서(140b)를 제조하는 공정에 따라 상기 스페이서(140b)의 측면의 적어도 일부는 조면화되거나 및/또는 버(burr)가 형성될 수 있다. 특히 상기 스페이서(140b)의 측면의 적어도 일부는 상기 스페이서(140b)의 상부 표면보다 더 조면화되어 있을 수 있다.
도 7a는 본 발명 개념의 또 다른 실시예에 따른 반도체 패키지(100c)를 나타낸 측단면도이고 도 7b 및 도 7c는 상기 반도체 패키지(100c)에 사용하기 위한 스페이서(140c)의 제조 방법을 개념적으로 나타낸 측단면도이다. 도 7a에 나타낸 반도체 패키지(100c)는 스페이서(140c)를 제외하면 도 1b 및 도 3a 내지 도 3c를 참조하여 설명한 바와 동일하기 때문에 스페이서(140c) 이외의 부분에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 도 1b에서와 같이 반도체 칩(110) 위에 스페이서(140c)가 구비된다. 상기 스페이서(140c)의 형태는 상기 반도체 칩(110)으로부터 멀어짐에 따라 수평 방향의 폭이 좁아지는 부분을 가질 수 있다. 구체적으로, 상기 스페이서(140c)의 적어도 일부가 상기 스페이서(140c)의 내부 방향으로 후퇴되어 있을 수 있다. 더욱 구체적으로, 상기 스페이서(140c)의 적어도 일부가 상기 스페이서(140c)의 내부 방향으로 곡면을 이루며 오목하게 되어 있을 수 있다.
상기 스페이서(140c)의 가장자리와 상기 반도체 칩(110)의 가장자리 사이의 수평 방향의 이격 거리 w를 정의하기 위한 상기 스페이서(140c)의 가장자리는 앞서 설명한 바와 같이 상기 반도체 칩(110)과 접촉하는 상기 스페이서(140c)의 표면의 가장자리로 정의될 수 있다. 도 7a에 나타낸 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140c)의 가장자리의 수평 방향의 이격 거리(w)는 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
이상에서 설명한 바와 같은 형태를 갖는 상기 스페이서(140c)를 제조하는 방법은 특별히 한정되지 않는다. 예를 들면, 도 7b에 나타낸 바와 같이 스페이서(140c)로 형성하고자 하는 물질의 평면 패널(148)의 양면에 식각 마스크(42)를 대칭적으로 형성할 수 있다. 상기 식각 마스크(42)는 포토레지스트 물질을 이용하여 광 리소그래피적으로 형성될 수도 있지만 그 외에 단순히 테이프를 부착하는 방법에 의하여 형성할 수도 있다. 상기 식각 마스크(42)를 위한 재료는 나중에 적용할 식각제에 대하여 상기 평면 패널(148)과 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다.
그런 다음, 도 7c에 나타낸 바와 같이 상기 식각 마스크(42)를 부착한 상기 평면 패널(148)에 식각제를 적용할 수 있다. 상기 식각제를 적용하기 위하여 습식 식각법을 이용할 수 있다. 습식 식각법을 이용하는 경우 상기 평면 패널(148)을 식각액 내에 침지시킬 수 있다. 이 때, 상기 식각에 의하여 평면 패널(148)이 각 스페이서(140c)로 개편화(individualization)됨과 함께 상기 스페이서(140c)의 측면이 내부를 향하여 오목한 곡면으로 형성될 수 있다.
그런 다음 각 스페이서(140c)의 양쪽 표면에 형성된 식각 마스크(42)를 제거하여 스페이서(140c)를 얻을 수 있다. 그러나, 상기 스페이서(140c)는 이러한 방법에 한정되지 않고 다른 방법에 의하여 제조될 수도 있다.
앞서 스페이서(140a)의 경우에 있어서와 같이, 상기 스페이서(140c)를 제조하는 공정에 따라 상기 스페이서(140c)의 측면의 적어도 일부는 조면화되거나 및/또는 버(burr)가 형성될 수 있다. 특히 상기 스페이서(140c)의 측면의 적어도 일부는 상기 스페이서(140c)의 상부 표면보다 더 조면화되어 있을 수 있다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예들에 따른 반도체 패키지들의 내부를 나타낸 평면도를 나타낸다.
도 8a를 참조하면, 스페이서(140d)를 포함하는 반도체 패키지(100d)가 도시된다.
상기 스페이서(140d)의 적어도 일부는 반도체 칩(110)의 가장자리를 벗어나 상기 반도체 칩(110)의 외부로 돌출될 수 있다. 이 경우에 있어서, 우선 스페이서(140d)가 돌출되지 않은 방향으로의 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140d)의 가장자리 사이의 수평 방향의 거리(w1)는 앞서 도 1b를 참조하여 설명한 바와 같이 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다. 또한, 스페이서(140d)가 돌출된 방향으로의 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140d)의 가장자리 사이의 수평 방향의 거리(w2)도 오버행(overhang)에 따른 부작용이 과도하지 않도록 하기 위하여 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
도 8b를 참조하면, 스페이서(140e)를 포함하는 반도체 패키지(100e)가 도시된다.
상기 반도체 칩(110)의 일측 가장자리를 따라서만 커넥팅 패드(112)가 형성되어 있을 수 있다. 이 경우 상기 커넥팅 패드(112)가 형성되지 않은 상기 반도체 칩(110)의 가장자리에 대하여 상기 스페이서(140e)가 반도체 칩(110) 외부로 돌출될 수 있다. 이 때, 위의 도 8a에서 설명한 바와 같이 상기 반도체 칩(110)의 가장자리와 상기 스페이서(140e)의 가장자리 사이의 수평 방향의 거리(w1, w2)는 각각 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
도 8c를 참조하면, 스페이서(140f)를 포함하는 반도체 패키지(100f)가 도시된다.
상기 스페이서(140f)의 네 가장자리는 모두 반도체 칩(110)의 네 가장자리보다 바깥쪽으로 돌출될 수 있다. 이 때, 커넥터(120)가 반도체 칩(110)의 활성면에 형성된 커넥팅 패드(112)와 회로 기판(101) 상에 형성된 커넥팅 패드(132)를 연결할 수 있는 공간을 확보하기 위하여 상기 스페이서(140f)는 내부에 개구부(144)를 포함할 수 있다. 도 8c에서는 상기 반도체 칩(110)의 한 쪽 가장자리를 따라서만 커넥팅 패드들(112)이 형성되는 경우를 나타내었지만, 통상의 기술자는 상기 반도체 칩(110)의 반대쪽 가장자리를 따라서도 커넥팅 패드들이 추가적으로 더 형성될 수 있고, 그에 따라 스페이서에도 추가적인 개구부가 형성될 수 있음을 이해할 것이다.
본 발명 개념의 추가적인 실시예에 있어서, 상기 스페이서(140f)의 하부 표면의 면적은 상기 스페이서(140f)가 배치된 개별 반도체 다이인 반도체 칩(110)의 상부 표면의 면적보다 더 크도록 구성될 수 있다.
도 9a 내지 도 9d는 본 발명 개념의 실시예들에 따른 반도체 패키지들의 측단면도를 나타낸다.
도 9a를 참조하면, 회로 기판(101) 위에 제 1 반도체 칩(110a) 및 제 2 반도체 칩(110b)이 실장될 수 있다. 특히 상기 제 2 반도체 칩(110b)은 상기 회로 기판(101) 위에 직접 플립-칩 형태로 실장될 수 있다. 상기 제 2 반도체 칩(110b)은 솔더 범프(110b-1)를 통하여 상기 회로 기판(101) 상에 구비된 범프 패드(136)에 접속될 수 있다.
상기 제 2 반도체 칩(110b)의 상부에는 제 1 반도체 칩(110a)이 제공될 수 있다. 상기 제 1 반도체 칩(110a)은 활성면이 위 쪽을 향하도록 하여 상기 제 2 반도체 칩(110b)의 상부에, 예를 들면 접착 부재(114)를 이용하여, 부착될 수 있다. 상기 접착 부재(114)는 NCF, ACF, UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등을 포함한다.
상기 제 1 반도체 칩(110a)은 활성면에 커넥팅 패드(112)를 구비할 수 있고, 활성면 상의 상기 커넥팅 패드(112)는 회로 기판(101) 상의 커넥팅 패드(132)와 커넥터(120)를 통하여 전기적으로 접속될 수 있다. 상기 커넥터(120)는, 예를 들면, 본딩 와이어일 수 있다.
상기 제 1 반도체 칩(110a)의 상부에는 스페이서(140)가 구비될 수 있고, 상기 반도체 칩(110)의 주위는 봉지재(150)로 봉지될 수 있다. 이 때, 상기 스페이서(140)의 상부 표면은 외부로 노출될 수 있다. 또, 상기 스페이서(140)의 상부 표면의 레벨은 상기 봉지재(150)의 상부 표면의 레벨과 실질적으로 동일할 수 있다.
도 9b를 참조하면, 회로 기판(101) 위에 실장되는 반도체 칩들(110a, 110b, 110c)의 구성을 제외한 다른 구성은 도 9a의 구성과 동일하므로 여기서는 상세한 설명을 생략한다.
반도체 칩(110)은 칩-온-칩(chip-on-chip, CoC) 형태로 적층된 반도체 칩들을 포함할 수 있다. 도 9b에서와 같이 반도체 칩(110)은 제 1 반도체 칩(110a), 제 2 반도체 칩(110b) 및 제 3 반도체 칩(110c)을 포함할 수 있다. 도 9b에서 보는 바와 같이 상기 제 2 반도체 칩(110b)과 제 3 반도체 칩(110c)은 솔더 범프(110b-1) 및 범프 패드(114)를 통하여 칩-온-칩 형태로 상호 연결될 수 있다. 상기 제 2 반도체 칩(110b)과 제 3 반도체 칩(110c) 사이의 공간에는 언더필(118)이 더 형성되어 있을 수 있다.
도 9c를 참조하면, 회로 기판(101) 위에 실장되는 반도체 칩들(110a, 110b, 110c, 110d, 110e, 110f, 110g)의 구성을 제외한 다른 구성은 도 9a의 구성과 동일하므로 여기서는 상세한 설명을 생략한다.
상기 반도체 칩들(110a, 110b, 110c, 110d, 110e, 110f, 110g)은 커넥팅 패드(112)들을 노출하기 위하여 서로 소정 간격 오프셋(offset)되면서 적층될 수 있다. 이 때 오프셋되는 방향은 어느 한 방향일 수도 있고, 도 9c에 나타낸 바와 같이 서로 반대되는 두 방향일 수 있다. 그러나, 여기에 한정되지 않고 임의의 둘 이상의 방향으로 오프셋될 수도 있다.
이 때, 최상부에 배치된 반도체 칩(110a)의 가장자리와 상기 스페이서(140)의 가장자리 사이의 수평 방향의 거리(w1, w2)는 각각 약 500 ㎛ 이하, 또는 예를 들면 약 200 ㎛ 이하, 또는 예를 들면 약 150 ㎛ 이하일 수 있다.
도 9a 내지 도 9c에서와 같이 최상부에 위치하는 반도체 칩(110a)의 활성면이 위쪽을 향하면서 본딩 와이어로 회로 기판(101)에 연결되는 경우 본딩 와이어의 루프(loop)로 인하여 상기 스페이서(140)의 두께를 감소시키는 데 한계가 따를 수 있다.
도 9d는 쓰루 실리콘 비아(through silicon via, TSV)를 사용하는 실시예를 나타낸 측단면도이다. 최상부에 위치하는 반도체 칩(110a)은 활성면이 위쪽을 향하더라도 TSV를 이용하여 하부의 반도체 칩들(110b, 110c, 110d, 110e)과 전기적으로 접속될 수 있다. 본딩 와이어의 루프가 형성될 필요가 없기 때문에 극히 얇은 두께의 스페이서(140)가 사용될 수 있다.
이와 같이 매우 얇은 두께의 스페이서(140)가 사용될 수 있는 다른 실시예로서 사이드 인터커넥션(side interconnection)을 이용한 도 10의 실시예가 제공된다. 도 10은 적층된 복수의 칩들이 사이드 인터커넥션을 이용하여 전기적으로 연결된 실시예를 나타낸 사시도로서 봉지재(150)를 제외한 부분을 나타낸 사시도이다.
도 10을 참조하면 복수의 반도체 칩들(110)이 적층되어 회로 기판(101)에 실장된다. 상기 반도체 칩들(110a, 110b, 110c, 110d, 110e, 110f) 중 최상부의 반도체 칩(110a)의 활성면은 위쪽을 향하고 있다.
상기 최상부의 반도체 칩(110a)의 상부면에는 상기 반도체 칩(110a) 내의 반도체 소자들과 전기적으로 연결된 연결 단자들(116)이 상기 반도체 칩(110a)의 가장자리를 따라 형성되어 있을 수 있다. 또한, 나머지 반도체 칩들(110b, 110c, 110d, 110e, 110f)의 상부면 또는 하부면에도 각각의 내부에 있는 반도체 소자들과 전기적으로 연결된 단자들이 반도체 칩들(110b, 110c, 110d, 110e, 110f)의 가장자리를 따라 형성되어 있을 수 있다. 상기 각 반도체 칩들의 연결 단자(116)는 사이드 인터커넥션(130)을 통하여 서로 전기적으로 연결될 수 있다.
또, 상기 사이드 인터커넥션(130)은 회로 기판(101)의 상부 표면에 형성된 연결 단자들(132)과 전기적으로 연결될 수 있다. 상기 회로 기판(101)의 상부 표면에 형성된 연결 단자들(132)은 상기 회로 기판(101)의 하부 표면에 형성된 추가적인 연결 단자들과 전기적으로 연결될 수 있다.
도 10에 나타낸 실시예에서도 최상부의 반도체 칩(110a)이 본딩와이어에 의하지 않고 다른 반도체 칩들(110b, 110c, 110d, 110e, 110f) 및/또는 회로 기판(101)과 전기적으로 연결될 수 있기 때문에 극히 얇은 두께의 스페이서(140)가 사용될 수 있다.
도 9d 및/또는 도 10에서 사용되는 스페이서(140)의 두께는 약 5 ㎛ 내지 약 30 ㎛일 수 있고, 또는 약 5 ㎛ 내지 약 20 ㎛일 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 메모리 카드(200)의 블록 다이어그램이다.
메모리 카드(200)는 명령 및 어드레스 신호 C/A를 생성하는 메모리 콘트롤러(220)와, 메모리 모듈(210), 예를 들면 1 개 또는 복수의 플래시 메모리 소자를 포함하는 플래시 메모리를 포함한다. 메모리 콘트롤러(220)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(223)와, 명령 및 어드레스 신호를 다시 메모리 모듈(210)에 전송하거나 이들 신호를 메모리 모듈(210)로부터 수신하는 메모리 인터페이스(225)를 포함한다. 호스트 인터페이스(223), 콘트롤러(224), 및 메모리 인터페이스(225)는 공통 버스 (common bus)(260)를 통해 SRAM과 같은 콘트롤러 메모리(221) 및 CPU와 같은 프로세서(222)와 통신한다.
메모리 모듈(210)은 메모리 콘트롤러(220)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(210)상의 메모리 소자중 적어도 하나에 데이터를 저장하고 상기 메모리 소자중 적어도 하나로부터 데이터를 검색한다. 각 메모리 소자는 복수의 어드레스 가능한 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작중에 어드레스 가능한 메모리 셀중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 콘트롤러(220)를 포함하는 메모리 카드(200)의 각 구성품들, 메모리 콘트롤러(220)에 포함되는 전자 소자들 (221, 222, 223, 224, 225), 및 메모리 모듈(210)의 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 포함하도록 형성될 수 있다.
도 12는 본 발명의 일 실시예에 따른 시스템(300)을 보여주는 개략도이다.
도 12를 참조하면, 시스템(300)은 제어부(321), 입출력부(322), 메모리부(323) 및 인터페이스부(324)를 포함할 수 있다.
시스템(300)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어부(321)는 프로그램을 실행하고, 상기 시스템(300)을 제어하는 역할을 할 수 있다. 상기 제어부(321)는, 예를 들어 마이크로 프로세서(micro processor), 디지털 신호 처리기(digital signal processor), 마이크로 콘트롤러(micro controller) 또는 이와 유사한 장치일 수 있다. 상기 제어부(321)는 본 발명 개념의 실시예들 중의 어느 하나에 따른 반도체 패키지를 포함할 수 있다.
입출력부(322)는 상기 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(300)은 상기 입출력부(322)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입출력부(322)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리부(323)는 상기 제어부(321)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 상기 제어부(321)에서 처리된 데이터를 저장할 수 있다. 상기 메모리부(323)는 본 발명 개념의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다.
인터페이스부(324)는 상기 시스템(300)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 상기 제어부(321), 상기 입출력부(322), 상기 메모리부(323) 및 상기 인터페이스부(324)는 버스(325)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(300)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명 개념은 반도체 산업에 유용하게 이용될 수 있다.
10: 봉지 몰드 10a: 상부 몰드
10b: 하부 몰드 22: 다이스
22a: 상부 다이스 22b: 하부 다이스
24: 펀치 32: 제 1 블레이드
34: 제 2 블레이드 42: 식각 마스크
100, 100a, 100b, 100c, 100d, 100e, 100f: 반도체 패키지
101: 회로 기판
110, 110a, 110b, 110c, 110d, 110e, 110f, 110g: 반도체 칩
110b-1, 160: 솔더 범프 112, 132: 커넥팅 패드
114: 접착 부재 116: 연결 단자
120: 커넥터 134, 136: 범프 패드
140, 140a, 140b, 140c, 140d, 140e, 140f: 스페이서
142: 접착층 144: 개구부
148: 평면 패널 150: 봉지재
155: 플래시

Claims (20)

  1. 회로 기판;
    상기 회로 기판 상에 실장된 적어도 하나의 반도체 칩;
    상기 반도체 칩의 상부에 배치되고 5 ㎛ 내지 110 ㎛의 두께를 갖고 상부 표면이 외부로 노출되는 스페이서; 및
    상기 반도체 칩을 둘러싸는 봉지재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 스페이서의 상부 표면의 레벨과 상기 봉지재의 상부 표면의 레벨이 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 스페이서가 배치된 상기 반도체 칩의 가장자리와 상기 스페이서의 가장자리의 수평 방향 이격 거리가 200 ㎛ 이하인 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 스페이서의 가장자리의 적어도 일부가, 상기 스페이서가 배치된 상기 반도체 칩의 외부로 돌출된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 스페이서의 가장자리의 적어도 일부가, 상기 스페이서가 배치된 상기 반도체 칩의 상부 표면 위에 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 스페이서의 측면의 적어도 일부가 상기 반도체 칩으로부터 멀어질수록 상기 스페이서의 내부쪽으로 기울어진 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 스페이서의 수평 방향의 폭이 상기 반도체 칩으로부터 멀어질수록 감소하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 스페이서의 측면의 적어도 일부가 상기 스페이서의 내부 방향으로 후퇴된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 스페이서의 측면의 적어도 일부가 상기 스페이서의 내부 방향으로 곡면을 이루며 오목하게 된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 스페이서의 측면의 적어도 일부가 상기 스페이서의 상부 표면보다 더 조면화(粗面化)된 것을 특징으로 하는 반도체 패키지
  11. 제 1 항에 있어서,
    상기 스페이서의 상부의 폭이 상기 스페이서의 하부의 폭보다 작도록 상기 스페이서의 측면의 적어도 일부에 단차가 형성된 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 스페이서가 폴리머, 금속 또는 실리콘으로 된 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 스페이서가 폴리머, 금속 또는 실리콘의 둘 이상의 층이 적층된 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 적어도 하나의 반도체 칩이 적어도 두 개의 적층된 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 적어도 두 개의 적층된 반도체 칩이 적어도 하나의 플립칩(flip-chip)을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 스페이서의 상부 표면의 적어도 일부분에 상기 봉지재의 플래시(flash)가 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  17. 회로 기판;
    상기 회로 기판 상에 실장된 적어도 하나의 반도체 칩;
    상기 반도체 칩의 상부에 배치된 스페이서; 및
    상기 스페이서와 실질적으로 동일한 레벨의 상부 표면을 갖고 상기 반도체 칩을 둘러싸는 봉지재;
    를 포함하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 스페이서의 상부 표면이 외부로 노출된 것을 특징으로 하는 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 스페이서의 두께가 5 ㎛ 내지 110 ㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  20. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 1 항의 반도체 패키지를 포함하는 것을 특징으로 하는 시스템.
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