JP2019054216A - 半導体装置 - Google Patents

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Hiroshi Ashikaga
寛 足利
木村　直樹
Naoki Kimura
直樹 木村
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Abstract

【課題】 ＥＳＤ破壊が生じにくい半導体装置を提供すること。【解決手段】 実施形態によれば、半導体装置は、第１基板と、半導体チップと、絶縁層と、を具備する。第１基板は複数のビアを備える。半導体チップは第１基板の第１面にフリップチップ実装される。絶縁層は第１基板の第１面と半導体チップとを覆う。ビアは半導体チップに電気的に接続される複数の第１ビアと、半導体チップに電気的に接続されない少なくとも１つの第２ビアと、を具備する。絶縁層は第１ビアを覆い、第２ビアを覆わない。【選択図】図３

Description

本発明の実施形態は半導体装置に関する。
大容量記憶装置として、近年、ＨＤＤ（Hard Disk Drive）に代わりＳＳＤ（Solid State Drive）が開発されている。ＳＳＤは、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリとそのコントローラ等からなる。コントローラは半導体チップとチップ基板からなり、半導体チップはワイヤボンディングによりチップ基板に実装される。チップ基板がフラッシュメモリとともにＳＳＤ基板に実装される。
近年、ワイヤボンディングに代わってフリップチップ実装技術が開発され、コントローラにおいても、半導体チップはフリップチップ技術を用いてチップ基板に実装される。フリップチップ実装とは、半導体チップの表面にバンプと呼ばれる微小な金属突起（半田等）状の端子を配列し、バンプがチップ基板と接触するように半導体チップをチップ基板に載置し、バンプを溶融して半導体チップをチップ基板に接合するものである。ワイヤボンディング実装で設けられていた樹脂材料で形成される封止部（オーバーモールドとも称する）は、フリップチップ実装では省略されることがある。フリップチップ実装はＳＳＤのコントローラ用の半導体チップに限らず、幅広い分野で使われている。
特開2014-022738号公報
従来のフリップチップ実装の半導体装置は、静電気によるＥＳＤ(Electro-Static Discharge)破壊が発生しやすい。なお、ＥＳＤ破壊はＳＳＤのコントローラに限らず、フリップチップ実装を利用する半導体装置全てで生じる。
本発明の目的はＥＳＤ破壊が生じにくい半導体装置を提供することである。
実施形態によれば、半導体装置は、第１基板と、半導体チップと、絶縁層と、を具備する。第１基板は複数のビアを備える。半導体チップは第１基板の第１面にフリップチップ実装される。絶縁層は第１基板の第１面と半導体チップとを覆う。ビアは半導体チップに電気的に接続される複数の第１ビアと、半導体チップに電気的に接続されない少なくとも１つの第２ビアと、を具備する。絶縁層は第１ビアを覆い、第２ビアを覆わない。
図１は第１実施形態のＳＳＤの構成の一例を示すブロック回路図である。 図２はＳＳＤとコントローラの外観の一例を示す。 図３はコントローラ付近の断面構造の一例を示す。 図４はコントローラ基板の構造の一例を示す。 図５は第２実施形態のＳＳＤの外観の一例を示す平面図である。 図６はコントローラ付近の断面構造の一例を示す。 図７は第３実施形態のＳＳＤのグランド接続の一例を示す。
以下、実施の形態について図面を参照して説明する。なお、開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。いくつかの要素に複数の呼称を付しているが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、別の呼称を付して表現されてもよい。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、厚み、平面寸法、形状等を実際の実施態様に対して変更して模式的に表す場合もある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。
［第１実施形態］
フリップチップ実装を利用する半導体装置の例は種々あるが、ここでは、一例としてＳＳＤを説明する。図１は実施形態のＳＳＤの構成の一例を示すブロック回路図である。図１に示すように、ＳＳＤ１０は、コントローラ２０、不揮発性半導体メモリとしてのフラッシュメモリ３２−１、３２−２（３２と称することもある）、ＤＲＡＭ５４、電源回路５８、ホストインタフェース（ホストＩ／Ｆ）５２等を備える。
ホスト装置としての外部機器５０がホストＩ／Ｆ５２に接続される。外部機器５０はフラッシュメモリ３２に対するデータの書き込みおよび読み出しを行う。外部機器５０は、例えばパーソナルコンピュータやＣＰＵコア等がある。外部機器５０とのインターフェースとしては、例えばＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）、ＳＡＳ（Serial Attached SCSI）（登録商標）、ＳＡＴＡ（Serial Advanced Technology Attachment）（登録商標）、ＮＶＭｅ（Non Volatile Memory Express）（登録商標）、ＵＳＢ（Universal Serial Bus）（登録商標）等の規格が用いられてもよい。
ホストＩ／Ｆ５２はコントローラ２０に接続される。コントローラ２０にはフラッシュメモリ３２、ＤＲＡＭ５４、電源回路５８も接続される。フラッシュメモリ３２の数は２つに限らず、多数設けられてもよい。ＤＲＡＭ５４は揮発性メモリの一例であり、フラッシュメモリの管理情報の保管やデータのキャッシュ等に用いられる。ＤＲＡＭ５４の代わりにＳＲＡＭ等の他の揮発性メモリを用いてもよい。電源回路５８は、例えばＤＣ−ＤＣコンバータであり、外部機器５０から供給される電源からＳＳＤ１０に必要な種々の電圧を生成する。図示していないが、コントローラ２０はＤＲＡＭ Ｉ／Ｆ、ＮＡＮＤ Ｉ／Ｆを備え、ＤＲＡＭ Ｉ／Ｆを介してＤＲＡＭ５４に、ＮＡＮＤ Ｉ／Ｆを介してフラッシュメモリ３２−１、３２−２に接続される。
図２（ａ）はＳＳＤ１０の外観の一例を示す平面図であり、図２（ｂ）はコントローラ２０の外観の一例を示す斜視図である。図３はコントローラ２０の付近の断面構造の一例を示す断面図である。図４（ａ）はコントローラ２０の構造の一例を示す平面図であり、図４（ｂ）はコントローラ２０の基板をＳＳＤ１０の基板側から見た平面図であり、図４（ｃ）はコントローラ２０の基板をコントローラ２０側から見た平面図である。
図３に示すように、略矩形形状の第１基板（ＳＳＤ基板、プリント配線板：PWB(Printed Wiring Board)、ベアボード、生基板）１２は、第１面１２ａ（第１表面、実装面、第１基板面、上面）と、第１面１２ａとは反対側の裏面１２ｂ（下面、底面）を有する扁平な板状部品である。
第１基板１２は、エポキシ樹脂等の合成樹脂を重ねて形成された多層構造になっており、例えば８層構造になっている。各層の表面には、様々な形状の配線パターンが形成されている。例えば信号の送受信を行う信号層、グランド層、電源層等が形成されている。図３の場合、図示の簡略化のため３層構造（第１層１２ｇ、第２層１２ｈ、第３層１２ｉ）を示している。グランド層４２は、第１層１２ｇと第２層１２ｈとの間に介在している。
各層の配線パターンの種類は適宜変更可能であり、例えば、異なる種類の配線パターンが同一の層に存在してもよいし、配線パターンが存在しない層があってもよい。
第１基板１２は、片面基板（１層基板）や両面基板（２層基板）であってもよい。第１基板１２が片面基板である場合、第１面１２ａにグランドパターンや信号パターン、電源パターンなどが形成される。第１基板１２が両面基板の場合、第１面１２ａと裏面１２ｂとでグランドパターンや信号パターン、電源パターンなどが適宜振り分けられて形成される。
第１基板１２の例えば側面１２ｄには、外部機器、例えばパーソナルコンピュータやＣＰＵコア等と接続するためのコネクタ１４を備える。
第１基板１２の内層に形成されたグランド層４２や、図示を省略した信号層および電源層は、コネクタ１４の所定の端子ピン１４ｂに電気的に接続され、外部機器と接続されている。なお、コネクタ１４は、例えば、中央位置からずれた位置にスリット１４ｃが形成され、外部機器に設けられた突起(図示せず)等と嵌合するようになっている。これにより、ＳＳＤ１０が外部機器に対して表裏逆に取り付けられることを防止することができる。
第１基板１２の第１面１２ａの表面にグランドライン（図示せず）が形成され、当該グランドラインがコネクタ１４の所定の端子ピン１４ｂに電気的に接続され、外部機器と接続されてもよい。グランド層４２の一部と当該グランドラインとを第１基板１２の内部配線等を用いて電気的に接続してもよい。
グランド層４２やグランドラインは、端子ピン１４ｂを介して外部機器に電気的に接続されて接地される。なお、グランド層４２やグランドラインに伝達(熱輸送)された熱を、端子ピン１４ｂを介して外部機器の筐体側に伝達（熱輸送）して、半導体装置１０で発生した熱の放熱を行えるように構成されてもよい。
一般的には多層配線において、下層の配線と上層の配線を電気的につなぐ接続領域としてのビア(Via)が形成されている。ビアは、層間絶縁膜をエッチングしてビアホールを開口して、そのビアホールを金属材料で埋め込んで形成される。第１基板１２の第１層１２ｇには、第１面１２ａと第２層１２ｈ上に形成されたグランド層４２とを電気的（熱的にも）に接続する第１ビア４０が複数形成されている。なお、図３では図示を省略しているが、信号層や電源層と電気的な接続を行うためのビアも形成され、コネクタ１４の端子ピン１４ｂを介して外部機器と電気的に接続されている。
第１基板１２の第１面１２ａは、半導体パッケージ１６を備える。図２（ｂ）、図４（ａ）にも示すように、半導体パッケージ１６は、第２基板１８（パッケージ基板、実装基板、ＢＧＡ基板）と、半導体チップ２０（第１電子部品、Ｓｉチップ、ダイ、コントローラ）と、絶縁層２２（絶縁体、絶縁シート）とを有する。
第２基板１８は、第１面１２ａ上に半田ボール１６ａを介して設けられる。第２基板１８は、第１面１２ａと面する第２面１８ａと、この第２面１８ａとは反対側の第３面１８ｂと、を有し、さらに第２面１８ａと第３面１８ｂとを貫通させた第２ビア３８を備える。図４（ｂ）は第２基板１８の第２面１８ａの平面図であり、図４（ｃ）は第２基板１８の第３面１８ｂの平面図である。
図３では、第２ビア３８と第１ビア４０は対応する位置に形成されているが、この対応位置関係に限られない。半導体パッケージ１６の第２基板１８に形成された第２ビア３８の一部は、上述したように第２基板１８の第２面１８ａと第３面１８ｂとの間で電気的な接続を行うために利用されるが、他の一部は、半導体チップ２０の駆動時に発生した熱を第１基板１２側に熱輸送するためにも利用される。
第２基板１８は、図示を省略しているが、第１基板１２と同様に合成樹脂を重ねて形成された多層構造になっている。第２基板１８の各層の表面には、様々な形状の配線パターンが形成されている。例えば信号の送受信を行う信号層、グランド層、電源層等が形成されている。
半導体チップ２０は、例えばフリップチップ実装タイプの半導体であり、第２基板１８の第３面１８ｂ上に配置され第３面１８ｂと面する第４面２０ａと、この第４面２０ａとは反対側の第５面２０ｂと、を有する。半導体チップ２０の第４面２０ａには微小な金属突起（半田等）状の端子（バンプと称する）２１が形成され、バンプ２１が第３面１８ｂと接触するように半導体チップ２０を第２基板１８の上に載置してバンプ２１を溶融することにより、半導体チップ２０が第２基板１８に接合される。半導体チップ２０は、半導体パッケージ１６と共に第１基板１２の第１面１２ａ上に実装される他の電子部品、例えばメモリチップ３２（第２電子部品、ＮＡＮＤ型フラッシュメモリチップ）、ＤＲＡＭチップ５４の制御を行う。通常、複数のメモリチップ３２が設けられ、図２（ａ）は、例えば２つのメモリチップ３２−１、３２−２が実装される例を示す。第１基板１２の第１面１２ａ上には電源回路モジュール５８も実装される。
半導体チップ２０は、例えば、メモリチップ３２に対するデータの書き込みおよび読み出し、外部機器（パーソナルコンピュータやＣＰＵコア等）との間でデータの送受を行う。
図示しないが、半導体チップ２０は多層の半導体チップからなってもよく、層間の接続はワイヤボンディングが使用されてもよい。最も下層の半導体チップが第２基板１８の第３面１８ｂにフリップチップ実装により接合される。
絶縁層２２は、第２基板１８の第３面１８ｂの表面（一部例外あり）および半導体チップ２０の第５面２０ｂを覆う（当接する）ように設けられる。したがって、半導体チップ２０は、第２基板１８上で周囲から絶縁された状態になる。絶縁層２２はシート状のものを用いてもよいし、絶縁性樹脂をコーティング等によって塗布して形成するようにしてもよい。
図３では、図示を省略しているが、バンプ２１の存在によって生じる第２基板１８の第３面１８ｂと半導体チップ２０の第４面２０ａとの間の隙間は、アンダーフィル剤によって埋めるようにしてもよい。アンダーフィル剤は、例えば熱硬化性の樹脂で、毛細管現象によって第３面１８ｂと第４面２０ａとの隙間に入り込ませることで、衝撃や折り曲げ等の外部からの応力に対する緩衝材となり、バンプ２１の接続信頼性の向上に寄与する。
半導体パッケージ１６は、第２基板１８の第２面１８ａに半田ボール１６ａをグリッド状に並べたＢＧＡ（Ball Grid Array）であり、半田ボール１６ａが溶融することで、第１基板１２の第１面１２ａ上に形成されたパッド（電極：不図示）と電気的に接続される。半田ボール１６ａは第２基板１８の第２面１８ａの全面に配置される必要はなく、部分的に配置されてもよい。
図３では、図示を省略しているが、半田ボール１６ａの存在によって生じる第１基板１２の第１面１２ａと第２基板１８の第２面１８ａとの間の隙間は、アンダーフィル剤によって埋めるようにしてもよい。アンダーフィル剤は、例えば熱硬化性の樹脂で、毛細管現象によって第１面１２ａと第２面１８ａとの隙間に入り込ませることで、衝撃や折り曲げ等の外部からの応力に対する緩衝材となり、半田ボール１６ａの接続信頼性の向上に寄与する。
図２（ｂ）、図４（ａ）にも示すように、略正方形の平面形状である半導体チップ２０が、同じく略正方形の平面形状である第２基板１８の上面（第３面１８ｂ）に載置されている。図２（ｂ）、図４（ａ）では、絶縁層２２は図示を省略する。第２基板１８の下面（第２面１８ａ）には多数の半田ボール１６ａが配列されている。半田ボール１６ａのぞれぞれは、第２ビア３８を介して第２基板１８の上面（第３面１８ｂ）まで導通し、図示しない第２基板１８の上面（第３面１８ｂ）の配線を介して半導体チップ２０の内部回路に接続される。
一般に、半導体パッケージにおいて、基板（ここでは、第２基板１８）のコーナー部にある１または複数のピン（ここでは、ビア３８）は、高温−低温の温度サイクルテストにおいて基板とダイ（ここでは、半導体チップ２０）との反りの違いの影響で、中央部にあるピンに比べて半田クラックの発生が起こる確率が少し高いことが知られている。そのため、第２基板１８の４つのコーナー部にそれぞれある例えば１つの第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄは、半導体チップ２０に電気的に接続させず、半田ボール１６ａを介して第１基板１２のグランド層４２に接続させている。このようなピンはＮＣ（non-connection）ピンまたはＮＵ（not usage）ピンとして知られている。第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄに対応する第２基板１８の第３面１８ｂには絶縁層２２が形成されない。絶縁層２２を形成する際、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄに対応する第２基板１８の第３面１８ｂはエッチングにより開口部が形成される。この開口部に導電体が形成されることにより、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄに対応する第２基板１８の第３面１８ｂに導電性の露出部３９ａ、３９ｂ、３９ｃ、３９ｄ（３９と総称することもある）が設けられる。露出部３９ａ、３９ｂ、３９ｃ、３９ｄは第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄに電気的に接続される。第２基板１８の第３面１８ｂの表面および半導体チップ２０の第５面２０ｂを覆う絶縁層２２は、コーナー部以外にある第２ビア３８の上端は覆うが、コーナー部にある第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄに接続される露出部３９ａ、３９ｂ、３９ｃ、３９ｄは覆わない。これにより、第１基板１２のグランド層４２に接続される第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄは半導体パッケージ１６の表面に露出することになる。露出部３９の形状は円形に限らず、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄよりも大きい矩形でもよく、円形の場合、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄと同じ径でもよいし、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄよりも大径であってもよい。図３では露出部３９と絶縁層２２の上面は同じ高さとなっているが、例えば露出部３９の方が高く、両者の高さは異なっていてもよい。
図４（ｃ）に示す第２基板１８の第３面１８ｂにおいて、白丸は第３面１８ｂの配線を介して半導体チップ２０の内部回路に接続されている第２ビア３８であり、黒丸は半導体チップ２０ではなくグランド層４２に接続されている第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄである。ここでは、各コーナー部の３つのビアがグランド層４２に接続されているとする。グランド層４２に接続されているビアを全て半導体パッケージ１６の表面に露出させてもよいし、そのうちの幾つかのみを露出させてもよい。いずれの場合でも、露出部３９はそれぞれのビア毎に設けてもよいし、各コーナー部に対して１つの露出部３９を設けてもよい。
図２（ａ）に示すように第１基板１２上に半導体パッケージ１６が実装されているＳＳＤ１０が外部機器に搭載された状態で、外部機器で静電気が発生すると、静電気は半導体パッケージ１６の上面（絶縁層２２が形成される面）から半導体パッケージ１６に印加される。この静電気により生じた電荷が絶縁層２２に流れる可能性がある。しかし、絶縁層２２を流れる電荷は絶縁層２２の表面に露出した導電性の露出部３９から第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流れる。もし、半導体パッケージ１６の表面に露出する第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄが存在しないと、半導体パッケージ１６に印加された静電気により発生し絶縁層２２を流れる電荷は、第２基板１８の第３面１８ｂの配線を介して半導体チップ２０の内部回路に流れ、内部回路を破壊（ＥＳＤ破壊）させる可能性がある。
［ＥＳＤ］
ＥＳＤ(Electro-Static Discharge)は、半導体装置内で放電電流が流れることで生じる。半導体装置は、局所的な発熱や電界集中に伴い発生するＥＳＤによって破壊されることがある。ＥＳＤにはいくつかの発生要因がある。これらのＥＳＤの発生要因に対する試験モデルがあり、現在適用されている試験方法は大きく分けて、人体モデル(Human Body Model：ＨＢＭ)、マシンモデル(Machine Model：ＭＭ)、デバイス帯電モデル(Charged Device Model：ＣＤＭ)の３種類がある。
組立工程の自動化により、半導体装置が自動組み立て中に摩擦や静電誘導を受け、金属類に接触する機会が増えている。このため、工程の自動化に伴い、帯電したデバイスが金属類に接触して起こるＣＤＭによるＥＳＤが、増える傾向にある。
ＳＳＤは高速化が求められおり、そのためにコントローラ２０の動作の高速化を図っている。コントローラ２０では、高速に処理を行うために、キャパシタの容量を可能な限り低減させている。これにより、コントローラ２０は、低インピーダンスとなり高速動作を実現している。一方で、フラッシュメモリ３２は、キャパシタの容量を小さくすれば高速化できるが、キャパシタの情報を正しく読み取れない恐れが出る。そのため、コントローラ２０は、フラッシュメモリ３２と比較して、キャパシタの容量は小さい。つまり、コントローラ２０は、フラッシュメモリ３２と比較して、キャパシタ容量が低いため、高電圧パルスとともに流れ込む電流の高周波成分を除去しにくく、ＥＳＤ耐性が低い構造となっている。このため、コントローラ２０は、フラッシュメモリ３２と比較して、ＥＳＤ耐性が求められる。
コントローラ２０は絶縁層２２により覆われている。絶縁体は、静電気帯電物体によって静電誘導され、帯電しやすい。
実施形態のように、絶縁層２２の表面に露出した導電性の露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に接続することにより、電荷を気中へ自然放電しやすくなる（耐ＣＤＭ）。また、外部からの接触（もしくは気中）からのＥＳＤサージによる電荷をコントローラ２０の内部回路に流すことを防ぐことができる（耐ＨＢＭ、耐ＭＭ）。
コントローラ２０以外の実装部品であるフラッシュメモリ３２、ＤＲＡＭ５４等の半導体チップはワイヤボンディングによりパッケージ基板に実装されることが多いが、これらもコントローラと同様に第１実施形態のフリップチップ技術を利用して実装してもよい。
[第１実施形態のまとめ]
このように第１実施形態によれば、絶縁層２２を流れる電荷は、露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流れ、半導体チップ２０の内部回路には流れないので、ＥＳＤ破壊を防止することができる。従来は、半導体チップ２０の絶縁性を高め半導体チップ２０をＥＳＤ破壊から守るために、絶縁層２２の上にさらに樹脂材料で形成される封止部（オーバーモールドとも称する）が形成されていたが、実施形態では、絶縁層２２の絶縁耐性が低く静電気に依り発生した電荷が絶縁層２２を流れても、露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流れるので、封止部を省略してもよい。封止部の省略はＳＳＤのコストダウンにつながる。
［第２実施形態］
図５は第２実施形態のＳＳＤ１０Ａの外観の一例を示す平面図であり、図６は第２実施形態のコントローラ付近の断面構造の一例を示す断面図である。
第２実施形態のＳＳＤ１０Ａは、第１実施形態のＳＳＤ１０に対して銘版ラベル６２が貼られている点のみが異なる。通常、ＳＳＤにはモデル名やシリアル番号が記された銘版ラベルが貼られている。第２実施形態では、この銘版ラベル６２を導電性の材料から構成し、例えば図５に示すように、ＤＲＡＭチップ５４、半導体パッケージ１６、メモリチップ３２−１、３２−２を覆うように貼られている。のため、図６に示すように、銘版ラベル６２はコントローラを構成する半導体パッケージ１６の絶縁層２２を覆い、絶縁層２２から露出している露出部３９を覆う。このため、銘版ラベル６２は露出部３９と電気的に接続される。
第２実施形態によれば、第１実施形態と同じ効果を奏するともに、以下の効果も奏する。銘版ラベル６２は導電性であるので、半導体パッケージ１６に静電気が印加された場合、静電気により生じた電荷は銘版ラベル６２を流れ、露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流れ易くなる。そのため、半導体パッケージ１６に印加された静電気により生じた電荷は半導体チップ２０の内部回路にはより流れ難くなり、さらにＥＳＤ破壊を防止することができる。銘版ラベル６２のサイズが大きければ大きい程、露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流れる電荷の量が多くなり、ＥＳＤ破壊をより防ぐことができる。
なお、ＳＳＤで通常使用されている銘版ラベルを導電性銘版ラベル６２としたが、銘板ラベルが使用されない状況では、単にＤＲＡＭチップ５４、半導体パッケージ１６、メモリチップ３２−１、３２−２等を覆う導電性シートを貼ってもよい。
［第３実施形態］
図７は第３実施形態のＳＳＤのグランド接続の一例を示す。第１、第２実施形態によれば、絶縁層２２を流れる電荷は露出部３９ａ、３９ｂ、３９ｃ、３９ｄ、第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄを介してＳＳＤ１０のグランド層４２に流される。ＳＳＤ１０のグランド層４２にはコントローラ２０以外の実装チップのグランド端子も接続される。そのため、コントローラ２０で静電気により生じた電荷をグランド層４２に流すと、グランド層４２に接続されている他の実装チップのグランドも瞬間的に高電位となり、他の実装チップを破壊する可能性がある。同様に、他の実装チップの電位変動によりグランド層４２が瞬間的に高電位となり、コントローラ２０の第２ビア３８ａ、３８ｂ、３８ｃ、３８ｄが高電位となり、コントローラ２０がＥＳＤ破壊される可能性がある。この可能性はグランド層４２におけるコントローラ２０からのグランドのコンタクトと、グランド層４２における他の実装チップからのグランドのコンタクトとの配線距離に依存し、配線距離が近くなればなるほどその可能性は高くなる。両コンタクト間の間隔ではなく、両コンタクトを結ぶ配線長である。
第３実施形態では、コントローラ２０のグランド端子７２と、他のチップ、例えばフラッシュメモリ３２−１のグランド端子７６のグランド層４２への接続を説明する。図７に示すように、コントローラ２０のグランド端子７２と、フラッシュメモリ３２−１のグランド端子７６を第２ビア３８、第１ビア４０を介してそのままグランド層４２と接続させると、グランド層４２におけるコントローラ２０のグランドコンタクト（端子７２の真下）とフラッシュメモリ３２−１のグランドコンタクト（端子７６の真下）との配線距離はｄ１＋ｄ２以上となる。配線距離ｄ１＋ｄ２は配線が格子状に形成され得るとした場合の最短距離であり、配線を途中で迂回させれば距離は長くなる。一方、グランド層４２以外の層の配線を介して端子７２、７６をグランド層４２と接続させると、コングランド層４２におけるコントローラ２０のグランドコンタクトとフラッシュメモリ３２−１のグランドコンタクトとの配線距離を長くすることができる。例えば、コントローラ２０のグランド端子７２をグランド層４２以外の層でフラッシュメモリ３２−１のグラント端子７６から離れるように配線を引き伸ばし、コンタクト７４でグランド層４２に接続し、フラッシュメモリ３２−１のグランド端子７６もグランド層４２以外の層でコントローラ２０のグランド端子７２から離れるように配線を引き伸ばし、コンタクト７８でグランド層４２に接続するようにすると、コンタクト７４とコンタクト７８との配線距離はＤ１＋Ｄ２以上となる。
このように、２つのチップのグランド端子の距離が近い場合、グランド層上のコンタクトの距離が端子間の距離よりも長くなるようにグランド層以外の層の配線を利用して配線を引き伸ばして２つのグランド端子のグランドコンタクト間の配線距離を長くすることにより、一方のチップで生じた高電位が他方のチップに伝搬して、他方のチップが破壊されることが防止される。
実施形態はＳＳＤのコントローラ２０に適用した例を説明したが、これに限らず、フリップチップ実装を利用するどのような半導体装置にも適用できる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
１２…第１基板、１４…コネクタ、１６…半導体パッケージ、１６ａ…半田ボール、１８…第２基板、２０…半導体チップ、２２…絶縁層、３８…第２ビア、３９…露出部、４０…第１ビア、６２…銘版ラベル。

Claims (13)

  1. 複数の端子を備える第１基板と、
    前記第１基板にフリップチップ実装される半導体チップと、
    前記第１基板と前記半導体チップとを覆う絶縁層と、
    を具備する半導体装置であって、
    前記複数の端子は前記半導体チップに電気的に接続される少なくとも１つの第１端子と、前記半導体チップに接続されない少なくとも１つの第２端子と、を具備し、
    前記少なくとも１つの第２端子は前記絶縁層により覆われない半導体装置。
  2. 前記第１基板は前記少なくとも１つの第２端子に接続され、前記絶縁層により覆われない少なくとも１つの導電部を具備する請求項１記載の半導体装置。
  3. 前記第１基板は矩形形状であり、
    前記少なくとも１つの第２端子は前記第１基板の少なくとも１つのコーナー部に位置する請求項１または請求項２記載の半導体装置。
  4. 前記絶縁層を覆う導電性シートをさらに具備する請求項１乃至請求項３のいずれか一項記載の半導体装置。
  5. 前記導電性シートは前記半導体装置に関する情報を記載するラベルを具備する請求項４記載の半導体装置。
  6. 前記第１基板と電気的に接続され、グランド端子を備える第２基板をさらに具備し、
    前記少なくとも１つの第２端子は前記グランド端子に電気的に接続される請求項１乃至請求項５のいずれか一項記載の半導体装置。
  7. 第１基板と、
    前記第１基板に実装される第１半導体部品と、
    を具備する半導体装置であって、
    前記第１半導体部品は、
    複数の第１端子を備える第２基板と、
    前記第２基板にフリップチップ実装される半導体チップと、
    前記第２基板と前記半導体チップとを覆う絶縁層と、
    を具備し、
    前記第２基板の前記複数の第１端子は前記半導体チップに電気的に接続される少なくとも１つの第２端子と、前記半導体チップに電気的に接続されない少なくとも１つの第３端子と、を具備し
    前記少なくとも１つの第３端子は前記絶縁層により覆われない半導体装置。
  8. 前記第２基板は前記少なくとも１つの第３端子に接続され、前記絶縁層により覆われない少なくとも１つの導電部を具備する請求項７記載の半導体装置。
  9. 前記第２基板は矩形形状であり、
    前記少なくとも１つの第３端子は前記第２基板の少なくとも１つのコーナー部に位置する請求項７または請求項８記載の半導体装置。
  10. 前記第１基板はグランド層と、複数の第１ビアを具備し、
    前記第２基板の前記少なくとも１つの第２端子は少なくとも１つの第２ビアを具備し、前記少なくとも１つの第３端子は少なくとも１つの第３ビアを具備し、
    前記少なくとも１つの前記第３ビアは前記第１基板の前記複数の第１ビアを介して前記グランド層４２に接続される請求項７乃至請求項９のいずれか一項記載の半導体装置。
  11. 前記第１基板に実装される第２半導体部品と、
    前記第１半導体部品と前記第２半導体部品を覆う導電性シートをさらに具備する請求項１０記載の半導体装置。
  12. 前記導電性シートは前記半導体装置に関する情報を記載するラベルを具備する請求項１１記載の半導体装置。
  13. 前記第１半導体部品のグランド端子は前記第１基板の配線を介して前記グランド層と第１点で接続され、
    前記第２半導体部品のグランド端子は前記第１基板の配線を介して前記グランド層と第２点で接続され、
    前記第１点と前記第２点の間の配線距離は前記グランド層の前記第１半導体部品のグランド端子直下の第３点と、前記グランド層の前記第２半導体部品のグランド端子直下の第４点との間の配線距離より長い請求項１２記載の半導体装置。
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