KR20180065426A - 반도체 저장 장치 - Google Patents

반도체 저장 장치 Download PDF

Info

Publication number
KR20180065426A
KR20180065426A KR1020160166210A KR20160166210A KR20180065426A KR 20180065426 A KR20180065426 A KR 20180065426A KR 1020160166210 A KR1020160166210 A KR 1020160166210A KR 20160166210 A KR20160166210 A KR 20160166210A KR 20180065426 A KR20180065426 A KR 20180065426A
Authority
KR
South Korea
Prior art keywords
outer layer
semiconductor chip
circuit board
thermal via
chip mounting
Prior art date
Application number
KR1020160166210A
Other languages
English (en)
Inventor
최민영
김일수
김주영
오영록
유휘종
이기택
유은지
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160166210A priority Critical patent/KR20180065426A/ko
Priority to US15/478,252 priority patent/US10068828B2/en
Publication of KR20180065426A publication Critical patent/KR20180065426A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Geometry (AREA)

Abstract

반도체 저장 장치가 개시된다. 반도체 저장 장치는, 제1 칩 실장 영역 및 제2 칩 실장 영역을 포함하는 메인 바디(main body)와, 상기 메인 바디의 일 측 상에 연결되는 연결 탭(connection tab)을 구비하는 회로 기판, 상기 제1 칩 실장 영역 상에 실장되는 제1 반도체 칩, 및 상기 제2 칩 실장 영역 상에 실장되며, 상기 제1 반도체 칩과는 다른 종류의 제2 반도체 칩을 포함하며, 상기 회로 기판은 상기 연결 탭 내에 배치되며 도전 물질을 포함하는 제1 서멀 비아(thermal via)를 더 포함한다.

Description

반도체 저장 장치{Semiconductor storage devices}
본 발명의 기술적 사상은 반도체 저장 장치에 관한 것으로, 더욱 상세하게는, 솔리드 스테이트 드라이브(solid state drive)와 같은 반도체 저장 장치에 관한 것이다.
컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 종래의 자기 디스크 대신 플래시 메모리 등의 비휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브가 사용되고 있다. 이러한 솔리드 스테이트 드라이브는 빠른 액세스 속도, 고집적도 및 외부 충격에 대한 안정성을 보여 데이터 저장 장치로서 선호되고 있다. 최근 전자 시스템들의 소형화 경향에 따라 콤팩트한 사이즈를 갖는 동시에 우수한 신뢰성을 갖는 솔리드 스테이트 드라이브의 개발이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 방열 특성이 우수한회로 기판을 포함함으로써, 콤팩트한 사이즈를 가지면서도 우수한 신뢰성을 보이는 반도체 저장 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 저장 장치는, 제1 칩 실장 영역 및 제2 칩 실장 영역을 포함하는 메인 바디(main body)와, 상기 메인 바디의 일 측 상에 연결되는 연결 탭(connection tab)을 구비하는 회로 기판, 상기 제1 칩 실장 영역 상에 실장되는 제1 반도체 칩, 및 상기 제2 칩 실장 영역 상에 실장되며, 상기 제1 반도체 칩과는 다른 종류의 제2 반도체 칩을 포함하며, 상기 회로 기판은 상기 연결 탭 내에 배치되며 도전 물질을 포함하는 제1 서멀 비아(thermal via)를 더 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 저장 장치는, 메인 바디와, 상기 메인 바디의 일 측 상에 연결되는 연결 탭을 구비하는 회로 기판, 상기 메인 바디 상에 실장되는 컨트롤러, 및 상기 메인 바디 상에서 상기 연결 탭으로부터 상기 제1 반도체 칩보다 더 멀리 실장되는 메모리 소자를 포함하며, 상기 회로 기판은 상기 연결 탭 내에 배치되는 제1 서멀 비아와, 상기 제1 반도체 칩과 오버랩되는 상기 메인 바디 부분 내에 배치되는 제2 서멀 비아를 더 포함한다.
본 발명의 기술적 사상에 의한 반도체 저장 장치는, 제1 반도체 칩의 구동 과정에서 발생하는 열이 회로 기판의 연결 탭 부분에 배치되는 서멀 비아에 의해 메인 보드로 효과적으로 방출될 수 있다. 따라서, 제1 반도체 칩 및 제2 반도체 칩의 고온 노출에 의한 성능 저하가 방지되고 반도체 저장 장치의 신뢰성이 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 저장 장치의 대표적인 구성을 나타내는 사시도이다.
도 2는 도 1의 회로 기판 부분의 확대된 레이아웃도이다.
도 3은 도 1의 회로 기판 부분들의 단면도들이다.
도 4는 예시적인 실시예들에 따른 회로 기판 부분들의 단면도들을 나타낸다.
도 5는 예시적인 실시예들에 따른 회로 기판 부분들의 단면도들을 나타낸다.
도 6은 예시적인 실시예들에 따른 회로 기판 부분의 확대된 레이아웃도이다.
도 7은 예시적인 실시예들에 따른 반도체 저장 장치의 대표적인 구성을 나타내는 사시도이다.
도 8은 예시적인 실시예들에 따른 반도체 저장 장치의 대표적인 구성을 나타내는 사시도이다.
도 9는 예시적인 실시예들에 따른 반도체 저장 장치를 포함하는 전자 시스템을 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 저장 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 저장 장치(100)의 대표적인 구성을 나타내는 사시도이다. 도 2는 도 1의 회로 기판(10) 부분의 확대된 레이아웃도이다. 도 3은 도 1의 회로 기판(10) 부분들의 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 저장 장치(100)는 회로 기판(10), 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130) 및 제3 반도체 칩(140)을 포함할 수 있다.
예시적인 실시예들에 있어서, 회로 기판(10)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 회로 기판(10) 상에 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130) 및 제3 반도체 칩(140)이 실장될 수 있다.
회로 기판(10)은 메인 바디(10M)와, 메인 바디(10M)의 일 측 상에 일체로 연결되는 연결 탭(connection tab)(10T)을 포함할 수 있다.
메인 바디(10M)는 그 상부에 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130) 및 제3 반도체 칩(140)이 실장되며, 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130) 및 제3 반도체 칩(140)까지의 전기적 연결을 위한 배선 패턴(도시 생략)이 그 상부에 형성되는 회로 기판(10)의 일부분일 수 있다.
연결 탭(10T)은 반도체 저장 장치(100)가 전자 시스템(1000)(도 9 참조) 상에 장착될 때, 상기 전자 시스템 내의 메인 보드(1010)(도 9 참조) 상에 반도체 저장 장치(100)를 장착하기 위한 물리적 및/또는 전기적 연결 부분일 수 있다. 연결 탭(10T) 상에는 연결 패드(12)가 형성될 수 있다. 메인 보드(1010) 상의 호스트(도시 생략)로부터 반도체 저장 장치(100)까지 연결 패드(12)를 통해 명령 및 데이터가 전송 및 수신될 수 있다. 연결 탭(10T)은 예를 들면, PATA(parallel advanced technology attachment) 표준, SATA(serial advanced technology attachment) 표준, SCSI 표준, 또는 PCIe(PCI Express) 표준에 따른 방식으로 외부 장치와 연결될 수 있도록 구성될 수 있다. 여기에서, 상기 SATA 표준은 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄한다. 상기 PCIe 표준은 PCIe 1.0 뿐만 아니라, PCIe 2.0, PCIe 2.1, PCIe 3.0, PCIe 4.0 등 모든 PCIe 계열 표준을 포괄한다. SCSI 표준은 병렬 SCSI, 시리얼 결합 SA-SCSI(SAS), iSCSI 등 모든 SCSI 계열 표준을 포괄한다.
회로 기판(10)은 제1 칩 실장 영역(CA1), 제2 칩 실장 영역(CA2) 및 제3 칩 실장 영역(CA3)을 포함할 수 있다. 제1 칩 실장 영역(CA1)은 메인 바디(10M) 상에서 연결 탭(10T)에 더 가깝게 배치될 수 있다. 제2 칩 실장 영역(CA2)은 메인 바디(10M) 상에서 제1 칩 실장 영역(CA1)과 이격되어, 제1 칩 실장 영역(CA1)보다 연결 탭(10T)으로부터 더 멀리 배치될 수 있다. 예를 들어 제1 칩 실장 영역(CA1)과 연결 탭(10T) 사이의 이격거리(d1)는 100 ㎛ 내지 5 mm일 수 있고, 제2 칩 실장 영역(CA2)과 연결 탭(10T) 사이의 이격거리(d2)는 5 mm 내지 60 mm일 수 있으나, 이에 한정되는 것은 아니다.
제1 칩 실장 영역(CA1)과 제2 칩 실장 영역(CA2)은 그 상부에 각각 제1 반도체 칩(120)과 적어도 하나의 제2 반도체 칩(130)이 실장되는 회로 기판(10)의 일부분을 의미할 수 있다. 제3 칩 실장 영역(CA3)은 그 상부에 제3 반도체 칩(140)이 실장되는 회로 기판의 일부분을 의미한다. 여기서는, 용어 "제1 칩 실장 영역(CA1)"은 제1 반도체 칩(120)이 실장되는 회로 기판(10)의 상면뿐 아니라 제1 반도체 칩(120)과 오버랩되는 회로 기판(10)의 내부의 영역을 모두 지칭하는 것으로 이해될 수 있다.
제1 반도체 칩(120)은 제1 칩 실장 영역(CA1) 상에 실장될 수 있다. 제1 반도체 칩(120)은 예를 들어 컨트롤러일 수 있다. 제1 반도체 칩(120)은 호스트로부터 수신되는 읽기(read) 명령에 따라 적어도 하나의 제2 반도체 칩(130)에 저장되어 있는 데이터를 읽어 호스트로 전송할 수 있다. 제1 반도체 칩(120)은 호스트로부터 수신되는 쓰기(write) 명령에 따라 호스트로부터 전송되는 데이터를 적어도 하나의 제2 반도체 칩(130)에 저장할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(120)은 호스트와 PCIe(PCT Express) 인터페이스 방식으로 접속되어 명령과 데이터를 교환할 수 있다. 또한 제1 반도체 칩(120)은 적어도 하나의 제2 반도체 칩(130)을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
적어도 하나의 제2 반도체 칩(130)은 제2 칩 실장 영역(CA2) 상에 실장될 수 있다. 적어도 하나의 제2 반도체 칩(130)은 제1 반도체 칩(120)과는 다른 종류의 소자를 포함할 수 있다. 예를 들어 적어도 하나의 제2 반도체 칩(130)은 비휘발성 메모리 소자일 수 있다. 적어도 하나의 제2 반도체 칩(130)은 예를 들어 NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있으나, 이에 한정되는 것은 아니다. 적어도 하나의 제2 반도체 칩(130)은 회로 기판(10) 상의 및/또는 내부의 배선 패턴들(도시 생략)을 통해 제1 반도체 칩(120)과 전기적으로 연결될 수 있다.
제3 반도체 칩(140)은 제3 칩 실장 영역(CA3) 상에 실장될 수 있다. 제3 반도체 칩(140)은 회로 기판(10) 상의 및/또는 내부의 배선 패턴들(도시 생략)을 통해 제1 반도체 칩(120)과 전기적으로 연결될 수 있다. 제3 반도체 칩(140)은 예를 들어 버퍼 메모리 소자일 수 있다. 제3 반도체 칩(140)은 제1 반도체 칩(120)과 적어도 하나의 제2 반도체 칩(130) 사이의 데이터 전송 효율을 높이도록 작용할 수 있고, 예를 들어 제3 반도체 칩(140)은 DRAM(dynamic random access memory)일 수 있다.
반도체 저장 장치(100)는 회로 기판(10) 상에 또는 내에 실장되는 칩저항, 칩커패시터, 인덕턴스, 스위치, 온도 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠(quartz) 또는 전압 레귤레이터 등의 능동 소자 또는 수동 소자를 더 포함할 수 있다.
도 2에 예시적으로 도시된 바와 같이, 연결 탭(10T) 내에는 제1 서멀 비아(thermal via)(14)가 배치될 수 있다. 제1 서멀 비아(14)는 제1 반도체 칩(120)의 구동 시 발생하는 열을 연결 탭(10T)을 통해 메인 보드(1010)(도 9 참조) 내부로 효과적으로 방출시킬 수 있다. 제1 서멀 비아(14)는 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 서멀 비아(14)는 연결 패드(12) 하부에서 연결 탭(10T)을 적어도 부분적으로 또는 완전히 관통하도록 배치될 수 있다. 도 2에는 연결 패드(12) 각각에 대하여 3개의 제1 서멀 비아(14)가 이격되어 배치된 것이 예시적으로 도시되어 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 2에 도시된 것과 달리, 연결 패드(12) 각각과 오버랩되는 제1 서멀 비아(14)의 개수는 1개, 2개, 또는 4개 이상과 같이 다양하게 선택될 수 있다. 또한 도 2에 도시된 것과 달리 연결 패드(12)와 오버랩되지 않는 연결 탭(10T) 부분에 제1 서멀 비아(14)가 배치될 수도 있다.
도 2에 예시적으로 도시된 바와 같이, 메인 바디(10M)의 제1 칩 실장 영역(CA1) 내에는 제2 서멀 비아(16)가 배치될 수 있다. 제2 서멀 비아(16)는 제1 반도체 칩(120)의 구동 시 발생하는 열을 연결 탭(10T)을 통해 메인 보드(1010) 내부로 효과적으로 방출시킬 수 있다.
예시적인 실시예들에 있어서, 제2 서멀 비아(16)는 제1 칩 실장 영역(CA1) 내에서 메인 바디(10M)를 적어도 부분적으로 또는 완전히 관통하도록 배치될 수 있다. 제2 서멀 비아(16)는 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 도 2에는 제2 서멀 비아(16)가 매트릭스 형상으로 배열된 것이 예시적으로 도시되어 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 제2 서멀 비아(16)의 배열은 다양하게 달라질 수 있다.
제1 칩 실장 영역(CA1)에는 복수의 연결 핀(18)이 매트릭스 형상으로 배열될 수 있다. 복수의 연결 핀(18)은 제1 반도체 칩(120)이 회로 기판(10)에 볼 그리드 어레이(ball grid array, BGA) 방식으로 연결되기 위한 접속 패드로 작용할 수 있다. 복수의 연결 핀(18)은 도 2에 도시된 것과는 달리 다양한 배열 또는 다양한 형상을 가질 수 있다. 제2 서멀 비아(16)는 복수의 연결 핀(18)과 소정의 간격으로 이격되어 매트릭스 형상으로 배열될 수 있다.
또한 도 2에는 제1 칩 실장 영역(CA1) 내에만 제2 서멀 비아(16)가 배치되는 것이 예시적으로 도시되었으나, 제1 칩 실장 영역(CA1) 외부에서 제1 칩 실장 영역(CA1)을 에워싸도록 제2 서멀 비아(16)가 더 배치될 수도 있다. 이와는 달리, 제1 칩 실장 영역(CA1)과 연결 탭(10T) 사이의 메인 바디(10M) 부분에 제2 서멀 비아(16)가 더 배치될 수도 있다.
도 1에 예시적으로 도시된 것과 같이, 제1 칩 실장 영역(CA1)은 회로 기판(10)의 상면에 평행한 제1 방향을 따라 연결 탭(10T)과 제1 이격 거리(d1)로 이격되어 배치되며, 제2 칩 실장 영역(CA2)은 상기 제1 방향을 따라 연결 탭(10T)과 제2 이격 거리(d2)로 배치되고, 제2 이격 거리(d2)는 제1 이격 거리(d1)보다 클 수 있다. 따라서, 제1 칩 실장 영역(CA1)에 실장되는 제1 반도체 칩(120)의 구동 과정에서 발생하는 열이 연결 탭(10T) 내의 제1 서멀 비아(14) 및 제1 칩 실장 영역(CA1) 내의 제2 서멀 비아(16)를 통해 연결 탭(10T)과 접촉하는 메인 보드(1010)(도 9 참조)를 향해 빠르게 전달될 수 있다. 이에 따라 제1 반도체 칩(120)의 발열에 의한 적어도 하나의 제2 반도체 칩(130)의 온도 상승이 감소될 수 있다.
일반적으로, 제1 반도체 칩(120)은 컨트롤러를 포함하고 적어도 하나의 제2 반도체 칩(130)은 불휘발성 메모리 소자를 포함할 때, 상기 컨트롤러의 구동 시 상대적으로 많은 열이 발생하게 된다. 상기 불휘발성 메모리 소자가 상기 컨트롤러에 인접하여 실장되는 경우에 상기 컨트롤러에 의해 발생한 열이 상기 불휘발성 메모리 소자의 온도를 원치 않게 상승시킬 수 있고, 상기 불휘발성 메모리 소자의 원치 않는 데이터 손실이 발생될 수 있다. 따라서 상기 컨트롤러로부터 발생하는 열을 반도체 저장 장치 외부로 효과적으로 방출시킬 수 있도록 일반적으로 히트싱크, 히트스프레더, 방열 케이스, 또는 열전달 물질층(thermal interface material layer)과 같은 추가적인 방열 부재를 상기 컨트롤러 상부 및/또는 상기 회로 기판 하부에 부착한다. 그러나 초소형 및 초박형 솔리드 스테이트 드라이브와 같은 일부 어플리케이션들에서는 이러한 추가적인 방열 부재의 사용이 제한될 수 있다.
전술한 실시예들에 따른 반도체 저장 장치(100)에 따르면, 연결 탭(10T)과 제1 칩 실장 영역(CA1) 내에 제1 서멀 비아(14) 및 제2 서멀 비아(16)가 각각 배치될 수 있고, 이에 따라 제1 칩 실장 영역(CA1) 상에 실장되는 제1 반도체 칩(120)의 구동 시에 발생하는 열이 연결 탭(10T)을 통해 메인 보드(1010)(도 9 참조) 부분으로 빠르게 방출될 수 있다. 상대적으로 면적이 넓은 메인 보드(1010) 부분으로 열이 빠르게 방출됨에 따라 제1 반도체 칩(120)의 온도 상승 및 이에 의한 적어도 하나의 제2 반도체 칩(130)의 온도 상승이 감소될 수 있다. 따라서 반도체 저장 장치(100)의 발열로 인한 데이터 손실 발생이 방지될 수 있고 반도체 저장 장치(100)는 우수한 신뢰성을 나타낼 수 있다.
또한, 반도체 저장 장치(100)는 회로 기판(10) 상에 또는 아래에 부착되는 추가적인 방열 부재가 없더라도 우수한 방열 특성을 가질 수 있다. 따라서, 반도체 저장 장치(100)는 콤팩트한 사이즈를 가질 수 있다.
도 3에는 도 1의 회로 기판(10) 부분들의 예시적인 단면도들이 도시된다.
도 3을 참조하면, 도 1의 반도체 저장 장치(100)에 포함되는 회로 기판(10)은 제1 외층(21), 제2 외층(22), 및 제1 외층(21)과 제2 외층(22) 사이에 적층되어 형성된 내층 스택(23)을 포함할 수 있다.
예시적인 실시예들에 있어서, 내층 스택(23)은 내부 도전층(23C)과 내부 절연층(23I)이 번갈아 적층되어 형성될 수 있다. 내부 도전층(23C)은 다른 층의 전위의 기준이 되는 접지층과, 회로 기판(10)에 형성된 소자들 사이의 신호 전송을 위한 신호층을 포함할 수 있다. 예를 들어 내부 도전층(23C) 사이를 절연시키기 위한 내부 절연층(23I)이 각각의 내부 도전층(23C) 사이에 형성될 수 있다.
제1 외층(21) 및 제2 외층(22)의 표면 상에는 솔더 레지스트층(24)이 형성될 수 있다. 비아(25)는 내부 절연층(23I)을 관통하여 내부 도전층(23C)을 인접한 내부 도전층(23C)과 연결시키도록 배치될 수 있다.
예시적인 실시예들에서, 제1 외층(21), 제2 외층(22), 내부 도전층(23C) 및 비아(25)는 열 전도도가 우수한 물질, 예를 들어 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)를 포함할 수 있다. 예시적인 실시예들에서, 내부 절연층(23I)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 내부 절연층(23I)은 BT(Bismaleimide Triazine) 수지, FR4(Frame Retardant 4) 수지, 폴리이미드(polyimide), 폴리에스테르(polyester), 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제1 칩 실장 영역(CA1)에서 제1 외층(21) 상에 연결 핀(18)이 배치될 수 잇다. 연결 핀(18) 상에 제1 반도체 칩(120)(도 1 참조)이 볼 그리드 어레이 방식으로 실장될 수 있다. 다른 실시예들에 있어서, 제2 외층(22) 상에 연결 핀(도시 생략)이 더 형성될 수도 있고, 상기 연결 핀 상에 추가의 반도체 칩(도시 생략)이 더 실장될 수도 있다. 이러한 경우에 회로 기판(10)은 회로 기판(10)의 양 면 상에 반도체 칩들이 실장되는 구조를 가질 수 있다. 또한, 도시되지 않았지만, 제1 외층(21) 및 제2 외층(22) 상에 및/또는 내층 스택(23) 내부에 수동 소자들(도시 생략) 및 능동 소자들(도시 생략)이 더 실장될 수도 있다.
연결 탭(10T)에서 제1 외층(21) 상에 연결 패드(12)가 배치될 수 있다. 연결 패드(12)는 제1 외층(21) 및 비아(25)를 통해 제1 반도체 칩(120)까지 호스트로부터의 명령 또는 데이터를 전달하거나 전력을 전달할 수 있다.
제1 서멀 비아(14)는 내층 스택(23)을 적어도 부분적으로 관통하는 제1 코어 필라(32C)와 제1 코어 필라(32C)의 측벽을 둘러싸는 제1 비아 금속층(32P)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 비아 금속층(32P)은 내층 스택(23)을 적어도 부분적으로 관통하는 제1 관통 비아홀(through via hole)(14H) 내벽 상에 콘포말하게 형성되고, 제1 코어 필라(32C)는 제1 관통 비아홀(14H) 내부를 채울 수 있다.
예시적인 실시예들에 있어서, 제1 비아 금속층(32P)은 도금 공정에 의해 형성된 구리층을 포함할 수 있고, 제1 코어 필라(32C)는 제1 관통 비아홀(14H) 내부에 구리 페이스트 또는 구리 등의 도전성 입자를 포함하는 홀 플러그 잉크(hole plug ink)를 채움에 의해 형성될 수 있다. 그러나, 제1 비아 금속층(32P)과 제1 코어 필라(32C)의 물질이 이에 한정되는 것은 아니다.
도 3에 예시적으로 도시된 것과 같이, 제1 서멀 비아(14)는 내층 스택(23) 중 제1 외층(21)과 접촉하는 최상부의 내부 절연층(23I) 및 제2 외층(22)과 접촉하는 최하부의 내부 절연층(23I)을 제외한 내층 스택(23) 전체를 관통할 수 있다. 따라서, 제1 서멀 비아(14)는 연결 패드(12)와 오버랩되는 위치에 배치되는 한편, 연결 패드(12)와 전기적으로 연결되지 않을 수 있다.
제2 서멀 비아(16)는 제1 외층(21), 제2 외층(22) 및 내층 스택(23) 전체를 관통할 수 있다. 예를 들어, 제2 서멀 비아(16)는 제1 외층(21), 제2 외층(22) 및 내층 스택(23) 전체를 관통하는 제2 코어 필라(42C)와 제2 코어 필라(42C)의 측벽을 둘러싸는 제2 비아 금속층(42P)를 포함할 수 있다. 제2 비아 금속층(42P)은 제1 외층(21), 제2 외층(22) 및 내층 스택(23) 전체를 관통하는 제2 관통 비아홀(16H) 내벽 상에 콘포말하게 형성되고, 제2 코어 필라(42C)는 제2 관통 비아홀(16H) 내부를 채울 수 있다.
예시적인 실시예들에 있어서, 제2 비아 금속층(42P)은 도금 공정에 의해 형성된 구리층을 포함할 수 있고, 제2 코어 필라(42C)는 제2 관통 비아홀(16H) 내부에 구리 페이스트 또는 구리 등의 도전성 입자를 포함하는 홀 플러그 잉크를 채움에 의해 형성될 수 있다. 그러나 제2 비아 금속층(42P)과 제2 코어 필라(42C)의 물질이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 및 제2 서멀 비아(14, 16)는 내부 도전층(23C) 중 상기 접지층에 연결될 수 있다. 이에 따라 제1 반도체 칩(120)으로부터 발생하는 열이 제1 및 제2 서멀 비아(14, 16)를 통하여 상기 접지층으로 빠르게 확산될 수 있고, 열이 상기 접지층을 통해 회로 기판(10)의 전체 면적으로 확산되고 냉각될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 및 제2 서멀 비아(14, 16) 중 적어도 하나는 내부 도전층(23C) 중 상기 신호층에 연결될 수도 있거나, 또는 상기 접지층과 상기 신호층과 연결되지 않을 수도 있다.
제1 및 제2 서멀 비아(14, 16)는 제1 및 제2 관통 비아홀(14H, 16H) 내부를 채우는 제1 및 제2 코어 필라(32C, 42C)를 포함할 수 있고, 제1 및 제2 코어 필라(32C, 42C)를 구성하는 물질은 다양하게 선택될 수 있다. 예를 들어, 제1 및 제2 코어 필라(32C, 42C)는 상대적으로 열전도도가 높은 구리 페이스트를 제1 및 제2 관통 비아홀(14H, 16H) 내부에 채움으로써 형성될 수 있고, 이에 따라 제1 및 제2 서멀 비아(14, 16)는 더욱 우수한 방열 특성을 가질 수 있다.
한편, 도 3에 예시적으로 도시된 것과 같이, 연결 패드(12) 하부에 배치되는 제1 서멀 비아(14)는 연결 패드(12)와 직접 접촉되지 않게 배치되지 않을 수 있다. 즉 제1 관통 비아홀(14H)은 제1 외층(21)과 접하는 최상부의 내부 절연층(23I)을 관통하지 않고, 회로 기판(10) 외부로 노출되지 않을 수 있다. 따라서 제1 코어 필라(32C) 직접 상부에 연결 패드(12)를 형성할 때(예를 들어 코어 필라(32C)와 연결 패드(12)가 직접 접촉할 때) 발생할 수 있는 연결 패드(12) 표면의 오목부 또는 홈부의 형성이 방지될 수 있다.
도 4는 예시적인 실시예들에 따른 회로 기판(10A) 부분들의 단면도들을 나타낸다. 도 4의 회로 기판(10A)에서는 제1 서멀 비아(14A)와 제2 서멀 비아(16A)의 구조를 제외하면 도 3을 참조로 설명한 회로 기판(10)과 유사하므로, 전술한 차이점에 대하여 설명한다. 도 4에서 도 1 내지 도 3에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 제1 서멀 비아(14A)는 내층 스택(23)을 관통하는 제1 코어 필라(32C)와, 제1 코어 필라(32C)의 외측벽을 둘러싸는 제1 비아 금속층(32P)과, 제1 코어 필라(32C)와 연결되며 제1 외층(21)을 관통하는 제1 외층 비아(33)와, 제1 코어 필라(32C)와 연결되며 제2 외층(22)을 관통하는 제2 외층 비아(34)를 포함할 수 있다. 제1 외층 비아(33)와 제2 외층 비아(34)는 예를 들어 구리 또는 알루미늄을 포함할 수 있다. 제1 서멀 비아(14A)의 제1 외층 비아(33)는 연결 패드(12)와 오버랩되도록 위치하며, 연결 패드(12)와 전기적으로 접촉할 수 있다.
제2 서멀 비아(16A)는 내층 스택(23)을 관통하는 제2 코어 필라(42C)와, 제2 코어 필라(42C)의 외측벽을 둘러싸는 제2 비아 금속층(42P)과, 제2 코어 필라(42C)와 연결되며 제1 외층(21)을 관통하는 제3 외층 비아(43)와, 제2 코어 필라(42C)와 연결되며 제2 외층(22)을 관통하는 제4 외층 비아(44)를 포함할 수 있다.
한편, 내층 스택(23) 내에 포함된 내부 절연층(23I) 및 내부 도전층(23C)의 개수도 도 4에 도시된 것과 달리 다양하게 변경될 수 있다. 이러한 경우에, 예를 들어 제1 서멀 비아(14A)는 제1 코어 필라(32C)와, 제1 코어 필라(32C)에 순차적으로 연결되는 2 층 이상의 제1 외층 비아(33), 및 제1 코어 필라(32C)에 순차적으로 연결되는 2 층 이상의 제2 외층 비아(34)를 포함할 수도 있다.
제1 서멀 비아(14A)와 제2 서멀 비아(16A)를 형성하기 위한 예시적인 공정에서, FR4 수지 등의 절연 물질과 구리 호일(Cu foil) 등의 도전 물질을 열 압착하여 복수의 내부 절연층(23I)과 복수의 내부 도전층(23C)이 적층된 중간 구조물(도시 생략)을 형성한다. 상기 중간 구조물에 드릴링 공정 등에 의해 제1 관통 비아홀(14H) 및 제2 관통 비아홀(16H)을 형성할 수 있다. 이후 제1 관통 비아홀(14H) 및 제2 관통 비아홀(16H) 내벽 상에 무전해 도금 공정 또는 전해 도금 공정 등에 의해 제1 및 제2 비아 금속층(32P, 42P)를 형성할 수 있다. 이후 제1 및 제2 비아 금속층(32P, 42P) 상에 홀 플러그 잉크, 구리 페이스트, 또는 구리 합금 페이스트를 채움으로써 제1 및 제2 코어 필라(32C, 42C)를 형성할 수 있다. 선택적으로, 제1 및 제2 코어 필라(32C, 42C)가 형성된 상기 중간 구조물에 연마 공정 및 도금 공정을 수행하여 제1 및 제2 코어 필라(32C, 42C) 상면 상에 구리 표면층(도시 생략)을 더 형성할 수도 있다.
이후 제1 및 제2 코어 필라(32C, 42C)가 형성된 상기 중간 구조물 상면 상에 내부 절연층(23I)과 제1 외층(21)을 형성하고, 레이저 어블레이션 공정 또는 UV 레이저 공정 등의 레이저 드릴링 방식에 의해 제1 및 제2 코어 필라(32C, 42C)의 상면을 노출하는 외층 비아홀(도시 생략)을 형성한 이후, 상기 외층 비아홀을 도금 공정에 의해 채움으로써 제1 및 제3 외층 비아(33, 43)를 형성할 수 있다. 마찬가지로, 제1 및 제2 코어 필라(32C, 42C)가 형성된 상기 중간 구조물 하면 상에 내부 절연층(23I)과 제2 외층(22)을 형성하고, 레이저 드릴링 방식에 의해 제1 및 제2 코어 필라(32C, 42C)의 바닥면을 노출하는 외층 비아홀(도시 생략)을 형성한 이후, 상기 외층 비아홀을 도금 공정에 의해 채움으로써 제2 및 제4 외층 비아(34, 44)를 형성할 수 있다.
도 5는 예시적인 실시예들에 따른 회로 기판(10B) 부분들의 단면도들을 나타낸다. 도 5의 회로 기판(10B)에서는 제1 서멀 비아(14B)와 제2 서멀 비아(16B)의 구조를 제외하면 도 3을 참조로 설명한 회로 기판(10)과 유사하므로, 전술한 차이점에 대하여 설명한다. 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 제1 서멀 비아(14B)는 내층 스택(23)의 각각의 층들을 관통하며 서로 연결되는 복수의 도전 비아(35)를 포함할 수 있다. 제2 서멀 비아(16B)는 내층 스택(23)의 각각의 층들을 관통하며 서로 연결되는 복수의 도전 비아(45)를 포함할 수 있다.
예시적인 실시예들에서, 제1 서멀 비아(14B)는 연결 패드(12)와 오버랩되도록 배치될 수 있다. 도 5에서는 제1 서멀 비아(14B)는 제1 외층(21)을 관통하지 않고 연결 패드(12)와 직접 연결되지 않는 것으로 예시적으로 도시되었다. 그러나, 도 5에 도시된 것과 달리, 제1 서멀 비아(14B)가 제1 외층(21) 및 최상부 내부 절연층(23I)을 관통하여 연결 패드(12)와 전기적으로 연결될 수도 있다.
복수의 도전 비아(35, 45)를 형성하기 위한 예시적인 공정에서, 적어도 하나의 내부 절연층(23I)과 적어도 하나의 내부 도전층(23C)이 적층된 중간 구조물(도시 생략)을 형성하고, 상기 중간 구조물에 레이저 드릴링 방식에 의해 도전 비아홀(도시 생략)을 형성한 이후, 상기 도전 비아홀 내부를 도금 공정에 의해 채움으로써 제1의 도전 비아(35, 45)를 형성할 수 있다. 상기 중간 구조물 상면 또는 하면 상에 적어도 하나의 내부 절연층(23I)과 적어도 하나의 내부 도전층(23C)을 적층한 후에 상기 제1의 도전 비아(35, 45)의 상면을 노출시키는 도전 비아홀(도시 생략)을 형성한 후, 상기 도전 비아홀 내부를 도금 공정에 의해 채움으로써 제1의 도전 비아(35, 45)에 연결되는 제2의 도전 비아(35, 45)를 형성할 수 있다. 이러한 공정을 수회 반복하여 내층 스택(23)을 적어도 부분적으로 관통하는 복수의 도전 비아(35, 45)를 형성할 수 있다.
위에서 도 3 내지 도 5를 참조로 제1 서멀 비아(14, 14A, 14B)와 제2 서멀 비아(16, 16A, 16B)가 각각 형성된 회로 기판(10, 10A, 10B)에 대하여 설명했지만, 추가적인 실시예들에서는 제1 서멀 비아와 제2 서멀 비아를 다양하게 조합하여 포함할 수 있다. 예를 들어, 회로 기판은 연결 탭(10T) 및 제1 칩 실장 영역(CA1) 내에 도 3에서 설명된 것과 같은 제1 서멀 비아(14)와 도 5에서 설명된 것과 같은 제2 서멀 비아(16B)를 각각 포함할 수도 있다. 또한 내층 스택(23) 내에 포함된 내부 절연층(23I) 및 내부 도전층(23C)의 개수도 도 3 내지 도 5에 도시된 것과 달리 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 회로 기판(10A) 부분의 확대된 레이아웃도이다. 도 6에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 제1 칩 실장 영역(CA1)에는 제1 반도체 칩(120)(도 1 참조)이 QFN (quad flat non-lead) 방식으로 실장될 수 있다. 제1 칩 실장 영역(CA1)의 네 변을 따라 복수의 패드(18A)가 소정의 간격으로 이격되어 배치될 수 있고, 제1 칩 실장 영역(CA1)의 중앙부에 서멀 패드(thermal pad)(18B)가 배치될 수 있다.
제2 서멀 비아(16)는 제1 칩 실장 영역(CA1) 내에서 서멀 패드(18B)와 오버랩되도록 배치될 수 있다. 예를 들어, 제2 서멀 비아(16)는 제1 칩 실장 영역(CA1) 내에서 매트릭스 형상으로 배열될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 제2 서멀 비아(16)는 도 3을 참조로 설명한 것과 같이 회로 기판(10)을 관통하는 제2 코어 필라(42C)(도 3 참조) 및 제2 코어 필라(42C)를 둘러싸는 제2 비아 금속층(42P)(도 3 참조)을 포함할 수 있다. 이러한 경우에, 제2 서멀 비아(16)와 서멀 패드(18B)는 서로 접촉하도록 형성될 수 있고, 제1 반도체 칩(120)의 구동 과정에서 발생하는 열이 서멀 패드(18B) 및 제2 서멀 비아(16)를 통해 메인 보드(1010)(도 9 참조) 방향으로 더욱 빠르게 방출될 수 있다.
다른 실시예들에서, 제2 서멀 비아(16)는 도 4를 참조로 설명한 제2 서멀 비아(16A) 또는 도 5를 참조로 설명한 제2 서멀 비아(16B)로 대체될 수도 있다.
도 7은 예시적인 실시예들에 따른 반도체 저장 장치(100A)의 대표적인 구성을 나타내는 사시도이다. 도 7에서, 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 회로 기판(10D)은 메인 바디(10M)와, 메인 바디(10M)의 일 측 상에 배치되는 연결 탭(10T)을 포함할 수 있다. 반도체 저장 장치(100A)는 회로 기판(10A) 상에 실장된 제1 반도체 칩(120), 적어도 하나의 제2 반도체 칩(130) 및 제3 반도체 칩(140)을 포함할 수 있다. 제1 반도체 칩(120)은 예를 들어 컨트롤러일 수 있고, 적어도 하나의 제2 반도체 칩(130)은 예를 들어 플래시 메모리, 상변화 메모리 또는 저항성 메모리일 수 있으며, 제3 반도체 칩(140)은 DRAM일 수 있다.
도시되지는 않았지만, 적어도 하나의 제2 반도체 칩(130)은 회로 기판(10D)의 뒷면, 즉 제1 반도체 칩(120)이 실장되는 회로 기판(10D)의 전면에 반대되는 뒷면 상에도 실장될 수 있다.
예시적인 실시예들에 있어서, 반도체 저장 장치(100A)는 회로 기판(10A) 상에 외부 케이스 또는 추가적인 방열 구조물이 부착되지 않는 유형의 솔리드 스테이트 드라이브일 수 있다. 그러나, 다른 실시예들에 있어서, 반도체 저장 장치(100A)는 회로 기판(10A)을 커버하는 외부 케이스(도시 생략) 또는 추가적인 방열 구조물(도시 생략)을 더 포함할 수도 있다.
도 8은 예시적인 실시예들에 따른 반도체 저장 장치(100B)의 대표적인 구성을 나타내는 사시도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 반도체 저장 장치(100B)는 회로 기판(10) 상에 실장된 제1 반도체 칩(120A), 및 적어도 하나의 제2 반도체 칩(130A)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 저장 장치(100B)는 메모리 모듈일 수 있다. 제1 반도체 칩(120A)은 메모리 모듈 컨트롤러일 수 있으며, 적어도 하나의 제2 반도체 칩(130A)은 DRAM과 같은 메모리 소자일 수 있다. 제1 반도체 칩(120A)은 호스트로부터 수신되는 읽기 명령에 따라 적어도 하나의 제2 반도체 칩(130A)에 저장되어 있는 데이터를 읽어 호스트로 전송할 수 있고, 제1 반도체 칩(120A)은 호스트로부터 수신되는 쓰기 명령에 따라 호스트로부터 전송되는 데이터를 적어도 하나의 제2 반도체 칩(130A)에 저장할 수 있다. 도시되지는 않았지만, 회로 기판(10) 상에는 제1 반도체 칩(120A)과 적어도 하나의 제2 반도체 칩(130A) 사이의 데이터 전송 효율을 높이기 위한 버퍼 메모리 소자(도시 생략)가 더 배치될 수도 있다.다른 실시예들에 있어서, 반도체 저장 장치(100B)는 솔리드 스테이트 드라이브일 수 있고, 제1 반도체 칩(120A)은 예를 들어 컨트롤러일 수 있고, 적어도 하나의 제2 반도체 칩(130A)은 예를 들어 플래시 메모리, 상변화 메모리 또는 저항성 메모리일 수 있다. 도시되지는 않았지만, 회로 기판(10) 상에는 제1 반도체 칩(120A)과 적어도 하나의 제2 반도체 칩(130A) 사이의 데이터 전송 효율을 높이기 위한 버퍼 메모리 소자(도시 생략)가 더 배치될 수도 있다.
도 9는 예시적인 실시예들에 따른 반도체 저장 장치를 포함하는 전자 시스템(1000)을 나타내는 단면도이다.
도 9를 참조하면, 전자 시스템(1000)은 메인 보드(1010)와, 메인 보드(1010)에 부착된 연결부(1020), 및 반도체 저장 장치(100)를 메인 보드(1010)에 부착할 수 있는 고정 부재(1030)를 포함할 수 있다.
반도체 저장 장치(100)는 메인 바디(10M)와 연결 탭(10T)을 포함하며, 연결 탭(10T)이 연결부(1020)의 홈부(도시 생략)에 수용되도록 메인 보드(1010) 상에 배치될 수 있고, 고정 부재(1030)에 의해 고정될 수 있다.
메인 보드(1010) 상에는 호스트 프로세서(도시 생략)와 같은 외부 시스템이 배치될 수 있고, 상기 외부 시스템에 의해 반도체 저장 장치(100)의 제1 반도체 칩(120)으로 명령 또는 데이터가 수신되거나, 제1 반도체 칩(120)으로부터 데이터가 전송될 수 있다.
예를 들어 제1 반도체 칩(120)은 컨트롤러일 수 있고, 제1 반도체 칩(120)의 구동 과정에서 상대적으로 많은 열이 발생하여 제1 반도체 칩(120)의 온도가 상승될 수 있고, 이에 인접하게 배치된 적어도 하나의 제2 반도체 칩(130)의 온도 역시 상승될 수 있다. 그러나, 회로 기판(10)의 연결 탭(10T) 내에, 및/또는 제1 반도체 칩(120)과 오버랩되는 회로 기판(10) 부분의 내부에 제1 및 제2 서멀 비아(14, 16)가 배치될 수 있고, 제1 및 제2 서멀 비아(14, 16)는 예를 들어 열전도도가 높은 구리 또는 알루미늄을 포함할 수 있다. 따라서, 제1 반도체 칩(120)에서 발생하는 열이 제1 및 제2 서멀 비아(14, 16)에 의해 연결부(1020)를 통해 메인 보드(1010)를 향해 빠르게 방출될 수 있다. 제1 반도체 칩(120)으로부터의 열이 메인 보드(1010) 방향으로 배출되는 것을 도 9의 화살표에 의해 개략적으로 도시하였다. 즉, 제1 반도체 칩(120)의 구동 과정에서 발생하는 열이 상대적으로 넓은 면적의 메인 보드(1010)를 향해 발산될 수 있고, 이 때 메인 보드(1010)는 히트 싱크로 작용할 수 있다. 따라서 제1 반도체 칩(120)에 의해 발생한 열이 적어도 하나의 제2 반도체 칩(130)의 온도를 원치 않게 상승시켜 발생할 수 있는 적어도 하나의 제2 반도체 칩(130)의 원치 않는 데이터 손실이 방지될 수 있다. 추가적으로, 제1 반도체 칩(120)에 의해 발생한 열에 의해 회로 기판(10) 상에 부착된 열에 취약한 다른 수동 소자들 또는 능동 소자들의 신뢰성이 저하되는 것이 방지될 수 있다. 또한, 회로 기판(10) 외부에 추가적으로 방열 구조물을 형성할 필요가 없어 회로 기판(10)은 콤팩트한 사이즈를 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 저장 장치를 포함하는 전자 시스템(1200)을 나타내는 블록도이다.
외부 시스템(1250)에서 입력된 데이터는 전자 시스템(1200)에 저장될 수 있다. 전자 시스템(1200)은 불휘발성 메모리(1210), 컨트롤러(1220), 및 보조 메모리(1230)를 포함할 수 있다. 전자 시스템(1200)은 도 1 내지 도 9를 통하여 설명한 반도체 저장 장치(100, 100A, 100B)들 중의 어느 하나일 수 있다.
외부 시스템(1250)에서 입력된 데이터는 보조 메모리(1230) 및 컨트롤러(1220)를 경유하여 불휘발성 메모리(1210)에 저장될 수 있다. 또한, 컨트롤러(1220)는 보조 메모리(1230)를 통하여 비휘발성 메모리(1210)로부터 데이터를 읽어 내어 외부 시스템(1250)으로 전송할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10A, 10B, 10C, 10D: 회로 기판
10M: 메인 바디 10T: 연결 탭
14, 14A, 14B: 제1 서멀 비아 16, 16A, 16B: 제2 서멀 비아
21: 제1 외층 22: 제2 외층
23C: 내부 도전층 23I: 내부 절연층
23: 내층 스택 24: 솔더 레지스트층
25: 비아 32C, 42C: 코어 필라
32P, 43P: 비아 금속층 33, 43: 제1 및 제3 외층 비아
34, 44: 제2 및 제4 외층 비아 35, 45: 도전 비아

Claims (10)

  1. 제1 칩 실장 영역 및 제2 칩 실장 영역을 포함하는 메인 바디(main body)와, 상기 메인 바디의 일 측 상에 연결되는 연결 탭(connection tab)을 구비하는 회로 기판;
    상기 제1 칩 실장 영역 상에 실장되는 제1 반도체 칩; 및
    상기 제2 칩 실장 영역 상에 실장되며, 상기 제1 반도체 칩과는 다른 종류의 제2 반도체 칩;을 포함하며,
    상기 회로 기판은 상기 연결 탭 내에 배치되며 도전 물질을 포함하는 제1 서멀 비아(thermal via)를 더 포함하는 것을 특징으로 하는 반도체 저장 장치.
  2. 제1항에 있어서,
    상기 연결 탭 상에는 상기 제1 반도체 칩 또는 상기 제2 반도체 칩으로 입출력 신호를 전달하도록 구성되는 연결 패드가 제공되며,
    상기 제1 서멀 비아는 상기 연결 패드와 오버랩되도록 배치되는 것을 특징으로 하는 반도체 저장 장치.
  3. 제1항에 있어서,
    상기 회로 기판은 제1 외층, 상기 제1 외층의 반대편에 형성된 제2 외층, 및 상기 제1 외층과 상기 제2 외층 사이에 적층되어 형성되는 내층 스택을 포함하고,
    상기 제1 서멀 비아는 상기 내층 스택을 적어도 부분적으로 관통하는 제1 코어 필라를 포함하는 것을 특징으로 하는 반도체 저장 장치.
  4. 제3항에 있어서,
    상기 제1 서멀 비아는 상기 제1 외층을 관통하여 상기 제1 코어 필라와 연결되는 제1 외층 비아, 및 상기 제2 외층을 관통하여 상기 제1 코어 필라와 연결되는 제2 외층 비아를 더 포함하는 것을 특징으로 하는 반도체 저장 장치.
  5. 제3항에 있어서,
    상기 제1 서멀 비아는 상기 제1 외층, 상기 내층 스택 및 상기 제2 외층을 각각 관통하며 서로 연결되는 복수의 도전 비아를 포함하는 것을 특징으로 하는 반도체 저장 장치.
  6. 제1항에 있어서,
    상기 회로 기판은 상기 메인 바디 내에서 상기 제1 칩 실장 영역에 배치되는 제2 서멀 비아를 더 포함하는 것을 특징으로 하는 반도체 저장 장치.
  7. 제6항에 있어서,
    상기 회로 기판은 제1 외층, 상기 제1 외층의 반대편에 형성된 제2 외층, 및 상기 제1 외층과 상기 제2 외층 사이에 적층되어 형성되는 내층 스택을 포함하고,
    상기 제2 서멀 비아는 상기 내층 스택을 적어도 부분적으로 관통하는 제2 코어 필라를 포함하는 것을 특징으로 하는 반도체 저장 장치.
  8. 제7항에 있어서,
    상기 제2 코어 필라는 상기 제1 외층, 상기 내층 스택, 및 상기 제2 외층을 관통하는 것을 특징으로 하는 반도체 저장 장치.
  9. 제7항에 있어서,
    상기 제2 서멀 비아는 상기 제1 외층을 관통하여 상기 제2 코어 필라와 연결되는 제3 외층 비아, 및 상기 제2 외층을 관통하여 상기 제2 코어 필라와 연결되는 제4 외층 비아를 더 포함하는 것을 특징으로 하는 반도체 저장 장치.
  10. 제1항에 있어서,
    상기 연결 탭과 상기 제1 칩 실장 영역 사이의 이격 거리가 상기 연결 탭과 상기 제2 칩 실장 영역 사이의 이격 거리보다 작고,
    상기 제1 반도체 칩의 구동시 방출되는 열이 상기 연결 탭 내의 상기 제1 서멀 비아에 의해 상기 반도체 저장 장치가 장착되는 메인보드로 전달되도록 구성되는 것을 특징으로 하는 반도체 저장 장치.
KR1020160166210A 2016-12-07 2016-12-07 반도체 저장 장치 KR20180065426A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160166210A KR20180065426A (ko) 2016-12-07 2016-12-07 반도체 저장 장치
US15/478,252 US10068828B2 (en) 2016-12-07 2017-04-04 Semiconductor storage devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160166210A KR20180065426A (ko) 2016-12-07 2016-12-07 반도체 저장 장치

Publications (1)

Publication Number Publication Date
KR20180065426A true KR20180065426A (ko) 2018-06-18

Family

ID=62243140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160166210A KR20180065426A (ko) 2016-12-07 2016-12-07 반도체 저장 장치

Country Status (2)

Country Link
US (1) US10068828B2 (ko)
KR (1) KR20180065426A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023082704A1 (zh) * 2021-11-11 2023-05-19 华为技术有限公司 芯片系统及电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054216A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
US10431357B2 (en) * 2017-11-13 2019-10-01 Texas Instruments Incorporated Vertically-constructed, temperature-sensing resistors and methods of making the same
WO2019098011A1 (ja) * 2017-11-16 2019-05-23 株式会社村田製作所 樹脂多層基板、電子部品およびその実装構造
EP3837611A4 (en) * 2018-08-14 2022-05-11 Rambus Inc. PACKAGED INTEGRATED DEVICE
JP2021170570A (ja) * 2020-04-14 2021-10-28 キオクシア株式会社 半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU637370B2 (en) * 1989-05-18 1993-05-27 Fujikura Ltd. Ptc thermistor and manufacturing method for the same
JP3003893B2 (ja) 1992-05-25 2000-01-31 日本電信電話株式会社 電子装置の実装構造
US5731633A (en) * 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5982630A (en) 1997-11-06 1999-11-09 Intel Corporation Printed circuit board that provides improved thermal dissipation
US6452804B1 (en) 1999-07-15 2002-09-17 Incep Technologies, Inc. Method and apparatus for thermal and mechanical management of a power regulator module and microprocessor in contact with a thermally conducting plate
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
JP2001274323A (ja) * 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
US6532157B1 (en) * 2000-11-16 2003-03-11 Amkor Technology, Inc. Angulated semiconductor packages
DE10102671C2 (de) 2001-01-17 2003-12-24 Eichenauer Heizelemente Gmbh Elektrische Heizung für ein Kraftfahrzeug
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module
US7652359B2 (en) * 2002-12-27 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Article having display device
US7566001B2 (en) * 2003-08-29 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. IC card
KR100564620B1 (ko) 2004-03-31 2006-03-29 삼성전자주식회사 열방출 특성을 개선한 메모리 모듈, 메모리 모듈용 소켓및 이를 이용한 메모리 모듈용 소켓 사용방법
TW200846880A (en) 2007-05-17 2008-12-01 Bridge Semiconductor Corp Memory module structure with high heat-dissipating effect
DE102008028299B3 (de) * 2008-06-13 2009-07-30 Epcos Ag Systemträger für elektronische Komponente und Verfahren für dessen Herstellung
JP2011134990A (ja) * 2009-12-25 2011-07-07 Renesas Electronics Corp 半導体装置およびその製造方法
US9437518B2 (en) 2012-10-29 2016-09-06 Samsung Electronics Co., Ltd. Semiconductor module
CN203839574U (zh) 2014-05-21 2014-09-17 泰科电子(上海)有限公司 连接器、连接器组件和设备
CN105449427A (zh) 2014-09-01 2016-03-30 凡甲电子(苏州)有限公司 电连接器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023082704A1 (zh) * 2021-11-11 2023-05-19 华为技术有限公司 芯片系统及电子设备

Also Published As

Publication number Publication date
US20180158752A1 (en) 2018-06-07
US10068828B2 (en) 2018-09-04

Similar Documents

Publication Publication Date Title
KR20180065426A (ko) 반도체 저장 장치
US8838885B2 (en) Solid state drive packages and related methods and systems
KR102617349B1 (ko) 인쇄회로기판, 및 이를 가지는 솔리드 스테이트 드라이브 장치
KR102361637B1 (ko) 솔리드 스테이트 드라이브 장치
US9299631B2 (en) Stack-type semiconductor package
JP5193837B2 (ja) 半導体メモリカード
US20160329285A1 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US6936930B2 (en) Thermal enhance MCM package
US20180211943A1 (en) Package substrate comprising side pads on edge, chip stack, semiconductor package, and memory module comprising same
US9356002B2 (en) Semiconductor package and method for manufacturing the same
US8218346B2 (en) Multi-chip packages including extra memory chips to define additional logical packages and related devices
KR102613515B1 (ko) 솔리드 스테이트 드라이브 장치 및 이를 가지는 데이터 저장 시스템
KR20170002373A (ko) 반도체 기억 장치
KR20180011445A (ko) 솔리드 스테이트 드라이브 패키지
CN106571350B (zh) 数据存储装置和包括该数据存储装置的电子装置
US9536861B2 (en) Semiconductor package including a plurality of stacked chips
KR20160049616A (ko) 반도체 패키지
KR101006063B1 (ko) 솔리드스테이트드라이브용 인쇄회로 기판
WO2013098929A1 (ja) 半導体チップ及びそれを搭載した半導体モジュール
CN110875064B (zh) 包括防静电结构的固态驱动装置
JP2007324544A (ja) 積層型半導体パッケージ
JP2012009717A (ja) 半導体チップ及びそれを搭載した半導体モジュール
JP7161069B1 (ja) 記憶装置及び記憶装置モジュール
US20240194560A1 (en) Memory device and method of assembling same
KR20190130444A (ko) 반도체 패키지 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal