JP2003031710A - モノリシックｉｃパッケージ - Google Patents

モノリシックｉｃパッケージ

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JP2003031710A JP2001211481A JP2001211481A JP2003031710A JP 2003031710 A JP2003031710 A JP 2003031710A JP 2001211481 A JP2001211481 A JP 2001211481A JP 2001211481 A JP2001211481 A JP 2001211481A JP 2003031710 A JP2003031710 A JP 2003031710A
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wiring
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Yukihiro Terada
幸弘 寺田
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Mitsumi Electric Co Ltd
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Abstract

(57)【要約】 【課題】 本発明は静電気放電からモノリシックＩＣを
保護する保護手段を有したモノリシックＩＣパッケージ
に関し、簡単な構成でＥＳＤ耐量及びＥＳＤ耐圧の向上
を図ることを課題とする。 【解決手段】 モノリシックＩＣ１１と、モノリシック
ＩＣ１１等を収納する樹脂パッケージ１３と、この樹脂
パッケージ１３に配設されると共に配線１８，１９等に
よりモノリシックＩＣ１１と電気的に接続されるバンプ
と、静電気放電（ＥＳＤ）からモノリシックＩＣ１１を
保護する保護手段とを有するモノリシックＩＣパッケー
ジにおいて、バンプを高抵抗材料により形成することに
より高抵抗バンプ１４とし、この高抵抗バンプ１４を保
護手段として用いる構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はモノリシックＩＣパ
ッケージに係り、特に静電気放電からモノリシックＩＣ
を保護する保護手段を有したモノリシックＩＣパッケー
ジに関する。
【０００２】
【従来の技術】近年、モノリシックＩＣを内設するモノ
リシックＩＣパッケージ（以下、単にＩＣパッケージと
いう）は高密度化及び小型化が急速な勢いで進んでい
る。このため、ＩＣパッケージの大きさをＩＣチップに
近付けたＣＳＰ（チップサイズパッケージ）等の小型パ
ッケージが開発され、また実用されるに至っている。
【０００３】従来、これらの小型パッケージは、外部接
続端子となるバンプ及びインターポーザを構成する内部
配線の材料としては、銅（Ｃｕ）等の低インピーダンス
の金属を用いていた。特にモノリシックＩＣとして高周
波対応ＩＣ或いはパワーＩＣを用いた場合、低インピー
ダンスの金属材を外部接続端子材料及び内部配線材料と
して用いることにより信号速度の高速化及び伝送ロスの
低減を図ることができ有利である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように外部接続端子材料及び内部配線材料として低イン
ピーダンスの金属材を用いたＩＣパッケージ（以下、こ
のＩＣパッケージを低抵抗パッケージという）では、静
電気放電（ＥＳＤ）が問題となる。即ち、低抵抗パッケ
ージの製造工程或いは実装工程等において、静電気を帯
電した作業者或いはハンドリング機器が低抵抗パッケー
ジの外部接続端子（バンプ或いはリード）に接触した場
合、帯電した静電気が放電されてモノリシックＩＣが静
電気破壊してしまうおそれがあるという問題点があっ
た。
【０００５】このＥＳＤを防止する手段として、従来に
おけるこの種の低抵抗パッケージは、ＥＳＤからモノリ
シックＩＣを保護する保護回路（ＥＳＤ耐量及びＥＳＤ
耐圧を向上させる回路）をモノリシックＩＣ内に設けた
構成としていた。
【０００６】しかしながら、保護回路をモノリシックＩ
Ｃ内に設ける構成では、モノリシックＩＣが大型化して
しまい、これに伴い低抵抗パッケージも大型化してしま
うという問題点があった。また、薄膜形成工程及び超微
細加工工程を経て形成されるモノリシックＩＣに保護回
路を設ける構成では、モノリシックＩＣの設計及び製造
工程が複雑化し、モノリシックＩＣのコストが上昇して
しまうという問題点もあった。
【０００７】本発明は上記の点に鑑みてなされたもので
あり、簡単な構成でＥＳＤ耐量及びＥＳＤ耐圧の向上を
図ることができるモノリシックＩＣパッケージを提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【０００９】請求項１記載の発明は、モノリシックＩＣ
と、該モノリシックＩＣを収納するパッケージと、該パ
ッケージに配設されると共に配線により前記モノリシッ
クＩＣと電気的に接続される外部接続端子と、静電気放
電から前記モノリシックＩＣを保護する保護手段とを有
するモノリシックＩＣパッケージにおいて、前記外部接
続端子を前記保護手段として用いる構成としたことを特
徴とするものである。
【００１０】上記発明によれば、外部接続端子を保護手
段として用いる構成としたことにより、簡単な構成でＥ
ＳＤ耐量及びＥＳＤ耐圧の向上を図ることができ、モノ
リシックＩＣ及び配線が静電気により破壊されることを
防止できる。
【００１１】また、請求項２記載の発明は、請求項１記
載のモノリシックＩＣパッケージにおいて、前記外部接
続端子は、その抵抗値が１０Ω〜１００ＫΩのバンプま
たはリードであることを特徴とするものである。
【００１２】上記発明によれば、外部接続端子となるバ
ンプまたはリードの抵抗値を１０Ω〜１００ＫΩに設定
するのみで、ＥＳＤ耐量及びＥＳＤ耐圧の向上を図るこ
とができる。
【００１３】また、請求項３記載の発明は、モノリシッ
クＩＣと、該モノリシックＩＣを収納するパッケージ
と、該パッケージに配設されると共に配線により前記モ
ノリシックＩＣと電気的に接続される外部接続端子と、
静電気放電から前記モノリシックＩＣを保護する保護手
段とを有するモノリシックＩＣパッケージにおいて、前
記配線を前記保護手段として用いる構成としたことを特
徴とするものである。
【００１４】上記発明によれば、配線を保護手段として
用いる構成としたことにより、簡単な構成でＥＳＤ耐量
及びＥＳＤ耐圧の向上を図ることができ、モノリシック
ＩＣ及び配線が静電気により破壊されることを防止でき
る。
【００１５】また、請求項４記載の発明は、請求項３記
載のモノリシックＩＣパッケージにおいて、前記配線
は、その抵抗値が１０Ω〜１００ＫΩのボンディングワ
イヤまたは配線パターンであることを特徴とするもので
ある。
【００１６】上記発明によれば、配線となるボンディン
グワイヤまたは配線パターンの抵抗値を１０Ω〜１００
ＫΩに設定するのみで、ＥＳＤ耐量及びＥＳＤ耐圧の向
上を図ることができる。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【００１８】図１は、本発明の第１実施例であるモノリ
シックＩＣパッケージ１０Ａ（以下、単にＩＣパッケー
ジという）を示している。図１（Ａ）は説明の便宜に良
い位置でＩＣパッケージ１０Ａを切断した縦断面図、図
１（Ｂ）は樹脂パッケージ１３を取り除いた状態の平面
図、図１（Ｃ）はＩＣパッケージ１０Ａの底面図であ
る。
【００１９】ＩＣパッケージ１０Ａは、大略するとモノ
リシックＩＣ１１，インターポーザ１２，樹脂パッケー
ジ１３，及び高抵抗バンプ１４等により構成されてい
る。尚、本実施例では、ＩＣパッケージ１０ＡとしてＢ
ＧＡ（ボールグリッドアレイ）タイプのパッケージを例
に挙げて説明するが、本発明の適用はＢＧＡに限定され
るものではなく、ＣＳＰ等の他のＩＣパッケージにも広
く適用が可能なものである。
【００２０】モノリシックＩＣ１１は、薄膜形成工程及
び超微細加工工程等を経て形成されるものであり、１個
のＩＣチップ内に能動素子及び受動素子よりなる多数の
回路要素が一体的に組み込まれた構成とされている。こ
の点においてモノリシックＩＣは、ＩＣチップと共にＩ
Ｃチップ上に形成できないコンデンサ等の能動部品を基
板上に実装する構成のハイブリッドＩＣとは構成を異に
している。尚、本実施例で用いられているモノリシック
ＩＣ１１には、ＥＳＤ（静電気放電）による静電気破壊
を防止する保護回路（ＥＳＤ耐量及びＥＳＤ耐圧を向上
させる回路）は設けられていない。或いは、保護回路を
設けたとしても、従来に比べてモノリシックＩＣ１１に
占める保護回路の割合を非常に小さくすることができる
（従来の約１／２以下の程度）。
【００２１】インターポーザ１２は回路基板であり、そ
の表面にはモノリシックＩＣ１１が搭載されると共に背
面には外部接続端子となる高抵抗バンプ１４が配設され
る。インターポーザ１２の表面には、図１（Ｂ）に示す
ように、ボンディングパッド１７及び配線１８が一体的
に形成されている。
【００２２】ボンディングパッド１７は、ワイヤ１６に
よりモノリシックＩＣ１１の電極パッド１５に電気的に
接続される。配線１８の一端部は、このボンディングパ
ッド１７に接続されている。また、配線１８の他端部は
スルーホール１９に接続されている。
【００２３】このスルーホール１９はインターポーザ１
２を表裏貫通するよう形成されており、その内部には例
えば銅等の導電金属が充填されている。そして、このス
ルーホール１９の下部に高抵抗バンプ１４が配設されて
いる。尚、本実施例では、スルーホール１９の直下に高
抵抗バンプ１４を配設しているが、インターポーザ１２
の背面にも配線を形成することにより、スルーホール１
９の形成位置と高抵抗バンプ１４の配設位置を異ならせ
る構成としてもよい。
【００２４】樹脂パッケージ１３は、前記したモノリシ
ックＩＣ１１，ワイヤ１６，ボンディングパッド１７，
及び配線１８等を覆うよう形成される。これによ、上記
各構成要素１１，１６，１７，１８は、樹脂パッケージ
１３により保護される。この樹脂パッケージ１３は例え
ばエポキシ樹脂であり、モールド法を用いて形成され
る。
【００２５】ここで、モノリシックＩＣ１１から高抵抗
バンプ１４に至る電気的な接続経路に注目する。図２
は、モノリシックＩＣ１１から高抵抗バンプ１４に至る
電気的な接続経路を示す等価回路図である。同図に示す
ように、モノリシックＩＣ１１の電極パッド１５から高
抵抗バンプ１４に至る間には、ワイヤ１６，配線１８，
及びスルーホール１９が接続されている。いま、ワイヤ
１６のインピーダンス（抵抗）をＲＷ（Ω）とし、配線
１８とスルーホール１９の合成インピーダンスをＲ
Ｌ（Ω）とし、また高抵抗バンプ１４のインピーダンス
をＲＢ（Ω）とする。
【００２６】ワイヤ１６のインピーダンスＲＷは、通常
は約0.1Ω程度である。また、配線１８とスルーホール
１９の合成インピーダンスＲＬも、通常は約0.1Ω程度
である。これに対し、本実施例に係るＩＣパッケージ１
０Ａでは、高抵抗バンプ１４のインピーダンスＲＢを１
０Ω〜１００ＫΩと高抵抗に設定している。
【００２７】このように、バンプの抵抗値を高めて高抵
抗バンプ１４とするのは、高抵抗バンプ１４の材質を適
宜選定することにより容易に行なうことができる。尚、
従来において一般に用いられているバンプの抵抗値は、
約0.1Ω程度である。
【００２８】上記のように高抵抗バンプ１４のインピー
ダンス（抵抗）ＲＢを高抵抗とすることにより、高抵抗
バンプ１４をＥＳＤからモノリシックＩＣ１１を保護す
る保護手段（ＥＳＤ耐量及びＥＳＤ耐圧を向上させる回
路）として用いることが可能となる。
【００２９】いま、仮にＩＣパッケージ１０Ａの製造工
程或いは実装工程等において、静電気を帯電した作業者
或いはハンドリング機器（以下、帯電物という）がＩＣ
パッケージ１０Ａの高抵抗バンプ１４に接触した場合を
想定する。この時、高抵抗バンプ１４は上記のように高
抵抗を有しているため、帯電物が高抵抗バンプ１４と接
触しＥＳＤが発生しても、静電気のエネルギーは高抵抗
バンプ１４において熱エネルギー（ジュール熱）等に変
換されることにより消耗される。よって、帯電物が高抵
抗バンプ１４と接触しＥＳＤが発生しても、モノリシッ
クＩＣ１１，ワイヤ１６，配線１８，及びスルーホール
１９に損傷が発生することを防止することができる。
【００３０】このように、本実施例に係るＩＣパッケー
ジ１０Ａでは、高抵抗バンプ１４がＥＳＤからモノリシ
ックＩＣ１１を保護する保護手段として機能している。
即ち、高抵抗バンプ１４（外部接続端子）と保護手段と
を一体化した構成としている。
【００３１】この構成とすることにより、簡単な構成で
ＥＳＤ耐量及びＥＳＤ耐圧の向上を図ることができ、モ
ノリシックＩＣ１１及び各種配線１６，１８，１９がＥ
ＳＤにより破壊されることを防止できる。また、モノリ
シックＩＣ１１にＥＳＤ耐量及びＥＳＤ耐圧を向上させ
る回路は設けられていないため、モノリシックＩＣ１１
の小型化を図ることができ、よってＩＣパッケージ１０
Ａの小型化を図ることができる。
【００３２】図３は、上記した第１実施例であるＩＣパ
ッケージ１０Ａの変形例であるＩＣパッケージ１０Ｂを
示している。尚、図３において、図１に示した構成と同
一構成については同一符号を付してその説明を省略す
る。第１実施例に係るＩＣパッケージ１０Ａは、全て
（実施例では６個）のバンプを高抵抗バンプ１４とした
構成を示した。しかしながら、モノリシックＩＣ１１の
仕様によっては、全ての電極パッド１５にＥＳＤ対策を
行なう必要がないものがある。
【００３３】そこで本変形例では、図３（Ｃ）に示すよ
うに、ＥＳＤ対策を行なう必要がある電極パッド１５に
接続された２個のバンプを高抵抗バンプ１４（図中、梨
地で示す）とし、残る４個のバンプは従来と同様に抵抗
値が約0.1Ω程度のバンプ２０（以下、低抵抗バンプと
いう）とした。このように、高抵抗バンプ１４はＩＣパ
ッケージに設けられる全てのバンプに対し設ける必要は
なく、ＥＳＤ対策を行なう必要があるものにだけ配設す
ることも可能である。
【００３４】尚、上記した第１実施例及びその変形例で
は、外部接続端子として高抵抗バンプ１４，２０を用い
た例について説明したが、本発明は外部接続端子として
リードを用いたＩＣパッケージ（例えば、ＤＩＰ、ＱＦ
Ｐ等のパッケージ）についても適用可能なものである。
【００３５】続いて、本発明の第２実施例について説明
する。図４は、第２実施例であるＩＣパッケージ１０Ｃ
を示す図である。図４（Ａ）は説明の便宜に良い位置で
ＩＣパッケージ１０Ｃを切断した縦断面図、図４（Ｂ）
は樹脂パッケージ１３を取り除いた状態の平面図、図４
（Ｃ）はＩＣパッケージ１０ＣＡの底面図である。尚、
図４において、図１に示した第１実施例に係るＩＣパッ
ケージ１０Ａと同一構成については同一符号を付してそ
の説明を省略する。
【００３６】前記した第１実施例に係るＩＣパッケージ
１０Ａでは、ＥＳＤ耐量及びＥＳＤ耐圧の向上させＥＳ
ＤによるモノリシックＩＣ１１等の破壊を防止するた
め、外部接続端子であるバンプを高抵抗バンプ１４とし
た。これに対し、本実施例に係るＩＣパッケージ１０Ｃ
では、ボンディングパッド１７とスルーホール１９を接
続する配線２１のインピーダンスＲＬを１０Ω〜１００
ＫΩと高抵抗に設定し（図２参照）、これをＥＳＤから
モノリシックＩＣ１１等を保護する保護手段（ＥＳＤ耐
量及びＥＳＤ耐圧を向上させる回路）としたことを特徴
とするものである。
【００３７】このように、配線の抵抗値を高めて高抵抗
配線２１とするのは、高抵抗配線２１の材質を適宜選定
することにより容易に行なうことができる。また、ボン
ディングパッド１７を高抵抗配線２１と一体的に形成す
る場合には、ボンディングパッド１７も高抵抗配線２１
と同じ高抵抗材料により形成することも可能となる。更
に、スルーホール１９を高抵抗材料により形成すること
も可能である。この場合には、高抵抗配線２１に加え、
高抵抗材料よりなるボンディングパッド１７及びスルー
ホール１９もＥＳＤからモノリシックＩＣ１１等を保護
する保護手段として機能することとなる。
【００３８】このように、本実施例に係るＩＣパッケー
ジ１０Ｃでは高抵抗配線２１と保護手段とを一体化し、
高抵抗配線２１がＥＳＤからモノリシックＩＣ１１を保
護する構成としている。この構成とすることにより、簡
単な構成でＥＳＤ耐量及びＥＳＤ耐圧の向上を図ること
ができ、モノリシックＩＣ１１等がＥＳＤにより破壊さ
れることを防止することができる。また、本実施例にお
いても、モノリシックＩＣ１１にＥＳＤ耐量及びＥＳＤ
耐圧を向上させる回路は設けられていないため、モノリ
シックＩＣ１１の小型化を図ることができ、よってＩＣ
パッケージ１０Ａの小型化を図ることができる。
【００３９】図５は、上記した第２実施例であるＩＣパ
ッケージ１０Ｃの変形例であるＩＣパッケージ１０Ｄを
示している。尚、図５において、図４に示した構成と同
一構成については同一符号を付してその説明を省略す
る。第２実施例に係るＩＣパッケージ１０Ｃは、全て
（実施例では６本）の配線を高抵抗配線２１とした構成
を示した。しかしながら、モノリシックＩＣ１１の仕様
によっては、全ての高抵抗配線２１にＥＳＤ対策を行な
う必要がないものがある。
【００４０】そこで本変形例では、図５（Ｂ）に示すよ
うに、ＥＳＤ対策を行なう必要がある電極パッド１５に
接続された３本のバンプを高抵抗配線２１（図中、梨地
で示す）とし、残る３本の配線は通常の抵抗値が約0.1
Ω程度の配線１８とした。このように、高抵抗配線２１
はＩＣパッケージに設けられる全ての配線に対し設ける
必要はなく、ＥＳＤ対策を行なう必要があるものにだけ
設けることも可能である。
【００４１】更に本変形例では、高抵抗配線２１と接続
されるバンプについても高抵抗バンプ１４を用いた構成
としている。このように、高抵抗バンプ１４と高抵抗配
線２１は、双方を同時に設ける構成としてもよく、また
選択的に設ける構成としてもよい。
【００４２】尚、上記した第１及び第２実施例では、保
護回路をＩＣパッケージに元々設けられている構成であ
るバンプ或いは配線と一体化した構成とした。しかしな
がら、この保護回路をチップ抵抗等の別個の部品とし、
ハイブリッドＩＣのようにインターポーザ上に配設する
構成も考えられる。しかしながら、この構成とした場合
には部品点数が増加し、また各外部接続端子にチップ抵
抗等を設ける必要が生じ、ＩＣパッケージが大型化して
しまうと共に製品コストが上昇してしまい望ましくな
い。
【００４３】
【発明の効果】上述の如く本発明によれば、簡単な構成
でＥＳＤ耐量及びＥＳＤ耐圧の向上を図ることができる
ため、モノリシックＩＣ及び配線が静電気により破壊さ
れることを防止でき、よってモノリシックＩＣパッケー
ジの信頼性向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるＩＣパッケージを説
明するための図であり、（Ａ）は断面図、（Ｂ）は樹脂
パッケージを取り除いた状態の平面図、（Ｃ）は底面図
である。
【図２】本発明に係るＩＣパッケージの電極パッドから
バンプに至るまでの等価電気回路図である。
【図３】第１実施例の変形例であるＩＣパッケージを説
明するための図であり、（Ａ）は断面図、（Ｂ）は樹脂
パッケージを取り除いた状態の平面図、（Ｃ）は底面図
である。
【図４】本発明の第２実施例であるＩＣパッケージを説
明するための図であり、（Ａ）は断面図、（Ｂ）は樹脂
パッケージを取り除いた状態の平面図、（Ｃ）は底面図
である。
【図５】第２実施例の変形例であるＩＣパッケージを説
明するための図であり、（Ａ）は断面図、（Ｂ）は樹脂
パッケージを取り除いた状態の平面図、（Ｃ）は底面図
である。
【符号の説明】
１０Ａ〜１０Ｄ ＩＣパッケージ １１ モノリシックＩＣ １２ インターポーザ １３ 樹脂パッケージ １４ 高抵抗バンプ １５ 電極パッド １６ ワイヤ １７ ボンディングパッド １８ 配線 １９ スルーホール ２０ 低抵抗バンプ ２１ 高抵抗配線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 モノリシックＩＣと、 該モノリシックＩＣを収納するパッケージと、 該パッケージに配設されると共に配線により前記モノリ
    シックＩＣと電気的に接続される外部接続端子と、 静電気放電から前記モノリシックＩＣを保護する保護手
    段とを有するモノリシックＩＣパッケージにおいて、 前記外部接続端子を前記保護手段として用いる構成とし
    たことを特徴とするモノリシックＩＣパッケージ。
  2. 【請求項２】 請求項１記載のモノリシックＩＣパッケ
    ージにおいて、 前記外部接続端子は、その抵抗値が１０Ω〜１００ＫΩ
    のバンプまたはリードであることを特徴とするモノリシ
    ックＩＣパッケージ。
  3. 【請求項３】 モノリシックＩＣと、 該モノリシックＩＣを収納するパッケージと、 該パッケージに配設されると共に配線により前記モノリ
    シックＩＣと電気的に接続される外部接続端子と、 静電気放電から前記モノリシックＩＣを保護する保護手
    段とを有するモノリシックＩＣパッケージにおいて、 前記配線を前記保護手段として用いる構成としたことを
    特徴とするモノリシックＩＣパッケージ。
  4. 【請求項４】 請求項３記載のモノリシックＩＣパッケ
    ージにおいて、 前記配線は、その抵抗値が１０Ω〜１００ＫΩのボンデ
    ィングワイヤまたは配線パターンであることを特徴とす
    るモノリシックＩＣパッケージ。
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