JP2003158237A - 過電圧保護機能を有するｉｃパッケージ基板 - Google Patents
過電圧保護機能を有するｉｃパッケージ基板Info
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- JP2003158237A JP2003158237A JP2002241744A JP2002241744A JP2003158237A JP 2003158237 A JP2003158237 A JP 2003158237A JP 2002241744 A JP2002241744 A JP 2002241744A JP 2002241744 A JP2002241744 A JP 2002241744A JP 2003158237 A JP2003158237 A JP 2003158237A
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- overvoltage protection
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- protection function
- protective material
- substrate
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- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 過電圧保護機能を有するＩＣパッケージ基板
を提供する。 【解決手段】 ＩＣパッケージ基板は、基板上に配置さ
れた下部電極（２５）と、下部電極上に配置され該下部
電極に電気的に接続された保護材層（２４）と、保護材
層上に配置された上部電極（２１）と、接地線（２３）
を備えている。
を提供する。 【解決手段】 ＩＣパッケージ基板は、基板上に配置さ
れた下部電極（２５）と、下部電極上に配置され該下部
電極に電気的に接続された保護材層（２４）と、保護材
層上に配置された上部電極（２１）と、接地線（２３）
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、過電圧保護機能を
有するＩＣパッケージ基板に関し、特に、複数の過電圧
保護素子を有する構造が設けられた単一のＩＣパッケー
ジ基板に関する。
有するＩＣパッケージ基板に関し、特に、複数の過電圧
保護素子を有する構造が設けられた単一のＩＣパッケー
ジ基板に関する。
【０００２】
【従来の技術】従来の過電圧保護素子は、プリント配線
基板上に実装され、複数の内部ＩＣデバイスを、各ＩＣ
デバイスの要求に従って保護する。しかしながら、この
ような設計には、それぞれのＩＣデバイスがサージパル
スにより損傷しないように、個別の過電圧保護素子を実
装することが、必要とされる。
基板上に実装され、複数の内部ＩＣデバイスを、各ＩＣ
デバイスの要求に従って保護する。しかしながら、この
ような設計には、それぞれのＩＣデバイスがサージパル
スにより損傷しないように、個別の過電圧保護素子を実
装することが、必要とされる。
【０００３】図１を参照されたい。この図は、従来の基
板上に配置されたＩＣデバイスの平面図である。図１に
おいて、複数の電極１１及び１つの接地線１３が、基板
１２上に配置されている。そして、ＩＣデバイス１０
が、複数の電極及び接地線にはんだ付けされている。図
２は、従来の基板上に配置されたＩＣデバイスの断面図
である。図２にて、構成要素間の関係を理解することが
できる。
板上に配置されたＩＣデバイスの平面図である。図１に
おいて、複数の電極１１及び１つの接地線１３が、基板
１２上に配置されている。そして、ＩＣデバイス１０
が、複数の電極及び接地線にはんだ付けされている。図
２は、従来の基板上に配置されたＩＣデバイスの断面図
である。図２にて、構成要素間の関係を理解することが
できる。
【０００４】
【発明が解決しようとする課題】このような構造は、過
電圧保護機能を提供できないので、ＩＣデバイスは、サ
ージパルスのエネルギーを受容することができず、ＩＣ
デバイスに回復不能な損傷がもたらされてしまう。
電圧保護機能を提供できないので、ＩＣデバイスは、サ
ージパルスのエネルギーを受容することができず、ＩＣ
デバイスに回復不能な損傷がもたらされてしまう。
【０００５】そこで、ＩＣデバイスを保護するために、
いくつかの過電圧保護素子が提案されている。しかしな
がら、それらの過電圧保護素子においては、ＩＣデバイ
スが製造されてプリント回路基板上に実装された後、実
際の必要性に応じて該プリント回路基板上に個別の保護
素子を実装する必要がある。従って、このような設計に
は、設計コストが高くなり、限られた空間を無駄にし、
ＩＣデバイスの保護が不完全になるという不都合があ
る。
いくつかの過電圧保護素子が提案されている。しかしな
がら、それらの過電圧保護素子においては、ＩＣデバイ
スが製造されてプリント回路基板上に実装された後、実
際の必要性に応じて該プリント回路基板上に個別の保護
素子を実装する必要がある。従って、このような設計に
は、設計コストが高くなり、限られた空間を無駄にし、
ＩＣデバイスの保護が不完全になるという不都合があ
る。
【０００６】従って、過電圧保護機能を有するＩＣパッ
ケージを提供する必要がある。これによって、複数の過
電圧保護素子が同時に提供され、過電圧保護を提供でき
ないという従来技術の課題、又は、プリント回路基板に
個別の保護素子を実装する必要があるという従来技術の
不都合が、解決されることになる。本発明は、過電圧保
護機能を有するＩＣパッケージ基板を提供し、上記の不
都合を解消するものである。
ケージを提供する必要がある。これによって、複数の過
電圧保護素子が同時に提供され、過電圧保護を提供でき
ないという従来技術の課題、又は、プリント回路基板に
個別の保護素子を実装する必要があるという従来技術の
不都合が、解決されることになる。本発明は、過電圧保
護機能を有するＩＣパッケージ基板を提供し、上記の不
都合を解消するものである。
【０００７】本発明の目的の１つは、過電圧保護機能を
有するＩＣパッケージ基板を提供し、それにより、サー
ジパルスの存在下でＩＣデバイスを保護できるようにす
ることにある。
有するＩＣパッケージ基板を提供し、それにより、サー
ジパルスの存在下でＩＣデバイスを保護できるようにす
ることにある。
【０００８】本発明の他の目的は、過電圧保護機能を有
するＩＣパッケージ基板を提供することであり、それに
より、過電圧保護素子が基板上に直接実装される。
するＩＣパッケージ基板を提供することであり、それに
より、過電圧保護素子が基板上に直接実装される。
【０００９】さらに、本発明の他の目的は、基板に、複
数の過電圧保護素子を搭載することを可能にすることに
ある。それにより、本発明は、設計コストを低減させ、
限られた空間の無駄をなくし、ＩＣデバイスに保護素子
を実装するための単位原価（unit cost）を引き下げ
る。
数の過電圧保護素子を搭載することを可能にすることに
ある。それにより、本発明は、設計コストを低減させ、
限られた空間の無駄をなくし、ＩＣデバイスに保護素子
を実装するための単位原価（unit cost）を引き下げ
る。
【００１０】本発明のさらなる目的は、過電圧保護機能
を有するＩＣパッケージ基板であって、その基板が、表
面実装技術及びピン・ソルダリング（pin soldering）
のような、様々なＩＣ実装技術で設計可能となるもの
を、提供することにある。
を有するＩＣパッケージ基板であって、その基板が、表
面実装技術及びピン・ソルダリング（pin soldering）
のような、様々なＩＣ実装技術で設計可能となるもの
を、提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、過電圧保護機能を有するＩＣパッケー
ジ基板を提供する。ＩＣパッケージ基板は、基板（２
２）と、前記基板上に配置された１つ以上の下部電極
と、前記下部電極上に配置されるとともに該下部電極に
電気的に接続された１つ以上の保護材層（２４）と、前
記１つ以上の保護材層上に配置されるとともに該保護材
層に接続された１つ以上の上部電極（２１）と、１つ以
上の接地線（２３）とを、備えている。
めに、本発明は、過電圧保護機能を有するＩＣパッケー
ジ基板を提供する。ＩＣパッケージ基板は、基板（２
２）と、前記基板上に配置された１つ以上の下部電極
と、前記下部電極上に配置されるとともに該下部電極に
電気的に接続された１つ以上の保護材層（２４）と、前
記１つ以上の保護材層上に配置されるとともに該保護材
層に接続された１つ以上の上部電極（２１）と、１つ以
上の接地線（２３）とを、備えている。
【００１２】本発明の技術内容及び特徴を容易に理解す
るために、本発明を、添付の図面を参照して記述する。
るために、本発明を、添付の図面を参照して記述する。
【００１３】
【発明の実施の形態】本発明の実施形態を、図面を参照
して説明する。図面における同一の構成要素には、同一
の参照番号が付されている。
して説明する。図面における同一の構成要素には、同一
の参照番号が付されている。
【００１４】図３及び図４において、下部電極２５が、
基板２２に配置されている。ここで、接地線２３と下部
電極２５とが接続されている。他の実施形態では、接地
線と下部電極とが分離されていてもよい。
基板２２に配置されている。ここで、接地線２３と下部
電極２５とが接続されている。他の実施形態では、接地
線と下部電極とが分離されていてもよい。
【００１５】図５及び図６において、保護材層２４が下
部電極２５上に配置されている。図７及び図８におい
て、１つ以上の上部電極２１が、保護材層２４上に配置
されている。ここで、保護材層は可変抵抗材層である。
部電極２５上に配置されている。図７及び図８におい
て、１つ以上の上部電極２１が、保護材層２４上に配置
されている。ここで、保護材層は可変抵抗材層である。
【００１６】図９及び図１０において、ＩＣチップ２０
が、基板上に実装されている。このＩＣチップ２０はフ
リップチップ（flip chip ）であり、上部電極２１及び
接地線２３に、はんだ付けで接続されている。本発明の
他の実施形態では、ＩＣチップ２０は、上部電極２１及
び接地線２３にワイヤーボンディングで接続されてい
る。
が、基板上に実装されている。このＩＣチップ２０はフ
リップチップ（flip chip ）であり、上部電極２１及び
接地線２３に、はんだ付けで接続されている。本発明の
他の実施形態では、ＩＣチップ２０は、上部電極２１及
び接地線２３にワイヤーボンディングで接続されてい
る。
【００１７】図１１及び図１２は、基板上に実装された
ＩＣチップの模式図である。オーバーコート（overcoa
t）２６が、ＩＣチップ２０を保護するとともに熱放散
を促進する。
ＩＣチップの模式図である。オーバーコート（overcoa
t）２６が、ＩＣチップ２０を保護するとともに熱放散
を促進する。
【００１８】本発明の他の実施形態では、過電圧保護機
能を有するＩＣパッケージ基板が、多層構造により提供
される。図１３を参照すると、過電圧保護機能を有する
ＩＣパッケージ基板は４層構造を有している。ここで、
第１層には、複数の上部電極３１１及び１つの接地線３
１３が保護材層３１４上に設けられている。この保護材
層３１４は、可変抵抗材層である。第３層は、上記第１
層と同一の構造を有する。すなわち、複数の上部電極３
３１及び１つの接地線３３３が、保護材層３３４上に配
置されている。第２層には、下部電極３２５及び接地線
３２３が、保護材層３２４上に設けられている。この保
護材層３２４は、可変抵抗材層である。第４層は、上記
第２層と同一の構造を有する。すなわち、下部電極３４
５及び接地線３４３が、保護材層３４４上に設けられて
いる。
能を有するＩＣパッケージ基板が、多層構造により提供
される。図１３を参照すると、過電圧保護機能を有する
ＩＣパッケージ基板は４層構造を有している。ここで、
第１層には、複数の上部電極３１１及び１つの接地線３
１３が保護材層３１４上に設けられている。この保護材
層３１４は、可変抵抗材層である。第３層は、上記第１
層と同一の構造を有する。すなわち、複数の上部電極３
３１及び１つの接地線３３３が、保護材層３３４上に配
置されている。第２層には、下部電極３２５及び接地線
３２３が、保護材層３２４上に設けられている。この保
護材層３２４は、可変抵抗材層である。第４層は、上記
第２層と同一の構造を有する。すなわち、下部電極３４
５及び接地線３４３が、保護材層３４４上に設けられて
いる。
【００１９】図１４は、第１層乃至第４層の積層体（as
sembly）を示す模式図である。図１４に、多層構造にお
ける関連する層の間の物理的関係が、明らかに示されて
いる。図１５において、複数の終端（termination）３
７が、各層における接地線３１３，３２３，３３３，３
４３に、電気的に接続されている。また、第１層及び第
３層における上部電極３１１，３３１も、終端３７によ
って電気的に接続されている。図１６は、多層構造の最
上層に配置されたフリップチップ３０を示している。こ
こで、フリップチップは、終端と電気的に接続されてい
る。この電気的接続は、はんだ付けにより行ってもよ
い。図１７には、フリップチップ及び多層保護材素子間
の接続関係が明らかに示されている。本発明の他の実施
形態では、このチップはワイヤーボンディングにより終
端と電気的に接続してもよい。
sembly）を示す模式図である。図１４に、多層構造にお
ける関連する層の間の物理的関係が、明らかに示されて
いる。図１５において、複数の終端（termination）３
７が、各層における接地線３１３，３２３，３３３，３
４３に、電気的に接続されている。また、第１層及び第
３層における上部電極３１１，３３１も、終端３７によ
って電気的に接続されている。図１６は、多層構造の最
上層に配置されたフリップチップ３０を示している。こ
こで、フリップチップは、終端と電気的に接続されてい
る。この電気的接続は、はんだ付けにより行ってもよ
い。図１７には、フリップチップ及び多層保護材素子間
の接続関係が明らかに示されている。本発明の他の実施
形態では、このチップはワイヤーボンディングにより終
端と電気的に接続してもよい。
【００２０】サージパルスが発生すると、そのサージパ
ルスのエネルギーは、終端を通じて電極に入り、多層構
造の保護材層を通じて接地線に伝導する。可変抵抗材及
び多層構造の特徴により、サージパルスのエネルギー
は、各層の接地線に均等に放出され、それゆえに、ＩＣ
デバイスが損傷することはなく、該ＩＣデバイスを保護
するという目的が達成される。
ルスのエネルギーは、終端を通じて電極に入り、多層構
造の保護材層を通じて接地線に伝導する。可変抵抗材及
び多層構造の特徴により、サージパルスのエネルギー
は、各層の接地線に均等に放出され、それゆえに、ＩＣ
デバイスが損傷することはなく、該ＩＣデバイスを保護
するという目的が達成される。
【００２１】本発明は、好適な実施形態の観点から開示
されているが、その開示内容は、本発明を制限しようと
するものではない。本発明は、特許請求の範囲により確
定する当該発明の視野及び真意から外れることなく、当
業者によってさらに改良され変更されうる。
されているが、その開示内容は、本発明を制限しようと
するものではない。本発明は、特許請求の範囲により確
定する当該発明の視野及び真意から外れることなく、当
業者によってさらに改良され変更されうる。
【図１】従来の基板上に配置されたＩＣデバイスの平面
図である。
図である。
【図２】従来の基板上に配置されたＩＣデバイスの断面
図である。
図である。
【図３】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の平面図である。
するＩＣパッケージ基板の平面図である。
【図４】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の断面図である。
するＩＣパッケージ基板の断面図である。
【図５】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の平面図である。
するＩＣパッケージ基板の平面図である。
【図６】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の断面図である。
するＩＣパッケージ基板の断面図である。
【図７】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の平面図である。
するＩＣパッケージ基板の平面図である。
【図８】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の断面図である。
するＩＣパッケージ基板の断面図である。
【図９】本発明の一実施形態による過電圧保護機能を有
するＩＣパッケージ基板の平面図である。
するＩＣパッケージ基板の平面図である。
【図１０】本発明の一実施形態による過電圧保護機能を
有するＩＣパッケージ基板の断面図である。
有するＩＣパッケージ基板の断面図である。
【図１１】本発明の一実施形態による過電圧保護機能を
有するＩＣパッケージ基板の平面図である。
有するＩＣパッケージ基板の平面図である。
【図１２】本発明の一実施形態による過電圧保護機能を
有するＩＣパッケージ基板の断面図である。
有するＩＣパッケージ基板の断面図である。
【図１３】本発明の他の実施形態による、基板を形成す
るように積層される前の過電圧保護機能を有するＩＣパ
ッケージ多層積層基板の模式図である。
るように積層される前の過電圧保護機能を有するＩＣパ
ッケージ多層積層基板の模式図である。
【図１４】本発明のさらなる他の実施形態による過電圧
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
【図１５】本発明のさらなる他の実施形態による過電圧
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
【図１６】本発明のさらなる他の実施形態による過電圧
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
保護機能を有するＩＣパッケージ多層基板の模式図であ
る。
【図１７】本発明の他の実施形態による過電圧保護機能
を有するＩＣパッケージ多層基板の断面図である。
を有するＩＣパッケージ多層基板の断面図である。
１０…ＩＣデバイス
１１…電極
１３…接地線
１２，２２…基板
２１…上部電極
２３…接地線
２４…保護材層
２５…下部電極
２６…オーバーコート
３１４，３２４，３３４，３４４…保護材層
３２５，３４５…下部電極
３１１，３３１…上部電極
３１３，３２３，３３３，３４３…接地線
３７…終端
Claims (11)
- 【請求項１】 基板（２２）と、 前記基板上に配置された１つ以上の下部電極（２５）
と、 前記下部電極上に配置されるとともに該下部電極に電気
的に接続された１つ以上の保護材層（２４）と、 前記１つ以上の保護材層上に配置されるとともに該保護
材層に接続された１つ以上の上部電極（２１）と、 １つ以上の接地線（２３）とを、備えたことを特徴とす
る過電圧保護機能を有するＩＣパッケージ基板。 - 【請求項２】 前記保護材層は可変抵抗材であることを
特徴とする、請求項１記載の過電圧保護機能を有するＩ
Ｃパッケージ基板。 - 【請求項３】 ＩＣチップを保護するとともに熱放散を
促進するオーバーコート（２６）をさらに備えたことを
特徴とする、請求項１記載の過電圧保護機能を有するＩ
Ｃパッケージ基板。 - 【請求項４】 電気的接続ははんだ付けによりなされた
ことを特徴とする、請求項１記載の過電圧保護機能を有
するＩＣパッケージ基板。 - 【請求項５】 電気的接続はワイヤーボンディングによ
りなされたことを特徴とする、請求項１記載の過電圧保
護機能を有するＩＣパッケージ基板。 - 【請求項６】 前記接地線は前記下部電極から分離され
ていることを特徴とする、請求項１記載の過電圧保護機
能を有するＩＣパッケージ基板。 - 【請求項７】 複数の保護材層（３１４，３２４，３３
４，３４４）と、 前記複数の保護材層上に配置されるとともに該複数の保
護材層と電気的に接続された複数の下部電極（３２５，
３４５）と、 前記複数の保護材層上に配置されるとともに該複数の保
護材層と電気的に接続された複数の上部電極（３１１，
３３１）と、 前記保護材層上に配置されるとともに該複数の保護材層
と電気的に接続された複数の接地線（３１３，３２３，
３３３，３４３）と、 前記各接地線及び上部電極を接続する終端（３７）と
を、備えたことを特徴とする過電圧保護機能を有するＩ
Ｃパッケージ基板。 - 【請求項８】 前記保護材層は可変抵抗材であることを
特徴とする、請求項７記載の過電圧保護機能を有するＩ
Ｃパッケージ基板。 - 【請求項９】 電気的接続ははんだ付けによりなされた
ことを特徴とする、請求項７記載の過電圧保護機能を有
するＩＣパッケージ基板。 - 【請求項１０】 電気的接続はワイヤーボンディングに
よりなされたことを特徴とする、請求項７記載の過電圧
保護機能を有するＩＣパッケージ基板。 - 【請求項１１】 ＩＣチップを保護するとともに熱放散
を促進するオーバーコートをさらに備えたことを特徴と
する、請求項７記載の過電圧保護機能を有するＩＣパッ
ケージ基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090120882 | 2001-08-24 | ||
| TW090120882A TW529215B (en) | 2001-08-24 | 2001-08-24 | IC carrying substrate with an over voltage protection function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158237A true JP2003158237A (ja) | 2003-05-30 |
Family
ID=21679153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002241744A Pending JP2003158237A (ja) | 2001-08-24 | 2002-08-22 | 過電圧保護機能を有するｉｃパッケージ基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6849954B2 (ja) |
| JP (1) | JP2003158237A (ja) |
| TW (1) | TW529215B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI299559B (en) * | 2002-06-19 | 2008-08-01 | Inpaq Technology Co Ltd | Ic substrate with over voltage protection function and method for manufacturing the same |
| DE102005003139A1 (de) * | 2005-01-21 | 2006-07-27 | Infineon Technologies Ag | ESD-geschütztes Halbleiterbauelement und Verfahren zu dessen Herstellung |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0327860A1 (de) * | 1988-02-10 | 1989-08-16 | Siemens Aktiengesellschaft | Elektrisches Bauelement in Chip-Bauweise und Verfahren zu seiner Herstellung |
| US4993142A (en) * | 1989-06-19 | 1991-02-19 | Dale Electronics, Inc. | Method of making a thermistor |
| WO1995031816A1 (en) * | 1994-05-16 | 1995-11-23 | Raychem Corporation | Electrical devices comprising a ptc resistive element |
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