JP2572626Y2 - 多層回路基板 - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、厚膜抵抗体膜の上部に
及ぶ空間に半導体部品が位置するように、半導体部品を
配置した多層回路基板に関する。

【０００２】

【従来の技術】一般に、電子機器に使用される回路基板
は、高密度化、高速化、高信頼性化が求められている。
特に、電気絶縁性、機械強度、熱伝導度の観点からセラ
ミック基板が適用されてきた。さらに、配線パターンの
高密度化を達成するため、内部に配線パターンを形成し
た多層配線基板が用いられる。

【０００３】さらに、表面に形成される配線パターンの
高密度化を達成するために、配線パターンの線幅を極小
化したり、表面の配線パターンにマイグレーション性を
考慮して、低抵抗化の可能な銅系配線材料が用いられ
る。さらに、半導体部品などの実装部品が実装される多
層回路基板の搭載領域、即ち、実装部品の下部には、配
線パターンを引き回したり、厚膜抵抗体膜を形成したり
して、多層回路基板の高密度化を達成していた。

【０００４】

【従来技術の問題点】しかし、半導体部品などの実装部
品の下部の多層配線基板上に、特に抵抗体膜などを形成
すると、夫々の抵抗体膜の表面からジュール熱が放たれ
てしまい、抵抗体膜の表面が約８５℃以上にまで達して
しまう。これにより、例えばＩＣチップを樹脂でモール
ドした半導体部品（例えばモノリシックＩＣ）では、Ｉ
Ｃチップ内に集積したトランジスタの誤動作が発生した
りして、結局、多層回路基板全体の動作が安定しなかっ
た。これは、一般に電子部品の動作保証の温度範囲が−
３０〜＋８５℃となっているためである。

【０００５】本考案は、上述の問題点に鑑みて案出した
ものであり、その目的は、基板表面の回路又は配線パタ
ーンの高密度化が達成され、さらに、実装部品である半
導体部品の誤動作防止できる多層回路基板を提供するも
のである。

【０００６】

【問題点を解決するための具体的な手段】本考案は、内
部配線パターンを形成した多層配線基板上に、複数の半
導体部品接続用電極パッド、該半導体部品接続用電極パ
ッド及び／又は前記基板の表面に導出される内部配線パ
ターンに接続する抵抗体膜接続用電極パッド、該抵抗体
膜接続用電極パッド間に接続する厚膜抵抗体膜を各々形
成するとともに、前記半導体部品接続用電極パッドに、
下方にリード端子が延出する半導体部品を、前記厚膜抵
抗体膜の上部に及ぶ空間に該半導体部品が位置するよう
に該リード端子をもって取着した多層回路基板である。

【０００７】さらに、好ましくは、前記半導体部品の下
部の多層配線基板上に被着される厚膜抵抗体膜の消費電
力の総和が１Ｗ以下とすることが望ましい。

【０００８】

【作用】本考案によると、半導体部品の搭載領域内の多
層配線基板上に、厚膜抵抗体膜が形成されているので、
回路基板の回路実装密度の高密度化が可能であり、小型
な多層回路基板が達成できる。

【０００９】さらに、上述の厚膜抵抗体膜と接続する抵
抗体膜接続用電極パッド部は、半導体部品の入出力端子
と接続する半導体部品接続用電極パッド及び又は多層配
線基板の表面に導出する内部配線パターンと接続してい
る。このため、半導体部品の搭載領域以外のから抵抗体
膜接続用電極パッドに接続する配線パターンを引き回す
必要がないため、配線パターンの形成が容易となり、設
計の自由度が向上する。

【００１０】また、半導体部品の搭載領域内に配置され
た厚膜抵抗体膜の消費電力の総和を１Ｗ以下とすること
により、回路動作中に流れる電流によって、厚膜抵抗体
膜にジュール熱が発生しても、半導体部品の誤動作を与
えるまでの熱にはならないために、安定した回路動作が
達成できる。

【００１１】

【実施例】以下、本考案の多層回路基板を図面に基づい
て説明する。

【００１２】図１は、本考案の多層回路基板１０の断面
構造を示す概略図であり、図２に、半導体部品の搭載領
域の拡大平面図である。

【００１３】図１において、１は多層配線基板であり、
２は半導体部品であり、３は厚膜抵抗体膜であり、４は
その他の実装部品である。

【００１４】多層配線基板１は、アルミナなどのセラミ
ックスからなり、その内部に所定配線パターン１２が形
成されている。また、多層配線基板１の両主面には、表
面配線パターン１３が形成されている。内部配線パター
ン１２どうし、また内部配線パターン１２と表面配線パ
ターン１３とは、ビアホール１４を介して接続され、所
定回路を達成するための配線パターンが構成されてい
る。

【００１５】さらに、基板１の表面には、半導体部品２
が搭載される領域に、該表面配線パターン１３と接続す
るように厚膜抵抗体膜３が形成されている。

【００１６】ここで、表面配線パターン１３は、回路網
を形成する表面配線導体１３ａ、該回路網を形成する表
面配線導体と接続し、且つ半導体部品２やその他の実装
部品４の入出力端子と接続するパッド１３ｂ、半導体部
品の実装領域内において、該パッド１３ｂと接続する抵
抗体膜接続用電極パッド１３ｃ、内部配線パターン１２
から延びるビアホール１４と接続する抵抗体接続用電極
パッド１３ｄなどから成る。

【００１７】半導体部品２は、多数のトランジスタが集
積化されたＩＣチップと、該ＩＣチップと接続する多数
の入出力リード端子２１と、該リード端子２１が下方に
延出し且つＩＣチップを被覆保護するパッケージ部２２
からなっている。例えば、半導体部品２は、平面形状矩
形状のパッケージ部２２の４つの辺から各々１２ピン、
合計４８ピンの入出力リード端子２１が延出されてい
る。この入出力リード端子２１は多層配線基板１の表面
配線パターン１３の半導体部品接続用電極パッド部１３
ｂと半田接合される。尚、入出力リード端子２１は、パ
ッケージ部２２の側面から延出して、略Ｌ字状に屈曲さ
れているので、多層配線基板１とパッケージ部２２の下
面との間には、０．５ｍｍ程度の間隙が生じる。

【００１８】厚膜抵抗体膜３は、酸化ルテニウムなどの
抵抗体材料からなるペーストを多数配線基板１上に印刷
して、乾燥、焼成して得られるものである。この厚膜抵
抗体膜３は、多数配線基板１表面の回路の実装密度を考
慮して、半導体部品２やその他の実装部品４の下部とな
る多数配線基板１上に形成される。図２では、半導体部
品２の下部に配置した例を示している。

【００１９】図２の場合では、８つ厚膜抵抗体膜３は、
半導体部品２の搭載領域内の一対の抵抗体膜接続用電極
パッド１３ｃ、１３ｄ間に接続されるように被着形成さ
れている。尚、図中、点線は半導体部品２を示す。Ｒ
２、Ｒ３で示す厚膜抵抗体膜３は、その両端が、半導体
部品２の入出力端子２１と接続する半導体接続用電極パ
ッド１３ｂと接続した抵抗体接続用電極パッド１３ｃに
接続されており、その他の抵抗体膜３は、その一方端
が、ビアホール１４と接続する抵抗体接続用電極パッド
１３ｄに、他方端が半導体部品２の入出力端子２１と接
続する半導体接続用電極パッド１３ｂと接続した抵抗体
接続用電極パッド１３ｃに、夫々接続されている。

【００２０】即ち、半導体部品２の搭載領域に形成され
た抵抗体膜３の抵抗体接続用電極パッド１３ｃ、１３ｄ
は、半導体部品２の搭載領域以外から、厚膜抵抗体膜３
のみに接続することを目的に半導体部品接続用電極パッ
ド１３ｂ間を介して引き回す必要がないように構成され
ている。これよって、半導体部品２の搭載領域内に、回
路網を形成する配線導体１３ａが形成されることがな
い。従って、表面配線パターン１３の形成するにあた
り、半導体部品接続用電極パッド１３ｂの間隔を狭くし
て、該電極パッド１３ｂの幅を充分大きく設定すること
ができるため、半導体部品２の搭載時に、若干の位置ず
れが生じても確実に、各リード端子２１と各半導体部品
接続用電極パッド１３ｂを接続することができ、さら
に、多層配線基板１の表面側の回路網の高密度化が容易
に達成できる。

【００２１】実装部品４は、電解コンデンサ、コネク
タ、コイルなどであり、所定回路を達成するために、適
宜選択されてパッド１３ｂ上に配置される。

【００２２】つぎに、本考案の多層回路基板１０の製造
方法を説明する。基本的には多層配線基板１となる焼結
積層体を形成する工程と、該焼結積層体上に厚膜抵抗体
膜３を形成する工程と、焼結積層体上に半導体部品２や
その他の実装部品４を配置する工程とから成る。尚、焼
結積層体を分割することによって多層配線基板１とな
る。

【００２３】まず、上述の多層配線基板１となる焼結積
層体を形成する工程を行う。

【００２４】多層配線基板１の基板のセラミック体とな
るアルミナ、低融点ガラスを主成分とするセラミックの
グリーンシートを作成する。

【００２５】次に、グリーンシートを複数の多層配線基
板１が抽出できる所定大きさに切断する。また、多層配
線基板１を５層とする場合には、１層目〜５層目のシー
トをそれぞれ用意する。尚、５層目のシートが表面側シ
ートとなる。

【００２６】次に、１層目〜５層目のシートに、回路パ
ターンに応じて、ビアホール１４となる貫通穴を夫々形
成する。

【００２７】次に、５層目のシートを除く全てのシート
に、導電性ペーストを用いて、内部配線パターン１２と
なる導体パターン及びビアホール１４となる導体を形成
する。尚、５層目のシートには、ビアホール１４となる
導体を形成する。具体的には、Ａｇ、Ａｇ−Ｐｄを主成
分とする導電性ペーストを用いて、スクリーン印刷し
て、乾燥して形成する。

【００２８】このように内部配線パターン１２となる導
体パターン及びビアホール１４となる導体が形成された
各シートを積層し、熱圧着を行う。そして、この積層シ
ート体から複数の多層配線基板１が複数抽出できるよう
に、スナップラインを形成する。

【００２９】次に、この積層シート体を酸化性雰囲気中
で焼成する。焼成は２つの段階から成り、比較的低い温
度である１段階目で積層シート体中の有機成分を除去
し、２段階目でセラミックの焼結反応、内部配線パター
ン１２、ビアホール１４のＡｇの焼結反応を行う。

【００３０】次に、焼結積層体の表面に、配線導体１３
ａ、各パッド１３ｂ、１３ｃ、１３ｄとから成る表面配
線パターン１３を形成する。具体的には、耐マイグレー
ション性、低抵抗化のために、低温焼成可能な銅ペース
トを用いて、スクリーン印刷、乾燥して、さらに還元性
雰囲気または中性雰囲気で焼結する。この時の焼結温度
として、Ａｇ導体のビアホール１４とＣｕ系の表面配線
パターン１３との共晶点を考慮して、例えば６００℃で
焼成する。

【００３１】これにより、所定内部配線パターン１２及
び表面配線パターン１３が形成された多層配線基板１と
なる焼結積層体が形成される。

【００３２】次に、前記焼結積層体の表面上に厚膜抵抗
体膜３を形成する工程を行う。

【００３３】厚膜抵抗体膜３は、酸化ルテニウムを主成
分とする抵抗ペーストを所定形状にスクリーン印刷で印
刷され、乾燥した後、酸素雰囲気で焼成されて得られ
る。即ち、厚膜抵抗体膜３は、半導体部品２の搭載領域
内においては、半導体接続用電極パッド１３ｂと接続す
る抵抗体接続用電極パッド１３ｃとビアホール導体１４
と接続するパッド１３ｄ間に、または半導体接続用電極
パッド１３ｂと接続する一対の抵抗体接続用電極パッド
１３ｃ間に、さらに、ビアホール導体１４と接続するパ
ッド１３ｄ間に跨がるように形成される。

【００３４】ここで、抵抗体膜３の特性に応じて、抵抗
体ペーストが複数種類存在する。例えば、１０Ω、１０
０Ω、１０００Ω・・・と１桁単位で異なる抵抗体ペー
ストが存在する。したがって、表面に配置される厚膜抵
抗体膜３・・を形成すると、印刷回数が増加してしま
う。このため、要求される特性によっては、厚膜抵抗体
膜３の一部をチップ抵抗器として置き換えてもよい。こ
のように形成された厚膜抵抗体膜３をモニタしながらレ
ーザトリミングを行い、所定抵抗値となるように調整す
る。

【００３５】そして、必要に応じて、焼結積層体の表面
には、各パッド部１３ｂが露出するように絶縁保護層が
形成される。

【００３６】次に、焼結積層体上に半導体部品２その他
の実装部品４を配置する工程を行う。

【００３７】前記焼結積層体の表面配線パターン１３の
パッド１３ｂに半導体部品２をリード端子２１を介して
半田で接続し、その他の実装部品４を半田接合する。具
体的には、パッド１３ｂ上にクリーム半田を塗布し、そ
の上に、半導体部品２や他の実装部品４を載置した状態
で、リフロー炉に投入し、約２００〜２３０℃で接合す
る。

【００３８】最後に、焼結積層体に形成されたスナップ
ラインに沿って、焼結積層体を分割して、所定回路網が
形成された多層回路基板１０を複数個抽出する。

【００３９】尚、表面配線パターン１３をＡｇ−Ｐｄペ
ーストで形成すれば、抵抗ペーストを含めて、多層配線
基板の焼成時に一括的に焼成することができる。

【００４０】本考案において、前記半導体部品２を、厚
膜抵抗体膜３の上部に及ぶ空間に位置するように配置し
た。具体的には、半導体部品接続用電極パッド１３ｂ
に、下方にリード端子２１が延出する半導体部品２を、
前記厚膜抵抗体膜３の上部に及ぶ空間に半導体部品２が
位置するように該リード端子２１をもって取着したこと
である。これにより、半導体部品２の搭載領域にも、厚
膜抵抗体膜３が形成されているので、多層配線基板１の
表面側に形成又は配置される表面配線パターン１３、半
導体部品２及びその他の実装部品４の回路実装密度が飛
躍的に向上し、これにより、小型な多層回路基板１０と
なる。

【００４１】また、表面配線パターン１３としては、半
導体部品２の搭載領域に被着形成される厚膜抵抗体膜３
は、抵抗体膜接続用電極パッド１３ｃ、１３ｄに接続さ
れている。そして、抵抗体膜接続用電極パッド１３ｃ
は、半導体部品２のリード端子２１と接続するパッド部
１３ｂから直接引き出されており、また、抵抗体膜接続
用電極パッド１３ｄはビアホール導体１４を介して内部
配線パターン１２と接続されているため、多層配線基板
１の表面配線パターン１３に形成するにあたり、半導体
搭載領域以外のから半導体部品接続用電極パターン１３
ｂを経由して、半導体部品搭載領域内にまで引き回す必
要がないため、表面配線パターン１３の形成が容易とな
り、表面配線パターン１３の引回し自由度が向上し、半
導体部品２の入出力リード端子２１とパッド部１３ｂと
の接続信頼性も向上する。

【００４２】また、半導体部品搭載領域に形成される厚
膜抵抗体膜３の消費電力の総和を１Ｗ以下となるよう
に、厚膜抵抗体膜３の長さ、幅及びレーザトリミングに
よる最小幅が設定されている。

【００４３】図２に示した厚膜抵抗体膜３を区別するた
めに、Ｒ１〜Ｒ８と表記するが、夫々の厚膜抵抗体膜３
（Ｒ１〜Ｒ８）が同一の種類の抵抗体ペーストを用いて
形成され、１０μｍの膜厚で、シート抵抗１０ｋΩ／□
であり、その長さ、幅、最小幅、抵抗値、消費電力は以
下のとおりである。

【００４４】 長さ(mm) 幅(mm) 最小幅(mm) 抵抗値 (ｋΩ) 消費電力 (Ｗ) Ｒ１ 0.71 1.50 0.5 4.7 0.125 Ｒ２ 1.00 1.00 0.3 10.0 0.125 Ｒ３ 1.48 0.67 0.22 22.0 0.125 Ｒ４ 1.00 1.00 0.3 10.0 0.125 Ｒ５ 0.75 1.34 0.47 5.6 0.125 Ｒ６ 0.62 1.68 0.21 3.9 0.125 Ｒ７ 1.00 1.00 0.3 10.0 0.125 Ｒ８ 1.48 0.67 0.22 22.0 0.125 である。

【００４５】即ち、8 つの抵抗体膜３の消費電力の総和
は、１．０Ｗとなる。

【００４６】従って、本考案によれば、半導体部品搭載
領域にまで、厚膜抵抗体膜３を被着形成することがで
き、厚膜抵抗体膜３の動作中、ジュール熱が発生して
も、半導体部品２のＩＣチップに誤動作を与えるまでの
熱にはならない。このため、安定した回路動作の多層回
路基板１０が達成される。

【００４７】尚、上述の実施例では、多層配線基板のセ
ラミックシートの積層数が５層の基板であるが、この回
路網によってはそれ以外の積層数でも構わないし、ま
た、内部には内部配線パターン１２以外に、コンデンサ
成分などの機能部品を形成してもよい。

【００４８】

【考案の効果】本考案によれば、基板表面の回路の高密
度化が達成され、さらに、半導体部品の誤動作が防止で
き、小形な多層回路基板が達成される。

【図面の簡単な説明】

【図１】本考案の多層回路基板の断面構造を示す概略図
である。

【図２】本考案の多層回配線板上に配置する半導体部品
の搭載領域部分を示す平面図である。

【符号の説明】

１０・・・・・多層回路基板 １・・・・・・多層配線基板 １２・・・・・内部配線パターン １３・・・・・表面配線パターン ２・・・・・・半導体部品 ３・・・・・・厚膜抵抗体膜 ４・・・・・・実装部品

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 内部配線パターンを形成した多層配線基
   板上に、複数の半導体部品接続用電極パッド、該半導体
   部品接続用電極パッド及び／又は前記基板の表面に導出
   される内部配線パターンに接続する抵抗体膜接続用電極
   パッド、該抵抗体膜接続用電極パッド間に接続する厚膜
   抵抗体膜を各々形成するとともに、 前記半導体部品接続用電極パッドに、下方にリード端子
   が延出する半導体部品を、前記厚膜抵抗体膜の上部に及
   ぶ空間に該半導体部品が位置するように該リード端子を
   もって取着したことを特徴とする多層回路基板。