JP2001085592A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
半導体装置及びその製造方法、回路基板並びに電子機器Info
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Abstract
(57)【要約】
【課題】 複数の半導体チップを積み重ねたスタック構
造を安価に構成できる半導体装置及びその製造方法、回
路基板並びに電子機器を提供することにある。 【解決手段】 マルチチップ型の半導体装置１は、複数
の半導体装置１０が積み重なってなり、各半導体装置１
０は、半導体チップ３０の一方の面側から他方の面側に
至るまで形成された配線パターン２２を含み、半導体チ
ップ３０の一方の面側に第１の接続部２４が配置され、
半導体チップの他方の面側に第２の接続部２６が配置さ
れ、第１又は第２の接続部２４、２６によって、一対の
半導体装置１０が電気的に接続されている。
造を安価に構成できる半導体装置及びその製造方法、回
路基板並びに電子機器を提供することにある。 【解決手段】 マルチチップ型の半導体装置１は、複数
の半導体装置１０が積み重なってなり、各半導体装置１
０は、半導体チップ３０の一方の面側から他方の面側に
至るまで形成された配線パターン２２を含み、半導体チ
ップ３０の一方の面側に第１の接続部２４が配置され、
半導体チップの他方の面側に第２の接続部２６が配置さ
れ、第１又は第２の接続部２４、２６によって、一対の
半導体装置１０が電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。
の製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】従来、複数の半導体チップを積み重ねた
スタック構造の半導体装置が知られている。各半導体チ
ップの電極はワイヤボンディングによってインターポー
ザとなる基板に接続されていたが、これによれば、同一
サイズの半導体チップを積み重ねることができなかっ
た。
スタック構造の半導体装置が知られている。各半導体チ
ップの電極はワイヤボンディングによってインターポー
ザとなる基板に接続されていたが、これによれば、同一
サイズの半導体チップを積み重ねることができなかっ
た。
【０００３】本発明は、この問題点を解決するものであ
り、その目的は、複数の半導体チップを積み重ねたスタ
ック構造を安価に構成できる半導体装置及びその製造方
法、回路基板並びに電子機器を提供することにある。
り、その目的は、複数の半導体チップを積み重ねたスタ
ック構造を安価に構成できる半導体装置及びその製造方
法、回路基板並びに電子機器を提供することにある。
【０００４】
【課題を解決するための手段】（１）本発明に係る半導
体装置は、複数の電極を一方の面に有する半導体チップ
と、前記半導体チップの前記一方の面側から他方の面側
に至るまで形成され、前記半導体チップの前記一方の面
側に配置された複数の第１の接続部と、前記半導体チッ
プの前記他方の面側に配置された複数の第２の接続部
と、を有する配線パターンと、を含む。
体装置は、複数の電極を一方の面に有する半導体チップ
と、前記半導体チップの前記一方の面側から他方の面側
に至るまで形成され、前記半導体チップの前記一方の面
側に配置された複数の第１の接続部と、前記半導体チッ
プの前記他方の面側に配置された複数の第２の接続部
と、を有する配線パターンと、を含む。
【０００５】本発明によれば、半導体チップの両面側
に、第１及び第２の接続部が形成される。したがって、
本発明に係る複数の半導体装置を積み重ねて、第１及び
第２の接続部の一方を、上下の半導体装置間の電気的接
続に使用することができる。したがって、半導体チップ
の大きさに関わらず、簡単にスタック構造を構成するこ
とができる。
に、第１及び第２の接続部が形成される。したがって、
本発明に係る複数の半導体装置を積み重ねて、第１及び
第２の接続部の一方を、上下の半導体装置間の電気的接
続に使用することができる。したがって、半導体チップ
の大きさに関わらず、簡単にスタック構造を構成するこ
とができる。
【０００６】（２）この半導体装置において、前記配線
パターンは、基板に形成されてなり、前記基板が屈曲し
て前記半導体チップに接着されていてもよい。
パターンは、基板に形成されてなり、前記基板が屈曲し
て前記半導体チップに接着されていてもよい。
【０００７】基板の片面に配線パターンが形成された片
面基板を使用して、多層基板を使用しないときには、コ
ストを下げることができる。
面基板を使用して、多層基板を使用しないときには、コ
ストを下げることができる。
【０００８】（３）この半導体装置において、前記半導
体チップは、前記基板にフェースダウンボンディングさ
れ、前記基板は、前記配線パターンを内側にして前記半
導体チップを包み、かつ、前記配線パターンの前記第１
及び第２の接続部を、前記基板の外側に露出させる複数
の貫通穴が形成されていてもよい。
体チップは、前記基板にフェースダウンボンディングさ
れ、前記基板は、前記配線パターンを内側にして前記半
導体チップを包み、かつ、前記配線パターンの前記第１
及び第２の接続部を、前記基板の外側に露出させる複数
の貫通穴が形成されていてもよい。
【０００９】これによれば、配線パターンが基板の内側
に形成されるので、基板が配線パターンの保護部材とな
る。
に形成されるので、基板が配線パターンの保護部材とな
る。
【００１０】（４）この半導体装置において、前記半導
体チップと前記配線パターンとの間に、前記電極と前記
配線パターンとの電気的な接続部分を除いて、絶縁材料
が設けられていてもよい。
体チップと前記配線パターンとの間に、前記電極と前記
配線パターンとの電気的な接続部分を除いて、絶縁材料
が設けられていてもよい。
【００１１】これによれば、半導体チップと配線パター
ンとのショートを防止できる。
ンとのショートを防止できる。
【００１２】（５）本発明に係る半導体装置は、複数の
電極を有する半導体チップと、前記半導体チップを包む
ように形成されてなる基板と、を有する半導体装置であ
って、前記基板は、前記半導体チップの第１の側面及び
第２の側面を覆うように形成されてなる。
電極を有する半導体チップと、前記半導体チップを包む
ように形成されてなる基板と、を有する半導体装置であ
って、前記基板は、前記半導体チップの第１の側面及び
第２の側面を覆うように形成されてなる。
【００１３】本発明によれば、実装（配線形成）が容易
になる。
になる。
【００１４】（６）この半導体装置において、前記基板
には配線パターンが形成されてなり、前記基板における
前記配線パターンが形成された側に、前記半導体チップ
が配置されていてもよい。
には配線パターンが形成されてなり、前記基板における
前記配線パターンが形成された側に、前記半導体チップ
が配置されていてもよい。
【００１５】（７）本発明に係るマルチチップ型の半導
体装置は、上記構成を有する複数の半導体装置が積み重
ねられ、下段の前記半導体装置に形成された前記第１及
び第２の接続部の一方と、上段の前記半導体装置に形成
された前記第１及び第２の接続部の一方と、が電気的に
接続されてなる。
体装置は、上記構成を有する複数の半導体装置が積み重
ねられ、下段の前記半導体装置に形成された前記第１及
び第２の接続部の一方と、上段の前記半導体装置に形成
された前記第１及び第２の接続部の一方と、が電気的に
接続されてなる。
【００１６】本発明によれば、半導体チップの両面側に
第１及び第２の接続部が形成された半導体装置を積み重
ねられている。各半導体装置の第１及び第２の接続部の
一方を、上下の半導体装置間の電気的接続に使用するの
で、半導体チップの大きさに関わらず、簡単にスタック
構造を構成することができる。
第１及び第２の接続部が形成された半導体装置を積み重
ねられている。各半導体装置の第１及び第２の接続部の
一方を、上下の半導体装置間の電気的接続に使用するの
で、半導体チップの大きさに関わらず、簡単にスタック
構造を構成することができる。
【００１７】（８）このマルチチップ型の半導体装置に
おいて、最上段又は最下段の前記半導体装置に形成され
た前記第１及び第２の接続部のうち、他の半導体装置に
形成された前記第１及び第２の接続部の一方に接続され
たものとは反対側のものが、外部との電気的接続に使用
されてもよい。
おいて、最上段又は最下段の前記半導体装置に形成され
た前記第１及び第２の接続部のうち、他の半導体装置に
形成された前記第１及び第２の接続部の一方に接続され
たものとは反対側のものが、外部との電気的接続に使用
されてもよい。
【００１８】（９）このマルチチップ型の半導体装置に
おいて、前記積み重ねられた複数の半導体装置の各半導
体チップは、同一の回路構造を有し、前記電極が同一の
配列パターンで形成され、各半導体チップの、前記配列
パターンの同一位置に形成されたいずれかの電極は、外
部との接続に使用される同一の前記第１又は第２の接続
部に電気的に接続されてもよい。
おいて、前記積み重ねられた複数の半導体装置の各半導
体チップは、同一の回路構造を有し、前記電極が同一の
配列パターンで形成され、各半導体チップの、前記配列
パターンの同一位置に形成されたいずれかの電極は、外
部との接続に使用される同一の前記第１又は第２の接続
部に電気的に接続されてもよい。
【００１９】（１０）本発明に係る回路基板は、上記マ
ルチチップ型の半導体装置が搭載されてなる。
ルチチップ型の半導体装置が搭載されてなる。
【００２０】（１１）本発明に係る電子機器は、上記マ
ルチチップ型の半導体装置を備える。
ルチチップ型の半導体装置を備える。
【００２１】（１２）本発明に係る半導体装置の製造方
法は、複数の電極を一方の面に有する半導体チップの前
記一方の面側から他方の面側に至るまで配線パターンを
形成し、前記配線パターンの一部で、前記半導体チップ
の前記一方の面側に複数の第１の接続部を形成し、前記
半導体チップの前記他方の面側に複数の第２の接続部を
形成する工程を含む。
法は、複数の電極を一方の面に有する半導体チップの前
記一方の面側から他方の面側に至るまで配線パターンを
形成し、前記配線パターンの一部で、前記半導体チップ
の前記一方の面側に複数の第１の接続部を形成し、前記
半導体チップの前記他方の面側に複数の第２の接続部を
形成する工程を含む。
【００２２】本発明では、半導体チップの両面側に、配
線パターンによって第１及び第２の接続部を形成する。
第１及び第２の接続部は電気的接続に使用することがで
きる。本発明によれば、半導体チップの大きさに関わら
ず、簡単にスタック構造を構成できる半導体装置を製造
することができる。
線パターンによって第１及び第２の接続部を形成する。
第１及び第２の接続部は電気的接続に使用することがで
きる。本発明によれば、半導体チップの大きさに関わら
ず、簡単にスタック構造を構成できる半導体装置を製造
することができる。
【００２３】（１３）この半導体装置の製造方法におい
て、前記配線パターンは、前記第１及び第２の接続部を
含む形状で基板に形成されてなり、前記基板に前記半導
体チップをフェースダウンボンディングしてから、前記
基板で前記半導体チップを包んでもよい。
て、前記配線パターンは、前記第１及び第２の接続部を
含む形状で基板に形成されてなり、前記基板に前記半導
体チップをフェースダウンボンディングしてから、前記
基板で前記半導体チップを包んでもよい。
【００２４】これによれば、半導体チップを包むように
基板を屈曲させるだけで、半導体チップの両面側に、第
１及び第２の接続部を形成することができる。
基板を屈曲させるだけで、半導体チップの両面側に、第
１及び第２の接続部を形成することができる。
【００２５】（１４）この半導体装置の製造方法におい
て、前記基板に、前記配線パターンの前記第１及び第２
の接続部を露出させる複数の貫通穴を形成しておき、前
記基板で、前記配線パターンを内側にして前記半導体チ
ップを包んでもよい。
て、前記基板に、前記配線パターンの前記第１及び第２
の接続部を露出させる複数の貫通穴を形成しておき、前
記基板で、前記配線パターンを内側にして前記半導体チ
ップを包んでもよい。
【００２６】これによれば、配線パターンを基板の内側
に配置するので、基板を配線パターンの保護部材とする
ことができる。
に配置するので、基板を配線パターンの保護部材とする
ことができる。
【００２７】（１５）この半導体装置の製造方法におい
て、前記半導体チップと前記配線パターンとの間に、前
記電極と前記配線パターンとの電気的な接続部分を除い
て、絶縁材料を設ける工程を含んでもよい。
て、前記半導体チップと前記配線パターンとの間に、前
記電極と前記配線パターンとの電気的な接続部分を除い
て、絶縁材料を設ける工程を含んでもよい。
【００２８】これによれば、半導体チップと配線パター
ンとのショートを防止することができる。
ンとのショートを防止することができる。
【００２９】（１６）本発明に係るマルチチップ型の半
導体装置の製造方法は、上記方法によって製造された複
数の半導体装置を積み重ね、下段の前記半導体装置に形
成された前記第１及び第２の接続部の一方と、上段の前
記半導体装置に形成された前記第１及び第２の接続部の
一方と、を電気的に接続する工程を含む。
導体装置の製造方法は、上記方法によって製造された複
数の半導体装置を積み重ね、下段の前記半導体装置に形
成された前記第１及び第２の接続部の一方と、上段の前
記半導体装置に形成された前記第１及び第２の接続部の
一方と、を電気的に接続する工程を含む。
【００３０】本発明によれば、半導体チップの両面側に
第１及び第２の接続部が形成された半導体装置を積み重
ねる。各半導体装置の第１及び第２の接続部の一方を、
上下の半導体装置間の電気的接続に使用するので、半導
体チップの大きさに関わらず、簡単にスタック構造を構
成することができる。
第１及び第２の接続部が形成された半導体装置を積み重
ねる。各半導体装置の第１及び第２の接続部の一方を、
上下の半導体装置間の電気的接続に使用するので、半導
体チップの大きさに関わらず、簡単にスタック構造を構
成することができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。
面を参照して説明する。
【００３２】図１は、本発明を適用した実施の形態に係
るマルチチップ型の半導体装置を示す図である。図１
で、マルチチップ型の半導体装置１は、回路基板２に実
装されている。回路基板２には例えばガラスエポキシ基
板等の有機系基板を用いることが一般的である。回路基
板２には例えば銅からなる配線パターン３が所望の回路
となるように形成されていて、それらの配線パターン３
と、マルチチップ型の半導体装置１の外部端子１４とを
接続することでそれらの電気的導通が図られている。
るマルチチップ型の半導体装置を示す図である。図１
で、マルチチップ型の半導体装置１は、回路基板２に実
装されている。回路基板２には例えばガラスエポキシ基
板等の有機系基板を用いることが一般的である。回路基
板２には例えば銅からなる配線パターン３が所望の回路
となるように形成されていて、それらの配線パターン３
と、マルチチップ型の半導体装置１の外部端子１４とを
接続することでそれらの電気的導通が図られている。
【００３３】マルチチップ型の半導体装置１は、複数の
シングルチップ型の半導体装置１０が積み重ねられてな
る。あるいは、半導体装置１０もマルチチップ型の半導
体装置であってもよい。半導体装置１０は、基板２０
と、少なくとも１つの半導体チップ３０と、を含む。基
板２０は、半導体チップ３０を包むように屈曲してお
り、図２に、基板２０を平面的に展開した状態が示され
ている。
シングルチップ型の半導体装置１０が積み重ねられてな
る。あるいは、半導体装置１０もマルチチップ型の半導
体装置であってもよい。半導体装置１０は、基板２０
と、少なくとも１つの半導体チップ３０と、を含む。基
板２０は、半導体チップ３０を包むように屈曲してお
り、図２に、基板２０を平面的に展開した状態が示され
ている。
【００３４】基板２０は、半導体装置１０のインターポ
ーザとして使用される。基板２０は、屈曲されるので、
ポリイミド樹脂などからなるフレキシブル基板を使用す
ることが好ましい。フレキシブル基板として、ＴＡＢ
（Tape Automated Bonding）技術で使用されるテープを
使用してもよい。基板２０は、無機系の材料から形成さ
れてもよく、例えばセラミック基板やガラス基板が挙げ
られる。基板２０は、有機系及び無機系の複合構造から
なるものであってもよく、例えばガラスエポキシ基板が
挙げられる。基板２０の形状は、特に限定されないが、
矩形であることが多い。
ーザとして使用される。基板２０は、屈曲されるので、
ポリイミド樹脂などからなるフレキシブル基板を使用す
ることが好ましい。フレキシブル基板として、ＴＡＢ
（Tape Automated Bonding）技術で使用されるテープを
使用してもよい。基板２０は、無機系の材料から形成さ
れてもよく、例えばセラミック基板やガラス基板が挙げ
られる。基板２０は、有機系及び無機系の複合構造から
なるものであってもよく、例えばガラスエポキシ基板が
挙げられる。基板２０の形状は、特に限定されないが、
矩形であることが多い。
【００３５】基板２０には、半導体チップ３０が搭載さ
れる。また、基板２０には、複数の貫通穴２１が形成さ
れている。図１に示す例では、基板２０における半導体
チップ３０の搭載領域に複数の貫通穴２１が形成され、
半導体チップ３０の搭載領域外にも複数の貫通穴２１が
形成されている。
れる。また、基板２０には、複数の貫通穴２１が形成さ
れている。図１に示す例では、基板２０における半導体
チップ３０の搭載領域に複数の貫通穴２１が形成され、
半導体チップ３０の搭載領域外にも複数の貫通穴２１が
形成されている。
【００３６】基板２０の一方の面には、配線パターン２
２が形成されている。配線パターン２２は、銅などの導
電材料で形成することができる。配線パターン２２が接
着剤（図示せず）を介して基板２０に貼り付けられて、
３層基板を構成してもよい。あるいは、配線パターン２
２を、接着剤なしで基板２０に形成して２層基板を構成
してもよい。
２が形成されている。配線パターン２２は、銅などの導
電材料で形成することができる。配線パターン２２が接
着剤（図示せず）を介して基板２０に貼り付けられて、
３層基板を構成してもよい。あるいは、配線パターン２
２を、接着剤なしで基板２０に形成して２層基板を構成
してもよい。
【００３７】配線パターン２２は、第１及び第２の接続
部２４、２６を含む。第１の接続部２４は、基板２０の
半導体チップ３０の搭載領域に配置されていてもよい。
第２の接続部２６は、基板２０の半導体チップ３０の搭
載領域以外の領域に配置されている。第１及び第２の接
続部２４、２６は、基板２０の貫通穴２１を介して、基
板２０におけるこれらが形成された面とは反対側に露出
している。したがって、第１及び第２の接続部２４、２
６は、貫通穴２１を介して外部と電気的な接続を図るこ
とができる。
部２４、２６を含む。第１の接続部２４は、基板２０の
半導体チップ３０の搭載領域に配置されていてもよい。
第２の接続部２６は、基板２０の半導体チップ３０の搭
載領域以外の領域に配置されている。第１及び第２の接
続部２４、２６は、基板２０の貫通穴２１を介して、基
板２０におけるこれらが形成された面とは反対側に露出
している。したがって、第１及び第２の接続部２４、２
６は、貫通穴２１を介して外部と電気的な接続を図るこ
とができる。
【００３８】配線パターン２２は、半導体チップ３０と
の電気的な接続部分を除いて、絶縁材料２８で覆われて
いることが好ましい。絶縁材料２８を設けることで、配
線パターン２２を半導体チップ３０を包むように屈曲さ
せたときに、配線パターン２２と半導体チップ３０との
ショートを防止できる。
の電気的な接続部分を除いて、絶縁材料２８で覆われて
いることが好ましい。絶縁材料２８を設けることで、配
線パターン２２を半導体チップ３０を包むように屈曲さ
せたときに、配線パターン２２と半導体チップ３０との
ショートを防止できる。
【００３９】半導体チップ３０は、一方の面に複数の電
極３４を有する。半導体チップ３０は、基板２０に搭載
されている。フェースダウンボンディングが適用される
ときには、半導体チップ３０は接着剤３２等で基板２０
に接着されてもよい。半導体チップ３０の複数の電極３
４と、配線パターン２２の例えばランド部とが電気的に
接続されている。電極３４と配線パターン２２との電気
的な接続には、導電性部材を使用したり、超音波や熱な
どによって材料を拡散させる方法を適用することができ
る。導電性部材として、ハンダ、異方性導電膜、異方性
導電接着剤、導電ペースト又は導電性接着剤等を使用す
ることができる。図１に示す例では、接着剤３２に導電
粒子を分散させて異方性導電膜を構成した。導電性部材
を使用した電気的な接続の態様として、ハンダ付け等の
ロウ付けを例に挙げることができる。また、半導体チッ
プ３０をフェースアップで基板２０にダイアタッチし、
ワイヤーボンディングで実装する形態を適用しても良
い。
極３４を有する。半導体チップ３０は、基板２０に搭載
されている。フェースダウンボンディングが適用される
ときには、半導体チップ３０は接着剤３２等で基板２０
に接着されてもよい。半導体チップ３０の複数の電極３
４と、配線パターン２２の例えばランド部とが電気的に
接続されている。電極３４と配線パターン２２との電気
的な接続には、導電性部材を使用したり、超音波や熱な
どによって材料を拡散させる方法を適用することができ
る。導電性部材として、ハンダ、異方性導電膜、異方性
導電接着剤、導電ペースト又は導電性接着剤等を使用す
ることができる。図１に示す例では、接着剤３２に導電
粒子を分散させて異方性導電膜を構成した。導電性部材
を使用した電気的な接続の態様として、ハンダ付け等の
ロウ付けを例に挙げることができる。また、半導体チッ
プ３０をフェースアップで基板２０にダイアタッチし、
ワイヤーボンディングで実装する形態を適用しても良
い。
【００４０】図１に示すように、基板２０は、半導体チ
ップ３０を包むように屈曲している。すなわち、半導体
チップ３０の第１及び第２の側面を覆うように、基板２
０は形成されている。配線パターン２２を内側にして基
板２０は屈曲しているので、基板２０が配線パターン２
２の保護部材となる。基板２０が屈曲することで、基板
２０に形成されている配線パターン２２も屈曲する。配
線パターン２２も、半導体チップ２０を包むように屈曲
する。
ップ３０を包むように屈曲している。すなわち、半導体
チップ３０の第１及び第２の側面を覆うように、基板２
０は形成されている。配線パターン２２を内側にして基
板２０は屈曲しているので、基板２０が配線パターン２
２の保護部材となる。基板２０が屈曲することで、基板
２０に形成されている配線パターン２２も屈曲する。配
線パターン２２も、半導体チップ２０を包むように屈曲
する。
【００４１】配線パターン２２の第１の接続部２４は、
半導体チップ３０の一方の面（電極３４が形成された
面）側に配置され、第２の接続部２６は、他方の面（電
極３４が形成された面とは反対側の面）に配置されてい
る。配線パターン２２は、半導体チップ３０の一方の面
から他方の面に至るまで形成されている。
半導体チップ３０の一方の面（電極３４が形成された
面）側に配置され、第２の接続部２６は、他方の面（電
極３４が形成された面とは反対側の面）に配置されてい
る。配線パターン２２は、半導体チップ３０の一方の面
から他方の面に至るまで形成されている。
【００４２】基板２０の屈曲状態を維持するため、基板
２０と半導体チップ３０とは接着剤３６等を介して接着
されている。あるいは、基板２０の両端部に係合部を形
成し、これらを係合させてもよいし、カシメなど機械的
な手段を適用してもよい。また、図１及び図２に示す例
では、基板２０の中央部に半導体チップ３０を搭載し、
基板２０の両端部を屈曲させてあるが、基板２０の一方
の端部に半導体チップ３０を搭載し、他方の端部を屈曲
させてもよい。
２０と半導体チップ３０とは接着剤３６等を介して接着
されている。あるいは、基板２０の両端部に係合部を形
成し、これらを係合させてもよいし、カシメなど機械的
な手段を適用してもよい。また、図１及び図２に示す例
では、基板２０の中央部に半導体チップ３０を搭載し、
基板２０の両端部を屈曲させてあるが、基板２０の一方
の端部に半導体チップ３０を搭載し、他方の端部を屈曲
させてもよい。
【００４３】本実施の形態では、複数の半導体装置１０
が積み重ねられてマルチチップ型の半導体装置１が構成
されている。積み重ねられる半導体装置１０は、同一の
ものであってもよいが、異なるものであってもよい。ま
た、同一の形状の半導体チップ３０が使用されてもよ
い。さらに、回路構造が同一で、電極３４の配列も同一
の半導体チップ３０が使用されてもよい。
が積み重ねられてマルチチップ型の半導体装置１が構成
されている。積み重ねられる半導体装置１０は、同一の
ものであってもよいが、異なるものであってもよい。ま
た、同一の形状の半導体チップ３０が使用されてもよ
い。さらに、回路構造が同一で、電極３４の配列も同一
の半導体チップ３０が使用されてもよい。
【００４４】複数の半導体装置１０は、第１及び第２の
接続部２４、２６を介して電気的に接続されている。詳
しくは、上段の半導体装置１０の第１及び第２の接続部
２４、２６の一方（図１の例では第１の接続部２４）
と、下段の半導体装置１０の第１及び第２の接続部２
４、２６の一方（図１の例では第２の接続部２６）と、
が電気的に接続されている。電気的な接続には、ハン
ダ、ハンダクリーム、導電ペーストなどの導電材料１２
を使用することができる。導電材料１２を貫通穴２１内
に設けて、上段及び下段の半導体装置１０の電気的接続
を図ることができる。
接続部２４、２６を介して電気的に接続されている。詳
しくは、上段の半導体装置１０の第１及び第２の接続部
２４、２６の一方（図１の例では第１の接続部２４）
と、下段の半導体装置１０の第１及び第２の接続部２
４、２６の一方（図１の例では第２の接続部２６）と、
が電気的に接続されている。電気的な接続には、ハン
ダ、ハンダクリーム、導電ペーストなどの導電材料１２
を使用することができる。導電材料１２を貫通穴２１内
に設けて、上段及び下段の半導体装置１０の電気的接続
を図ることができる。
【００４５】最下段の半導体装置１０の第１及び第２の
接続部２４、２６のうち、その上の半導体装置１０との
接続に使用されないもの（図１の例では第１の接続部２
４）には、外部端子１４が設けられている。詳しくは、
貫通穴２１を介して、基板２０における配線パターン２
２が形成された面とは反対側の面から突出するように、
外部端子１４が設けられている。外部端子１４は、ハン
ダクリーム、ハンダボール、導電ペーストなどで形成し
てもよいし、あるいは貫通穴２１内に、銅などの導電材
料をメッキしてスルーホールを形成し、ハンダボールを
載せてもよい。または、貫通穴２１上に形成された配線
パターン２２を、貫通穴２１中に屈曲させて外部端子と
して使用してもよい。更に、積極的に外部端子を形成せ
ずマザーボード実装時にマザーボード側に塗布されるハ
ンダクリームを利用し、その溶融時の表面張力で結果的
に外部端子を形成してもよい。この半導体装置は、いわ
ゆるランドグリッドアレイ型の半導体装置である。
接続部２４、２６のうち、その上の半導体装置１０との
接続に使用されないもの（図１の例では第１の接続部２
４）には、外部端子１４が設けられている。詳しくは、
貫通穴２１を介して、基板２０における配線パターン２
２が形成された面とは反対側の面から突出するように、
外部端子１４が設けられている。外部端子１４は、ハン
ダクリーム、ハンダボール、導電ペーストなどで形成し
てもよいし、あるいは貫通穴２１内に、銅などの導電材
料をメッキしてスルーホールを形成し、ハンダボールを
載せてもよい。または、貫通穴２１上に形成された配線
パターン２２を、貫通穴２１中に屈曲させて外部端子と
して使用してもよい。更に、積極的に外部端子を形成せ
ずマザーボード実装時にマザーボード側に塗布されるハ
ンダクリームを利用し、その溶融時の表面張力で結果的
に外部端子を形成してもよい。この半導体装置は、いわ
ゆるランドグリッドアレイ型の半導体装置である。
【００４６】積み重ねられた複数の半導体装置１０の各
半導体チップ３０が同一の内部構造及び同一の電極配列
パターンを有しているときに、同一位置の電極３４が、
同一の外部端子１４（あるいは外部との接続に使用され
る同一の第１又は第２の接続部２４、２６）と電気的に
接続されていてもよい。例えば、半導体チップ３０がメ
モリであるときに、同一の第１又は第２の接続部２４、
２６から、それぞれのメモリの同じアドレスのメモリセ
ルに、情報の読み出し又は書き込みを行うことができ
る。複数の半導体チップ３０を、チップセレクト端子の
接続においてのみ分離しておくことで、同一外部端子配
列を用いて、複数（例えば２つ）の半導体チップを別々
にコントロールすることができる。
半導体チップ３０が同一の内部構造及び同一の電極配列
パターンを有しているときに、同一位置の電極３４が、
同一の外部端子１４（あるいは外部との接続に使用され
る同一の第１又は第２の接続部２４、２６）と電気的に
接続されていてもよい。例えば、半導体チップ３０がメ
モリであるときに、同一の第１又は第２の接続部２４、
２６から、それぞれのメモリの同じアドレスのメモリセ
ルに、情報の読み出し又は書き込みを行うことができ
る。複数の半導体チップ３０を、チップセレクト端子の
接続においてのみ分離しておくことで、同一外部端子配
列を用いて、複数（例えば２つ）の半導体チップを別々
にコントロールすることができる。
【００４７】本実施の形態は、上記のように構成されて
おり、以下その製造方法を説明する。本実施の形態に係
るマルチチップ型の半導体装置１は、複数の半導体装置
１０を積み重ねて製造する。半導体装置１０として、シ
ングルチップ型の半導体装置を例にとり、その製造方法
を説明する。
おり、以下その製造方法を説明する。本実施の形態に係
るマルチチップ型の半導体装置１は、複数の半導体装置
１０を積み重ねて製造する。半導体装置１０として、シ
ングルチップ型の半導体装置を例にとり、その製造方法
を説明する。
【００４８】例えば、図２に示すように、第１及び第２
の接続部２４、２６を含む配線パターン２２が形成され
た基板２０に、半導体チップ３０を搭載し、配線パター
ン２２と半導体チップ３０の電極３４とを電気的に接続
する。基板２０及び配線パターン２２の構成に関する詳
細については上述した通りである。
の接続部２４、２６を含む配線パターン２２が形成され
た基板２０に、半導体チップ３０を搭載し、配線パター
ン２２と半導体チップ３０の電極３４とを電気的に接続
する。基板２０及び配線パターン２２の構成に関する詳
細については上述した通りである。
【００４９】半導体チップ３０は、図２に示すように、
基板２０にフェースダウンボンディングすることが好ま
しいが、フェースアップボンディングを適用してもよ
い。電極３４と配線パターン２２との電気的な接続に
は、導電性部材を使用したり、超音波や熱などによって
材料を拡散させる方法を適用することができる。導電性
部材を使用した電気的な接続の態様として、ハンダ付け
等のロウ付けを例に挙げることができる。また、半導体
チップ３０をフェースアップで基板２０にダイアタッチ
し、ワイヤーボンディングで実装する形態を適用しても
良い。
基板２０にフェースダウンボンディングすることが好ま
しいが、フェースアップボンディングを適用してもよ
い。電極３４と配線パターン２２との電気的な接続に
は、導電性部材を使用したり、超音波や熱などによって
材料を拡散させる方法を適用することができる。導電性
部材を使用した電気的な接続の態様として、ハンダ付け
等のロウ付けを例に挙げることができる。また、半導体
チップ３０をフェースアップで基板２０にダイアタッチ
し、ワイヤーボンディングで実装する形態を適用しても
良い。
【００５０】そして、基板２０を、半導体チップ３０を
包むように屈曲させる。また、基板２０の屈曲状態を維
持するために、接着剤３６を使用する。こうして、複数
の電極３４を一方の面に有する半導体チップ３０の一方
の面側から他方の面側に至るまで配線パターン２２を形
成することができる。半導体チップ３０の一方の面側に
は複数の第１の接続部２４を形成することができ、半導
体チップ３０の他方の面側には複数の第２の接続部２６
を形成することができる。
包むように屈曲させる。また、基板２０の屈曲状態を維
持するために、接着剤３６を使用する。こうして、複数
の電極３４を一方の面に有する半導体チップ３０の一方
の面側から他方の面側に至るまで配線パターン２２を形
成することができる。半導体チップ３０の一方の面側に
は複数の第１の接続部２４を形成することができ、半導
体チップ３０の他方の面側には複数の第２の接続部２６
を形成することができる。
【００５１】以上の工程で半導体装置１０を製造できる
ので、次に、複数の半導体装置１０を積み重ねる。ま
た、下段の半導体装置１０に形成された第１及び第２の
接続部２４、２６の一方と、上段の半導体装置１０に形
成された第１及び第２の接続部の２４、２６一方と、を
電気的に接続する。
ので、次に、複数の半導体装置１０を積み重ねる。ま
た、下段の半導体装置１０に形成された第１及び第２の
接続部２４、２６の一方と、上段の半導体装置１０に形
成された第１及び第２の接続部の２４、２６一方と、を
電気的に接続する。
【００５２】図１に示す例では、下段に配置される半導
体装置１０に形成された第２の接続部２６に、貫通穴２
１を介して導電材料１２を設ける。そして、上段に配置
される半導体装置１０に形成された第１の接続部２４
を、貫通穴２１を介して、導電材料１２に接合させる。
必要があれば、導電材料１２を溶融させたり固化させる
ために、加熱などを行う。
体装置１０に形成された第２の接続部２６に、貫通穴２
１を介して導電材料１２を設ける。そして、上段に配置
される半導体装置１０に形成された第１の接続部２４
を、貫通穴２１を介して、導電材料１２に接合させる。
必要があれば、導電材料１２を溶融させたり固化させる
ために、加熱などを行う。
【００５３】また、必要であれば、最下段に配置される
半導体装置１０に形成された第１及び第２の接続部２
４、２６の一方に外部端子１４を設ける。図１に示す例
では、最下段の半導体装置１０の第１の接続部２４に外
部端子１４を設ける。貫通穴２１内に充填されたハンダ
を溶融させて表面張力でボールを形成し、このボールを
外部端子１４としてもよい。あるいは、貫通穴２１に導
電材料を設けたり、貫通穴２１の内面をメッキしてスル
ーホールを形成し、これらの上にハンダボールを載せる
ことで外部端子１４を形成してもよい。
半導体装置１０に形成された第１及び第２の接続部２
４、２６の一方に外部端子１４を設ける。図１に示す例
では、最下段の半導体装置１０の第１の接続部２４に外
部端子１４を設ける。貫通穴２１内に充填されたハンダ
を溶融させて表面張力でボールを形成し、このボールを
外部端子１４としてもよい。あるいは、貫通穴２１に導
電材料を設けたり、貫通穴２１の内面をメッキしてスル
ーホールを形成し、これらの上にハンダボールを載せる
ことで外部端子１４を形成してもよい。
【００５４】以上の工程によって、マルチチップ型の半
導体装置１を製造することができる。この半導体装置１
は、複数の半導体チップ３０が積み重ねられているの
で、スタック構造を有する。本実施の形態によれば、半
導体チップ３０の大きさにかかわらず、安価な構造でス
タック構造の半導体装置を製造することができる。
導体装置１を製造することができる。この半導体装置１
は、複数の半導体チップ３０が積み重ねられているの
で、スタック構造を有する。本実施の形態によれば、半
導体チップ３０の大きさにかかわらず、安価な構造でス
タック構造の半導体装置を製造することができる。
【００５５】本発明は、上記実施の形態に限定されず、
種々の変形が可能である。例えば、以上述べた実施の形
態で、トータルコストが上昇しない範囲内で、基板とし
て、ビルドアップ基板又は多層基板を使用してもよい。
種々の変形が可能である。例えば、以上述べた実施の形
態で、トータルコストが上昇しない範囲内で、基板とし
て、ビルドアップ基板又は多層基板を使用してもよい。
【００５６】本発明を適用した半導体装置を有する電子
機器として、図３には、ノート型パーソナルコンピュー
タ１００が示されている。
機器として、図３には、ノート型パーソナルコンピュー
タ１００が示されている。
【００５７】なお、上記本発明の構成要件で「半導体チ
ップ」を「電子素子」に置き換えて、半導体チップと同
様に電子素子（能動素子か受動素子かを問わない）を、
基板に実装して電子部品を製造することもできる。この
ような電子素子を使用して製造される電子部品として、
例えば、光素子、抵抗器、コンデンサ、コイル、発振
器、フィルタ、温度センサ、サーミスタ、バリスタ、ボ
リューム又はヒューズなどがある。
ップ」を「電子素子」に置き換えて、半導体チップと同
様に電子素子（能動素子か受動素子かを問わない）を、
基板に実装して電子部品を製造することもできる。この
ような電子素子を使用して製造される電子部品として、
例えば、光素子、抵抗器、コンデンサ、コイル、発振
器、フィルタ、温度センサ、サーミスタ、バリスタ、ボ
リューム又はヒューズなどがある。
【図１】図１は、本発明を適用した実施の形態に係るマ
ルチチップ型の半導体装置を示す図である。
ルチチップ型の半導体装置を示す図である。
【図２】図２は、本発明を適用した実施の形態に係る半
導体装置の基板を展開した状態を示す図である。
導体装置の基板を展開した状態を示す図である。
【図３】図３は、本発明に係る半導体装置を備える電子
機器を示す図である。
機器を示す図である。
１ マルチチップ型の半導体装置 １０ 半導体装置 ２０ 基板 ２１ 貫通穴 ２２ 配線パターン ２４ 第１の接続部 ２６ 第２の接続部 ３０ 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18
Claims (16)
- 【請求項１】 複数の電極を一方の面に有する半導体チ
ップと、 前記半導体チップの前記一方の面側から他方の面側に至
るまで形成され、前記半導体チップの前記一方の面側に
配置された複数の第１の接続部と、前記半導体チップの
前記他方の面側に配置された複数の第２の接続部と、を
有する配線パターンと、 を含む半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記配線パターンは、基板に形成されてなり、 前記基板が屈曲して前記半導体チップに接着されてなる
半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記半導体チップは、前記基板にフェースダウンボンデ
ィングされ、 前記基板は、前記配線パターンを内側にして前記半導体
チップを包み、かつ、前記配線パターンの前記第１及び
第２の接続部を、前記基板の外側に露出させる複数の貫
通穴が形成されてなる半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記半導体チップと前記配線パターンとの間に、前記電
極と前記配線パターンとの電気的な接続部分を除いて、
絶縁材料が設けられてなる半導体装置。 - 【請求項５】 複数の電極を有する半導体チップと、前
記半導体チップを包むように形成されてなる基板と、を
有する半導体装置であって、 前記基板は、前記半導体チップの第１の側面及び第２の
側面を覆うように形成されてなる半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記基板には配線パターンが形成されてなり、前記基板
における前記配線パターンが形成された側に、前記半導
体チップが配置されてなる半導体装置。 - 【請求項７】 請求項１から請求項６のいずれかに記載
の構成を有する複数の半導体装置が積み重ねられ、下段
の前記半導体装置に形成された前記第１及び第２の接続
部の一方と、上段の前記半導体装置に形成された前記第
１及び第２の接続部の一方と、が電気的に接続されてな
るマルチチップ型の半導体装置。 - 【請求項８】 請求項７記載のマルチチップ型の半導体
装置において、 最上段又は最下段の前記半導体装置に形成された前記第
１及び第２の接続部のうち、他の半導体装置に形成され
た前記第１及び第２の接続部の一方に接続された接続部
とは反対側の接続部が、外部との電気的接続に使用され
るマルチチップ型の半導体装置。 - 【請求項９】 請求項８記載のマルチチップ型の半導体
装置において、 前記積み重ねられた複数の半導体装置の各半導体チップ
は、同一の回路構造を有し、前記電極が同一の配列パタ
ーンで形成され、 各半導体チップの、前記配列パターンの同一位置に形成
されたいずれかの電極は、外部との接続に使用される同
一の前記第１又は第２の接続部に電気的に接続されてな
るマルチチップ型の半導体装置。 - 【請求項１０】 請求項７から請求項９のいずれかに記
載のマルチチップ型の半導体装置が搭載された回路基
板。 - 【請求項１１】 請求項７から請求項９のいずれかに記
載のマルチチップ型の半導体装置を備える電子機器。 - 【請求項１２】 複数の電極を一方の面に有する半導体
チップの前記一方の面側から他方の面側に至るまで配線
パターンを形成し、前記配線パターンの一部で、前記半
導体チップの前記一方の面側に複数の第１の接続部を形
成し、前記半導体チップの前記他方の面側に複数の第２
の接続部を形成する工程を含む半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、前記配線パターンは、前記第１及び第２の
接続部を含む形状で基板に形成されてなり、 前記基板に前記半導体チップをフェースダウンボンディ
ングしてから、前記基板で前記半導体チップを包む半導
体装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体装置の製造方
法において、 前記基板に、前記配線パターンの前記第１及び第２の接
続部を露出させる複数の貫通穴を形成しておき、 前記基板で、前記配線パターンを内側にして前記半導体
チップを包む半導体装置の製造方法。 - 【請求項１５】 請求項１２から請求項１４のいずれか
に記載の半導体装置の製造方法において、 前記半導体チップと前記配線パターンとの間に、前記電
極と前記配線パターンとの電気的な接続部分を除いて、
絶縁材料を設ける工程を含む半導体装置の製造方法。 - 【請求項１６】 請求項１２から請求項１５のいずれか
に記載の方法によって製造された複数の半導体装置を積
み重ね、下段の前記半導体装置に形成された前記第１及
び第２の接続部の一方と、上段の前記半導体装置に形成
された前記第１及び第２の接続部の一方と、を電気的に
接続する工程を含むマルチチップ型の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26326799A JP2001085592A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26326799A JP2001085592A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085592A true JP2001085592A (ja) | 2001-03-30 |
Family
ID=17387095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26326799A Withdrawn JP2001085592A (ja) | 1999-09-17 | 1999-09-17 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055891A1 (ja) * | 2002-12-17 | 2004-07-01 | Fujitsu Limited | 半導体装置および積層型半導体装置 |
| US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
-
1999
- 1999-09-17 JP JP26326799A patent/JP2001085592A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055891A1 (ja) * | 2002-12-17 | 2004-07-01 | Fujitsu Limited | 半導体装置および積層型半導体装置 |
| US7196418B2 (en) | 2002-12-17 | 2007-03-27 | Fujitsu Limited | Semiconductor device and stacked semiconductor device that can increase flexibility in designing a stacked semiconductor device |
| US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
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Legal Events
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| A131 | Notification of reasons for refusal |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060825 |