JP3372169B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- semiconductor
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- semiconductor package
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、実装後の信頼性向
上に寄与できる半導体パッケージに関する。
上に寄与できる半導体パッケージに関する。
【０００２】
【従来の技術】周知のように、最近では半導体装置を実
装したあらゆる機器の高機能化および多機能化が進んで
いる。これに伴って半導体チップの高集積化、大規模化
が一層進み、この半導体チップを搭載した半導体パッケ
ージと回路基板とを接続する電気的接続部の数が大幅に
増加する傾向にある。
装したあらゆる機器の高機能化および多機能化が進んで
いる。これに伴って半導体チップの高集積化、大規模化
が一層進み、この半導体チップを搭載した半導体パッケ
ージと回路基板とを接続する電気的接続部の数が大幅に
増加する傾向にある。
【０００３】ところで、半導体パッケージを回路基板に
実装する形態としては、ピン挿入実装形と表面実装形と
に大別される。表面実装形の半導体パッケージはリード
形状によって幾つかに分類される。最近では、半導体パ
ッケージを回路基板に対して電気接続用はんだバンプを
用いて直接実装するＢＧＡ（Ball Grid Array)型半導体
パッケージが広く用いられつつある。ＢＧＡ型半導体パ
ッケージは実装面積の低減に有効であり、半導体装置の
小形化に適している。
実装する形態としては、ピン挿入実装形と表面実装形と
に大別される。表面実装形の半導体パッケージはリード
形状によって幾つかに分類される。最近では、半導体パ
ッケージを回路基板に対して電気接続用はんだバンプを
用いて直接実装するＢＧＡ（Ball Grid Array)型半導体
パッケージが広く用いられつつある。ＢＧＡ型半導体パ
ッケージは実装面積の低減に有効であり、半導体装置の
小形化に適している。
【０００４】図４には従来のＢＧＡ型の半導体パッケー
ジ１を回路基板２に実装した半導体装置３の模式的な断
面図が示されている。半導体パッケージ１は、パッケー
ジ部材４を備えており、このパッケージ部材４の図中下
面に形成された凹部５のいわゆる底面に半導体チップ６
を搭載している。
ジ１を回路基板２に実装した半導体装置３の模式的な断
面図が示されている。半導体パッケージ１は、パッケー
ジ部材４を備えており、このパッケージ部材４の図中下
面に形成された凹部５のいわゆる底面に半導体チップ６
を搭載している。
【０００５】パッケージ部材４は、放熱特性改善と半導
体チップ６を外力から保護するなどの目的で、一般に金
属あるいはアルミナなどのセラミックを主材料にして形
成されている。勿論、単一材料で形成されているとは限
らず、異種材料の組合せで形成されている場合も多い。
たとえば、金属材料とプラスチック樹脂とを組合せて形
成されることもある。
体チップ６を外力から保護するなどの目的で、一般に金
属あるいはアルミナなどのセラミックを主材料にして形
成されている。勿論、単一材料で形成されているとは限
らず、異種材料の組合せで形成されている場合も多い。
たとえば、金属材料とプラスチック樹脂とを組合せて形
成されることもある。
【０００６】パッケージ部材４の表面で、凹部５が設け
られている側の表面にはポリイミドなどで形成された導
通テープ７が固定されている。導通テープ７の内部には
図示しない電気配線が形成されており、これら電気配線
は半導体チップ６に電気的に接続されている。なお、半
導体チップ６と導通テープ７との接続部８は、樹脂９に
よってモールドされている。
られている側の表面にはポリイミドなどで形成された導
通テープ７が固定されている。導通テープ７の内部には
図示しない電気配線が形成されており、これら電気配線
は半導体チップ６に電気的に接続されている。なお、半
導体チップ６と導通テープ７との接続部８は、樹脂９に
よってモールドされている。
【０００７】一方、導通テープ７の図中下面には、電気
配線に接続される関係に電気接続用はんだバンプ１０が
設けられている。これらの電気接続用はんだバンプ１０
は、多いものでは1000個程度の数となる。電気接続用は
んだバンプ１０は、導通テープ７の表面に露出した電気
配線上に、たとえばはんだペーストを印刷した後にリフ
ロー処理することによって形成されている。
配線に接続される関係に電気接続用はんだバンプ１０が
設けられている。これらの電気接続用はんだバンプ１０
は、多いものでは1000個程度の数となる。電気接続用は
んだバンプ１０は、導通テープ７の表面に露出した電気
配線上に、たとえばはんだペーストを印刷した後にリフ
ロー処理することによって形成されている。
【０００８】このように構成された半導体パッケージ１
が、たとえばエポキシ系樹脂材料などによって形成され
た回路基板２の上に搭載され、電気接続用はんだバンプ
１０を用いて回路基板２に接続されている。すなわち、
半導体パッケージ１を回路基板２に対して位置決め搭載
した後に、リフロー処理によって各電気接続用はんだバ
ンプ１０を溶融させて回路基板２に対応して設けられた
電極にはんだ付けしたものとなっている。
が、たとえばエポキシ系樹脂材料などによって形成され
た回路基板２の上に搭載され、電気接続用はんだバンプ
１０を用いて回路基板２に接続されている。すなわち、
半導体パッケージ１を回路基板２に対して位置決め搭載
した後に、リフロー処理によって各電気接続用はんだバ
ンプ１０を溶融させて回路基板２に対応して設けられた
電極にはんだ付けしたものとなっている。
【０００９】しかしながら、上記のようにＢＧＡ型の半
導体パッケージ１を回路基板２に実装した半導体装置３
にあっては次のような問題があった。すなわち、半導体
装置３には、自身で発生した熱や環境温度の変動に起因
して、温度変動が繰り返し生じる。このとき、半導体パ
ッケージ１と回路基板２との間には、両者の線膨張率差
に起因した相対変位が生じる。その結果、接続部である
はんだバンプ１０に熱応力が繰り返し生じ、これらはん
だバンプ１０が熱疲労破壊する虞があった。因みに、た
とえばエポキシ系樹脂の回路基板２の線膨張率は13〜18
×10-6／℃程度である。半導体パッケージ１は複数材料
からなる複合構造であるため、パッケージ全体での線膨
張率は各部材の形状に依存し、様々な値をとり得る。こ
のため、回路基板２と半導体パッケージ１の線膨張率が
完全に一致することは極めて希である。
導体パッケージ１を回路基板２に実装した半導体装置３
にあっては次のような問題があった。すなわち、半導体
装置３には、自身で発生した熱や環境温度の変動に起因
して、温度変動が繰り返し生じる。このとき、半導体パ
ッケージ１と回路基板２との間には、両者の線膨張率差
に起因した相対変位が生じる。その結果、接続部である
はんだバンプ１０に熱応力が繰り返し生じ、これらはん
だバンプ１０が熱疲労破壊する虞があった。因みに、た
とえばエポキシ系樹脂の回路基板２の線膨張率は13〜18
×10-6／℃程度である。半導体パッケージ１は複数材料
からなる複合構造であるため、パッケージ全体での線膨
張率は各部材の形状に依存し、様々な値をとり得る。こ
のため、回路基板２と半導体パッケージ１の線膨張率が
完全に一致することは極めて希である。
【００１０】
【発明が解決しようとする課題】上述の如く、従来のＢ
ＧＡ型の半導体パッケージにあっては、回路基板に実装
したとき、自身の発熱および周囲温度の変動に伴い半導
体パッケージと回路基板との線膨張率差に起因して電気
接続用はんだバンプに熱応力が生じ、この熱応力で電気
接続用はんだバンプが熱疲労破壊する虞があり、機械
的、電気的な接続の信頼性に乏しいという問題があっ
た。そこで本発明は、上述した不具合を簡単な手段で抑
制でき、実装後の信頼性向上を図れる半導体パッケージ
を提供することを目的としている。
ＧＡ型の半導体パッケージにあっては、回路基板に実装
したとき、自身の発熱および周囲温度の変動に伴い半導
体パッケージと回路基板との線膨張率差に起因して電気
接続用はんだバンプに熱応力が生じ、この熱応力で電気
接続用はんだバンプが熱疲労破壊する虞があり、機械
的、電気的な接続の信頼性に乏しいという問題があっ
た。そこで本発明は、上述した不具合を簡単な手段で抑
制でき、実装後の信頼性向上を図れる半導体パッケージ
を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、半導体チップと、この半導
体チップを搭載したパッケージ部材と、内部に設けられ
た電気配線を前記半導体チップに接続して前記パッケー
ジ部材の表面に固定された導通テープと、この導通テー
プの表面に設けられて前記半導体チップと回路基板とを
前記電気配線を介して接続するための電気接続用バンプ
とを備えた半導体パッケージにおいて、前記パッケージ
部材が、前記半導体チップを固定保持する第１部材と、
この第１部材とは実質的に分離状態に設けられて前記導
通テープを固定保持する第２部材とで構成されているこ
とを特徴としている。
に、請求項１に係る発明は、半導体チップと、この半導
体チップを搭載したパッケージ部材と、内部に設けられ
た電気配線を前記半導体チップに接続して前記パッケー
ジ部材の表面に固定された導通テープと、この導通テー
プの表面に設けられて前記半導体チップと回路基板とを
前記電気配線を介して接続するための電気接続用バンプ
とを備えた半導体パッケージにおいて、前記パッケージ
部材が、前記半導体チップを固定保持する第１部材と、
この第１部材とは実質的に分離状態に設けられて前記導
通テープを固定保持する第２部材とで構成されているこ
とを特徴としている。
【００１２】なお、前記第１部材と前記第２部材とは間
隙によって分離されていてもよい。また、前記パッケー
ジ部材は、前記半導体チップを固定保持した第１部材に
対して上記半導体チップを側面側から囲むように前記第
２部材が配置される構成が好ましい。
隙によって分離されていてもよい。また、前記パッケー
ジ部材は、前記半導体チップを固定保持した第１部材に
対して上記半導体チップを側面側から囲むように前記第
２部材が配置される構成が好ましい。
【００１３】また、前記第１部材は、放熱フィンとして
の機能を備えていることが好ましい。また、前記第２部
材と前記導通テープとの間に常温領域において剛性の小
さい接着剤等からなる応力緩和部材が介挿されているこ
とが好ましい。
の機能を備えていることが好ましい。また、前記第２部
材と前記導通テープとの間に常温領域において剛性の小
さい接着剤等からなる応力緩和部材が介挿されているこ
とが好ましい。
【００１４】
【００１５】請求項１に係る発明では、実質的に分離さ
れた第１部材と第２部材とでパッケージ部材が構成され
ている。そして、電気接続用バンプを備えた導通テープ
は第２部材に固定保持される。
れた第１部材と第２部材とでパッケージ部材が構成され
ている。そして、電気接続用バンプを備えた導通テープ
は第２部材に固定保持される。
【００１６】したがって、この半導体パッケージを回路
基板に実装したとき、回路基板との線膨張率差が問題と
なるのは第２部材だけとなる。第２部材は、第１部材に
対して実質的に分離されているので、第１部材および第
２部材の区別がなく一体化されている従来のパッケージ
部材に比べて剛性が大幅に低い。このため、半導体パッ
ケージと回路基板との間の線膨張率の違いに起因して電
気接続用バンプに生じる熱応力を従来に比べて大幅に低
減でき、熱応力で電気接続用バンプが破壊するのを抑制
できるので、信頼性を大幅に向上させることが可能とな
る。
基板に実装したとき、回路基板との線膨張率差が問題と
なるのは第２部材だけとなる。第２部材は、第１部材に
対して実質的に分離されているので、第１部材および第
２部材の区別がなく一体化されている従来のパッケージ
部材に比べて剛性が大幅に低い。このため、半導体パッ
ケージと回路基板との間の線膨張率の違いに起因して電
気接続用バンプに生じる熱応力を従来に比べて大幅に低
減でき、熱応力で電気接続用バンプが破壊するのを抑制
できるので、信頼性を大幅に向上させることが可能とな
る。
【００１７】なお、第２部材と導通テープとの間に常温
領域において剛性の小さい応力緩和部材が介挿されてい
ると、回路基板側からみた第２部材の等価的な剛性をさ
らに下げることができるので、より好ましい結果が得ら
れる。
領域において剛性の小さい応力緩和部材が介挿されてい
ると、回路基板側からみた第２部材の等価的な剛性をさ
らに下げることができるので、より好ましい結果が得ら
れる。
【００１８】
【００１９】
【発明の実施の形態】以下、図面を参照しながら発明の
実施形態を説明する。図１には本発明の一実施形態に係
るＢＧＡ型の半導体パッケージ１１を回路基板１２に実
装した半導体装置１３の模式的な断面図が示されてい
る。
実施形態を説明する。図１には本発明の一実施形態に係
るＢＧＡ型の半導体パッケージ１１を回路基板１２に実
装した半導体装置１３の模式的な断面図が示されてい
る。
【００２０】半導体パッケージ１１は、パッケージ部材
１４を備えている。このパッケージ部材１４は、平板状
に形成された第１部材１５と、この第１部材１５とは別
体に形成されて第１部材１５の図中下面側に積層関係に
配置された環状の第２部材１６とで構成されている。第
１部材１５の図中下面で、第２部材１６の内周辺部に対
向する位置には、第２部材１６との間に間隙１７を設け
て第２部材１６との機械的な結合状態を十分に弱くする
ための環状突起１８が形成されている。
１４を備えている。このパッケージ部材１４は、平板状
に形成された第１部材１５と、この第１部材１５とは別
体に形成されて第１部材１５の図中下面側に積層関係に
配置された環状の第２部材１６とで構成されている。第
１部材１５の図中下面で、第２部材１６の内周辺部に対
向する位置には、第２部材１６との間に間隙１７を設け
て第２部材１６との機械的な結合状態を十分に弱くする
ための環状突起１８が形成されている。
【００２１】なお、第１部材１５および第２部材１６
は、次に説明する半導体チップ１９の放熱特性改善と半
導体チップ１９を外力から保護するなどの目的で、金属
あるいはアルミナなどのセラミックを主材料にして形成
されている。勿論、単一材料に限らず、たとえば金属材
料とプラスチック樹脂との組合せのように異種材料の組
合せで形成されていてもよい。少なくとも第１部材１５
は放熱フィンとしての機能を発揮することが望ましい。
は、次に説明する半導体チップ１９の放熱特性改善と半
導体チップ１９を外力から保護するなどの目的で、金属
あるいはアルミナなどのセラミックを主材料にして形成
されている。勿論、単一材料に限らず、たとえば金属材
料とプラスチック樹脂との組合せのように異種材料の組
合せで形成されていてもよい。少なくとも第１部材１５
は放熱フィンとしての機能を発揮することが望ましい。
【００２２】第１部材１５の図中下面で第２部材１６に
よって囲まれた領域には半導体チップ１９が熱伝導率の
良い接着剤等によって固定されている。第２部材１６の
図中下面には、ポリイミドなどで形成された導通テープ
２０が常温領域において剛性の小さい接着剤（たとえば
エポキシ系接着剤）等からなる応力緩和部材２１を介し
て固定されている。なお、応力緩和部材２１の厚みは、
第２部材１６の厚みと同程度（たとえば100 μｍ）に設
定されている。応力緩和部材２１の厚みは、パッケージ
全体の大きさとの関係で100 μｍ〜500 μｍ程度に設定
される。
よって囲まれた領域には半導体チップ１９が熱伝導率の
良い接着剤等によって固定されている。第２部材１６の
図中下面には、ポリイミドなどで形成された導通テープ
２０が常温領域において剛性の小さい接着剤（たとえば
エポキシ系接着剤）等からなる応力緩和部材２１を介し
て固定されている。なお、応力緩和部材２１の厚みは、
第２部材１６の厚みと同程度（たとえば100 μｍ）に設
定されている。応力緩和部材２１の厚みは、パッケージ
全体の大きさとの関係で100 μｍ〜500 μｍ程度に設定
される。
【００２３】導通テープ２０の内部には図示しない電気
配線が形成されており、これら電気配線は半導体チップ
１９に電気的に接続されている。半導体チップ１９と導
通テープ２０との接続部２２は、樹脂２３によってモー
ルドされている。
配線が形成されており、これら電気配線は半導体チップ
１９に電気的に接続されている。半導体チップ１９と導
通テープ２０との接続部２２は、樹脂２３によってモー
ルドされている。
【００２４】一方、導通テープ２０の図中下面には、電
気配線に接続される関係に電気接続用はんだバンプ２４
が設けられている。電気接続用はんだバンプ２４は、導
通テープ２０の表面に露出した電気配線上に、たとえば
はんだペーストを印刷した後にリフロー処理することに
よって形成されている。
気配線に接続される関係に電気接続用はんだバンプ２４
が設けられている。電気接続用はんだバンプ２４は、導
通テープ２０の表面に露出した電気配線上に、たとえば
はんだペーストを印刷した後にリフロー処理することに
よって形成されている。
【００２５】このように構成された半導体パッケージ１
１が、たとえばエポキシ系樹脂材料などによって形成さ
れた回路基板１２の上に搭載され、電気接続用はんだバ
ンプ２４を用いて回路基板１２に接続されている。すな
わち、半導体パッケージ１１を回路基板１２に対して位
置決め搭載した後に、リフロー処理によって各電気接続
用はんだバンプ２４を溶融させて回路基板１２に対応し
て設けられた電極にはんだ付けしたものとなっている。
１が、たとえばエポキシ系樹脂材料などによって形成さ
れた回路基板１２の上に搭載され、電気接続用はんだバ
ンプ２４を用いて回路基板１２に接続されている。すな
わち、半導体パッケージ１１を回路基板１２に対して位
置決め搭載した後に、リフロー処理によって各電気接続
用はんだバンプ２４を溶融させて回路基板１２に対応し
て設けられた電極にはんだ付けしたものとなっている。
【００２６】このように、この例では実質的に分離され
た第１部材１５と第２部材１６とでパッケージ部材１４
を構成し、第１部材１５に半導体チップ１９を保持固定
し、第２部材１６に導通テープ２０を保持固定してい
る。
た第１部材１５と第２部材１６とでパッケージ部材１４
を構成し、第１部材１５に半導体チップ１９を保持固定
し、第２部材１６に導通テープ２０を保持固定してい
る。
【００２７】したがって、この半導体パッケージ１１を
回路基板１２に実装したとき、回路基板１２との線膨張
率差が問題となるのは第２部材１６だけとなる。第２部
材１６は、第１部材１５に対して実質的に分離されてい
るので、第１部材および第２部材の区別がなく一体化さ
れている従来のパッケージ部材に比べて剛性が大幅に低
い。このため、半導体パッケージ１１と回路基板１２と
の間の線膨張率差に起因して電気接続用はんだバンプ２
４に生じる熱応力を従来に比べて大幅に低減でき、熱応
力で電気接続用はんだバンプ２４が破壊するのを抑制で
きるので、信頼性を大幅に向上させることができる。
回路基板１２に実装したとき、回路基板１２との線膨張
率差が問題となるのは第２部材１６だけとなる。第２部
材１６は、第１部材１５に対して実質的に分離されてい
るので、第１部材および第２部材の区別がなく一体化さ
れている従来のパッケージ部材に比べて剛性が大幅に低
い。このため、半導体パッケージ１１と回路基板１２と
の間の線膨張率差に起因して電気接続用はんだバンプ２
４に生じる熱応力を従来に比べて大幅に低減でき、熱応
力で電気接続用はんだバンプ２４が破壊するのを抑制で
きるので、信頼性を大幅に向上させることができる。
【００２８】また、この例のように、第２部材１６と導
通テープ２０との間に常温領域において剛性の小さい応
力緩和部材２１を介挿させていると、回路基板側からみ
た第２部材１６の等価的な剛性をさらに下げることがで
きるので、電気接続用はんだバンプ２４に生じる熱応力
を一層低減できる。
通テープ２０との間に常温領域において剛性の小さい応
力緩和部材２１を介挿させていると、回路基板側からみ
た第２部材１６の等価的な剛性をさらに下げることがで
きるので、電気接続用はんだバンプ２４に生じる熱応力
を一層低減できる。
【００２９】なお、第１部材１５と第２部材１６とを実
質的に分離したことによって半導体パッケージ１１、具
体的にはパッケージ部材１４に対する剛性低下効果が十
分に得られる場合には、第２部材１６と導通テープ２０
との間の応力緩和部材を省略し、図２に示すように、第
２部材１６の図中下面に導通テープ２０を固定保持する
構成を採用してもよい。この図では図１と同一機能部分
が同一符号で示してある。したがって、詳しい説明は省
略する。
質的に分離したことによって半導体パッケージ１１、具
体的にはパッケージ部材１４に対する剛性低下効果が十
分に得られる場合には、第２部材１６と導通テープ２０
との間の応力緩和部材を省略し、図２に示すように、第
２部材１６の図中下面に導通テープ２０を固定保持する
構成を採用してもよい。この図では図１と同一機能部分
が同一符号で示してある。したがって、詳しい説明は省
略する。
【００３０】図３には本発明のさらに別の実施形態に係
るＢＧＡ型の半導体パッケージ１１ｂを回路基板１２に
実装した半導体装置１３ｂの模式的な断面図が示されて
いる。なお、この図では図１と同一機能部分が同一符号
で示されている。したがって、重複する部分の詳しい説
明は省略する。
るＢＧＡ型の半導体パッケージ１１ｂを回路基板１２に
実装した半導体装置１３ｂの模式的な断面図が示されて
いる。なお、この図では図１と同一機能部分が同一符号
で示されている。したがって、重複する部分の詳しい説
明は省略する。
【００３１】この例に係る半導体パッケージ１１ｂが図
１および図２に示されるものと異なる点は、パッケージ
部材１４ａの構造およびパッケージ部材１４ａに対する
導通テープ２０の固定構造にある。
１および図２に示されるものと異なる点は、パッケージ
部材１４ａの構造およびパッケージ部材１４ａに対する
導通テープ２０の固定構造にある。
【００３２】すなわち、パッケージ部材１４ａは、２つ
の部材を組合せたものではなく、先の例で説明した材料
等で一体に形成されたものとなっている。パッケージ部
材１４ａの図中下面には凹部２５が形成されており、こ
の凹部２５のいわゆる底面に半導体チップ１９が熱伝導
率の良い接着剤等によって固定されている。
の部材を組合せたものではなく、先の例で説明した材料
等で一体に形成されたものとなっている。パッケージ部
材１４ａの図中下面には凹部２５が形成されており、こ
の凹部２５のいわゆる底面に半導体チップ１９が熱伝導
率の良い接着剤等によって固定されている。
【００３３】パッケージ部材１４ａの表面で、凹部２５
が設けられている側の表面には常温領域において剛性の
小さい応力緩和部材２１ａを介して導通テープ２０が固
定されている。なお、応力緩和部材２１ａの厚みは導通
テープ２０の厚みのたとえば数倍に設定されている。こ
の応力緩和部材２１ａの厚みは、図１の実施形態と同様
に、パッケージの大きさによって設計され、100 μｍ〜
700 μｍ程度の厚みを有している。
が設けられている側の表面には常温領域において剛性の
小さい応力緩和部材２１ａを介して導通テープ２０が固
定されている。なお、応力緩和部材２１ａの厚みは導通
テープ２０の厚みのたとえば数倍に設定されている。こ
の応力緩和部材２１ａの厚みは、図１の実施形態と同様
に、パッケージの大きさによって設計され、100 μｍ〜
700 μｍ程度の厚みを有している。
【００３４】このような構成であると、パッケージ部材
１４ａと導通テープ２０との間に介挿された応力緩和部
材２１ａの存在によって、回路基板１２側からみたパッ
ケージ部材１４ａの等価的な剛性を大幅に下げることが
できる。このため、半導体パッケージ１４ａと回路基板
１２との間の線膨張率の違いに起因して電気接続用はん
だバンプ２４に生じる熱応力を大幅に低減でき、信頼性
の向上を図ることが可能となる。
１４ａと導通テープ２０との間に介挿された応力緩和部
材２１ａの存在によって、回路基板１２側からみたパッ
ケージ部材１４ａの等価的な剛性を大幅に下げることが
できる。このため、半導体パッケージ１４ａと回路基板
１２との間の線膨張率の違いに起因して電気接続用はん
だバンプ２４に生じる熱応力を大幅に低減でき、信頼性
の向上を図ることが可能となる。
【００３５】なお、上記した各例では電気接続用のバン
プをはんだで形成しているが、たとえば他のろう材や導
電性の樹脂等、はんだ以外の材料でバンプを形成した場
合においても上述した効果を得ることができる。
プをはんだで形成しているが、たとえば他のろう材や導
電性の樹脂等、はんだ以外の材料でバンプを形成した場
合においても上述した効果を得ることができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
温度変動に起因して電気的接続部であるバンプに生じる
熱応力を低減でき、これらバンプの熱疲労破壊を防止で
きるので、実装後の機械的および電気的な接続の信頼性
を向上させることができる。
温度変動に起因して電気的接続部であるバンプに生じる
熱応力を低減でき、これらバンプの熱疲労破壊を防止で
きるので、実装後の機械的および電気的な接続の信頼性
を向上させることができる。
【図１】本発明の一実施形態に係る半導体パッケージを
回路基板に実装した半導体装置の模式的断面図
回路基板に実装した半導体装置の模式的断面図
【図２】本発明の別の実施形態に係る半導体パッケージ
を回路基板に実装した半導体装置の模式的断面図
を回路基板に実装した半導体装置の模式的断面図
【図３】本発明のさらに別の実施形態に係る半導体パッ
ケージを回路基板に実装した半導体装置の模式的断面図
ケージを回路基板に実装した半導体装置の模式的断面図
【図４】従来のＢＧＡ型半導体パッケージを回路基板に
実装した半導体装置の模式的断面図
実装した半導体装置の模式的断面図
１１，１１ａ，１１ｂ…半導体パッケージ
１２…回路基板
１３，１３ａ，１３ｂ…半導体装置
１４，１４ａ…パッケージ部材
１５…第１部材
１６…第２部材
１７…間隙
１８…環状突起
１９…半導体チップ
２０…導通テープ
２１，２１ａ…応力緩和部材
２２…接続部
２３…樹脂
２４…電気接続用はんだバンプ
２５…凹部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
H01L 23/12
Claims (5)
- 【請求項１】半導体チップと、この半導体チップを搭載
したパッケージ部材と、内部に設けられた電気配線を前
記半導体チップに接続して前記パッケージ部材の表面に
固定された導通テープと、この導通テープの表面に設け
られて前記半導体チップと回路基板とを前記電気配線を
介して接続するための電気接続用バンプとを備えた半導
体パッケージにおいて、 前記パッケージ部材は、前記半導体チップを固定保持す
る第１部材と、この第１部材とは実質的に分離状態に設
けられて前記第１部材の前記半導体チップを固定保持し
た側に積層関係に配置された前記導通テープを固定保持
する第２部材とで構成されていることを特徴とする半導
体パッケージ。 - 【請求項２】前記第１部材と前記第２部材との間に間隙
が形成されていることを特徴とする請求項１に記載の半
導体パッケージ。 - 【請求項３】前記パッケージ部材は、前記半導体チップ
を固定保持した第１部材に対して前記半導体チップを側
面側から囲むように前記第２部材を配置して構成されて
いることを特徴とする請求項１に記載の半導体パッケー
ジ。 - 【請求項４】前記第１部材は、放熱フィンとしての機能
を備えていることを特徴とする請求項１乃至３のいずれ
か１項に記載の半導体パッケージ。 - 【請求項５】前記第２部材と前記導通テープとの間には
応力緩和部材が介挿されていることを特徴とする請求項
１乃至３のいずれか１項に記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14604196A JP3372169B2 (ja) | 1996-06-07 | 1996-06-07 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14604196A JP3372169B2 (ja) | 1996-06-07 | 1996-06-07 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331002A JPH09331002A (ja) | 1997-12-22 |
| JP3372169B2 true JP3372169B2 (ja) | 2003-01-27 |
Family
ID=15398774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14604196A Expired - Lifetime JP3372169B2 (ja) | 1996-06-07 | 1996-06-07 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3372169B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728482B2 (en) | 2015-09-04 | 2017-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device having a substrate restrained from thermal deformation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101222474B1 (ko) * | 2011-07-01 | 2013-01-15 | (주)에프씨아이 | 반도체 패키지 및 그 반도체 패키지 제조방법 |
-
1996
- 1996-06-07 JP JP14604196A patent/JP3372169B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728482B2 (en) | 2015-09-04 | 2017-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device having a substrate restrained from thermal deformation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09331002A (ja) | 1997-12-22 |
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