CN109524368B - 半导体装置 - Google Patents

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Abstract

实施方式提供一种不易产生ESD击穿的半导体装置。根据实施方式，半导体装置具备第1衬底、半导体芯片、及绝缘层。第1衬底具备多个通孔。半导体芯片倒装芯片安装在第1衬底的第1面。绝缘层覆盖第1衬底的第1面与半导体芯片。通孔具备：多个第1通孔，电连接在半导体芯片；及至少1个第2通孔，未电连接在半导体芯片。绝缘层覆盖第1通孔，不覆盖第2通孔。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请案2017-179056号(申请日：2017年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
作为大容量存储装置，近年来，代替HDD(Hard Disk Drive，硬盘驱动器)而开发了SSD(Solid State Drive，固态驱动器)。SSD包括NAND(Not AND，与非)型闪速存储器等非易失性半导体存储器及其控制器等。控制器包括半导体芯片及芯片衬底，半导体芯片是利用打线接合而安装在芯片衬底。芯片衬底与闪速存储器一起安装在SSD衬底。
近年来，代替打线接合而开发了倒装芯片安装技术，在控制器中，半导体芯片也使用倒装芯片技术安装在芯片衬底。所谓倒装芯片安装，是指在半导体芯片的表面排列被称为凸块的微小的金属突起(焊料等)状的端子，以凸块与芯片衬底接触的方式将半导体芯片载置在芯片衬底，使凸块熔融而使半导体芯片接合在芯片衬底。由利用打线接合安装设置的树脂材料形成的密封部(也称为包覆成形)有时在倒装芯片安装中省略。倒装芯片安装不仅限定于SSD的控制器用的半导体芯片，也用于广泛的领域。
以往的倒装芯片安装的半导体装置容易产生由静电所致的ESD(Electro-StaticDischarge，静电放电)击穿。此外，ESD击穿不限定于SSD的控制器，在利用倒装芯片安装的整个半导体装置中都会产生。
发明内容
本发明的实施方式提供一种不易产生ESD击穿的半导体装置。
根据实施方式，半导体装置具备第1衬底、半导体芯片、及绝缘层。第1衬底具备多个通孔。半导体芯片倒装芯片安装在第1衬底的第1面。绝缘层覆盖第1衬底的第1面与半导体芯片。通孔具备：多个第1通孔，电连接在半导体芯片；及至少1个第2通孔，未电连接在半导体芯片。绝缘层覆盖第1通孔，不覆盖第2通孔。
附图说明
图1是表示第1实施方式的SSD的构成的一例的方块电路图。
图2(a)及(b)表示SSD与控制器的外观的一例。
图3表示控制器附近的截面结构的一例。
图4(a)～(c)表示控制器衬底的结构的一例。
图5是表示第2实施方式的SSD的外观的一例的俯视图。
图6表示控制器附近的截面结构的一例。
图7表示第3实施方式的SSD的接地连接的一例。
具体实施方式
以下，参照附图对实施方式进行说明。此外，揭示只不过为一例，并不由以下的实施方式中所记载的内容来限定发明。对几个要素标注多个名称，这些名称的例只不过为例示，并不否定对这些要素标注其它名称。另外，关于未标注多个名称的要素，也可以标注其它名称而表达。业者容易想到的变化当然包含在揭示的范围中。为了使说明更明确，在附图中，也存在将各部分的尺寸、厚度、平面尺寸，形状等相对于实际的实施态样变更而示意性地表示的情况。另外，有时在附图相互间也包含相互的尺寸的关系或比率不同的部分。在多个附图中，也存在对所对应的要素标注相同的参照数字，而省略详细的说明的情况。
[第1实施方式]
利用倒装芯片安装的半导体装置的例有各种，此处，作为一例对SSD进行说明。图1是表示实施方式的SSD的构成的一例的方块电路图。如图1所示，SSD10具备控制器20、作为非易失性半导体存储器的闪速存储器32-1、32-2(也有时称为32)、DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)54、电源电路58、主机接口(主机I/F)52等。
作为主机装置的外部设备50连接在主机I/F52。外部设备50进行对闪速存储器32的数据的写入及读出。外部设备50例如有个人电脑或CPU(Central Processing Unit，中央处理器)核心等。作为与外部设备50的接口，例如也可以使用PCI Express(注册商标)、SAS(Serial Attached SCSI)(注册商标)、SATA(Serial Advanced Technology Attachment)(注册商标)、NVMe(Non Volatile Memory Express)(注册商标)、USB(Universal SerialBus)(注册商标)等标准。
主机I/F52连接在控制器20。在控制器20也连接着闪速存储器32、DRAM54、电源电路58。闪速存储器32的数量并不限定为2个，也可以设置多数。DRAM54为易失性存储器的一例，使用于闪速存储器的管理信息的保管或数据的高速缓冲等。也可以代替DRAM54而使用SRAM(Static Random Access Memory，静态随机存取存储器)等其它易失性存储器。电源电路58例如为DC-DC(Direct Current-Direct Current，直流-直流)转换器，从自外部设备50供给的电源产生SSD10所需要的各种电压。虽未图示，但控制器20具备DRAM I/F，NAND I/F，且经由DRAM I/F连接在DRAM54，经由NAND I/F连接在闪速存储器32-1、32-2。
图2(a)是表示SSD10的外观的一例的俯视图，图2(b)是表示控制器20的外观的一例的立体图。图3是表示控制器20的附近的截面结构的一例的剖视图。图4(a)是表示控制器20的结构的一例的俯视图，图4(b)是从SSD10的衬底侧观察控制器20的衬底的俯视图，图4(c)是从控制器20侧观察控制器20的衬底的俯视图。
如图3所示，大致矩形形状的第1衬底(SSD衬底、印刷配线板：PWB(Printed WiringBoard)、裸板、原始衬底)12为具有第1面12a(第1表面、安装面、第1衬底面、上表面)、及与第1面12a相反侧的背面12b(下表面、底面)的扁平的板状零件。
第1衬底12为将环氧树脂等合成树脂重叠而形成的多层结构，例如为8层结构。在各层的表面，形成着各种各样形状的配线图案。例如，形成着进行信号的发送接收的信号层、接地层、电源层等。在图3的情况下，为了简化图示而表示了3层结构(第1层12g、第2层12h、第3层12i)。接地层42介置在第1层12g与第2层12h之间。
各层的配线图案的种类能够适当变更，例如，不同种类的配线图案也可以存在于相同层，也可以为不存在配线图案的层。
第1衬底12也可以为单面衬底(1层衬底)或两面衬底(2层衬底)。在第1衬底12为单面衬底的情况下，在第1面12a形成着接地图案或信号图案、电源图案等。在第1衬底12为两面衬底的情况下，在第1面12a与背面12b将接地图案或信号图案、电源图案等适当分配形成。
在第1衬底12的例如侧面12d，具备用来与外部设备，例如个人电脑或CPU核心等连接的连接器14。
形成在第1衬底12的内层的接地层42或省略了图示的信号层及电源层电连接在连接器14的特定的端子引脚14b，且与外部设备连接。此外，连接器14例如在从中央位置偏离的位置形成着狭缝14c，与设置在外部设备的突起(未图示)等嵌合。由此，能够防止SSD10正面背面相反地安装在外部设备。
在第1衬底12的第1面12a的表面形成着接地线(未图示)，该接地线也可以电连接在连接器14的特定的端子引脚14b，且与外部设备连接。也可以将接地层42的一部分与该接地线使用第1衬底12的内部配线等电连接。
接地层42或接地线经由端子引脚14b而电连接在外部设备且接地。此外，也可以构成为传递(热输送)至接地层42或接地线的热经由端子引脚14b而传递(热输送)至外部设备的壳体侧，进行在半导体装置10中产生的热的散热。
一般来说，在多层配线中，形成着作为将下层的配线与上层的配线电连接的连接区域的通孔(Via)。通孔是对层间绝缘膜进行蚀刻而将导孔(via hole)开口，将该导孔利用金属材料嵌埋而形成。在第1衬底12的第1层12g，形成着多个将第1面12a与形成在第2层12h上的接地层42电(也热)连接的第1通孔40。此外，在图3中虽省略了图示，但也形成着用来进行与信号层或电源层电连接的通孔，经由连接器14的端子引脚14b而与外部设备电连接。
第1衬底12的第1面12a具备半导体封装16。也如图2(b)、图4(a)所示，半导体封装16具有第2衬底18(封装衬底、安装衬底、BGA(Ball Grid Array，球栅阵列)衬底)、半导体芯片20(第1电子零件、Si芯片、晶片、控制器)、及绝缘层22(绝缘体、绝缘片材)。
第2衬底18经由焊料球16a而设置在第1面12a上。第2衬底18具有与第1面12a面对的第2面18a，及与该第2面18a相反侧的第3面18b，还具备使第2面18a与第3面18b贯通的第2通孔38。图4(b)是第2衬底18的第2面18a的俯视图，图4(c)是第2衬底18的第3面18b的俯视图。
在图3中，第2通孔38与第1通孔40形成在对应的位置，但并不限定于该对应位置关系。形成在半导体封装16的第2衬底18的第2通孔38的一部分如上所述，用于在第2衬底18的第2面18a与第3面18b之间进行电连接，另一部分也用于将在半导体芯片20的驱动时所产生的热向第1衬底12侧热输送。
虽省略了图示，但第2衬底18为与第1衬底12相同地将合成树脂重叠而形成的多层结构。在第2衬底18的各层的表面，形成着各种各样形状的配线图案。例如形成着进行信号的发送接收的信号层、接地层、电源层等。
半导体芯片20例如为倒装芯片安装类型的半导体，且具有配置在第2衬底18的第3面18b上与第3面18b面对的第4面20a，及与该第4面20a相反侧的第5面20b。在半导体芯片20的第4面20a形成着微小的金属突起(焊料等)状的端子(称为凸块)21，以凸块21与第3面18b接触的方式将半导体芯片20载置在第2衬底18之上并将凸块21熔融，藉此将半导体芯片20接合在第2衬底18。半导体芯片20进行与半导体封装16一起安装在第1衬底12的第1面12a上的其它电子零件，例如存储器芯片32(第2电子零件、NAND型闪速存储器芯片)、DRAM芯片54的控制。通常，设置着多个存储器芯片32，图2(a)表示安装着例如2个存储器芯片32-1、32-2的例。在第1衬底12的第1面12a上也安装着电源电路模块58。
半导体芯片20例如进行对存储器芯片32的数据的写入及读出，在与外部设备(个人电脑或CPU核心等)之间进行数据的发送接收。
虽未图示，但半导体芯片20也可以包括多层的半导体芯片，层间的连接也可以使用打线接合。最下层的半导体芯片利用倒装芯片安装接合在第2衬底18的第3面18b。
绝缘层22以覆盖(抵接)第2衬底18的第3面18b的表面(一部分有例外)及半导体芯片20的第5面20b的方式设置。因此，半导体芯片20成为在第2衬底18上从周围绝缘的状态。绝缘层22也可以使用片状的绝缘层，也可以将绝缘性树脂利用涂布等进行涂布而形成。
在图3中，虽省略了图示，但由于凸块21的存在而产生的第2衬底18的第3面18b与半导体芯片20的第4面20a之间的间隙也可以利用底部填充剂来填埋。底部填充剂利用例如热硬化性的树脂，通过毛细管现象进入至第3面18b与第4面20a的间隙，由此成为相对于冲击或弯折等来自外部的应力的缓冲材，有助于提高凸块21的连接可靠性。
半导体封装16为将焊料球16a栅格状排列在第2衬底18的第2面18a的BGA(BallGrid Array)，通过将焊料球16a熔融，而与形成在第1衬底12的第1面12a上的焊垫(电极：未图示)电连接。焊料球16a不需要配置在第2衬底18的第2面18a的整个面，也可以局部地配置。
在图3中，虽省略了图示，但由于焊料球16a的存在而产生的第1衬底12的第1面12a与第2衬底18的第2面18a之间的间隙也可以利用底部填充剂来填埋。底部填充剂利用例如热硬化性的树脂，通过毛细管现象进入至第1面12a与第2面18a的间隙，由此成为相对于冲击或弯折等来自外部的应力的缓冲材，有助于提高焊料球16a的连接可靠性。
也如图2(b)、图4(a)所示，为大致正方形的平面形状的半导体芯片20载置在同样为大致正方形的平面形状的第2衬底18的上表面(第3面18b)。在图2(b)、图4(a)中，绝缘层22省略图示。在第2衬底18的下表面(第2面18a)排列着多数的焊料球16a。焊料球16a的各者经由第2通孔38而导通至第2衬底18的上表面(第3面18b)，且经由未图示的第2衬底18的上表面(第3面18b)的配线而连接在半导体芯片20的内部电路。
一般来说，已知有在半导体封装中，处于衬底(此处，为第2衬底18)的角部的1个或多个引脚(此处，为通孔38)由于在高温-低温的温度循环测试中衬底与晶片(此处，为半导体芯片20)的翘曲的差异的影响，而与处于中央部的引脚相比产生焊料裂纹的机率略高。因此，分别处于第2衬底18的4个角部的例如1个第2通孔38a、38b、38c、38d不电连接在半导体芯片20，经由焊料球16a而连接在第1衬底12的接地层42。这种引脚已知有NC(non-connection)引脚或NU(not usage)引脚。在与第2通孔38a、38b、38c、38d对应的第2衬底18的第3面18b未形成绝缘层22。在形成绝缘层22时，与第2通孔38a、38b、38c、38d对应的第2衬底18的第3面18b通过蚀刻形成开口部。通过在该开口部形成导电体，在与第2通孔38a、38b、38c、38d对应的第2衬底18的第3面18b设置导电性的露出部39a、39b、39c、39d(也有时总称为39)。露出部39a、39b、39c、39d电连接在第2通孔38a、38b、38c、38d。覆盖第2衬底18的第3面18b的表面及半导体芯片20的第5面20b的绝缘层22覆盖处于角部以外的第2通孔38的上端，但不覆盖连接在处于角部的第2通孔38a、38b、38c、38d的露出部39a、39b、39c、39d。由此，连接在第1衬底12的接地层42的第2通孔38a、38b、38c、38d会露出在半导体封装16的表面。露出部39的形状并不限定为圆形，也可以为比第2通孔38a、38b、38c、38d大的矩形，在为圆形的情况下，既可以为与第2通孔38a、38b、38c、38d相同的直径，也可以为比第2通孔38a、38b、38c、38d大的直径。在图3中，露出部39与绝缘层22的上表面成为相同的高度，但例如也可以为露出部39较高，两者的高度不同。
在图4(c)所示的第2衬底18的第3面18b中，白圆为经由第3面18b的配线而连接在半导体芯片20的内部电路的第2通孔38，黑圆为连接在接地层42而并非半导体芯片20的第2通孔38a、38b、38c、38d。此处，各角部的3个通孔连接在接地层42。也可以使连接在接地层42的通孔全部露出在半导体封装16的表面，也可以仅使其中的几个露出。在任一情况下，露出部39也可以针对各通孔而设置，也可以相对于各角部设置1个露出部39。
如图2(a)所示，在将在第1衬底12上安装着半导体封装16的SSD10搭载在外部设备的状态下，如果外部设备产生静电，那么静电从半导体封装16的上表面(形成着绝缘层22的面)施加至半导体封装16。存在由该静电而产生的电荷流入至绝缘层22的可能性。然而，在绝缘层22中流通的电荷从露出在绝缘层22的表面的导电性的露出部39经由第2通孔38a、38b、38c、38d而流入至SSD10的接地层42。如果不存在露出在半导体封装16的表面的第2通孔38a、38b、38c、38d，那么存在如下可能性：由施加至半导体封装16的静电而产生且在绝缘层22中流通的电荷经由第2衬底18的第3面18b的配线而流入至半导体芯片20的内部电路，使内部电路击穿(ESD击穿)。
[ESD]
ESD(Electro-Static Discharge)是通过在半导体装置内流通放电电流而产生。半导体装置有时由于伴随局部的发热或电场集中产生的ESD而被击穿。ESD有几个产生因素。有相对于这些ESD的产生因素的试验模型，目前应用的试验方法大致划分，有人体模型(Human Body Model：HBM)、设备模型(Machine Model：MM)、元件带电模型(Charged DeviceModel：CDM)的3种。
通过组装步骤的自动化，半导体装置在自动组装中接收摩擦或静电感应、接触于金属类的机会增加。因此，存在如下倾向：随着步骤的自动化，利用带电的元件接触于金属类而产生的CDM进行的ESD增加。
SSD要求高速化，因此，谋求控制器20的动作的高速化。在控制器20中，为了高速地进行处理，使电容器的容量尽可能地减少。由此，控制器20成为低阻抗而实现高速动作。另一方面，闪速存储器32如果使电容器的容量变小则能够实现高速化，但有无法正确地读取电容器的信息的可能性。因此，控制器20与闪速存储器32相比，电容器的容量较小。也就是说，控制器20与闪速存储器32相比，电容器容量较低，所以成为不易将与高电压脉冲一起流入的电流的高频成分去除，ESD耐性较低的结构。因此，控制器20与闪速存储器32相比，要求ESD耐性。
控制器20由绝缘层22覆盖。绝缘体由静电带电物体而静电感应，容易带电。
像实施方式一样，通过将露出在绝缘层22的表面的导电性的露出部39a、39b、39c、39d经由第2通孔38a、38b、38c、38d而连接在SSD10的接地层42，容易将电荷向空气自然放电(耐CDM)。另外，能够防止由来自从外部的接触(或空气)的ESD电涌所致的电荷流入至控制器20的内部电路(耐HBM、耐MM)。
作为控制器20以外的安装零件的闪速存储器32、DRAM54等半导体芯片利用打线接合安装在封装衬底的情况较多，但这些也与控制器相同地也可以利用第1实施方式的倒装芯片技术来安装。
[第1实施方式的总结]
这样，根据第1实施方式，在绝缘层22中流通的电荷经由露出部39a、39b、39c、39d、第2通孔38a、38b、38c、38d而流入至SSD10的接地层42，不流入至半导体芯片20的内部电路，所以能够防止ESD击穿。以往，为了提高半导体芯片20的绝缘性且保护半导体芯片20免受ESD击穿影响，而在绝缘层22之上进一步形成着由树脂材料形成的密封部(也称为包覆成形)，在实施方式中，即便绝缘层22的绝缘耐性较低且由静电产生的电荷在绝缘层22中流通，也经由露出部39a、39b、39c、39d、第2通孔38a、38b、38c、38d而流入至SSD10的接地层42，所以也可以省略密封部。密封部的省略带来SSD的成本降低。
[第2实施方式]
图5是表示第2实施方式的SSD10A的外观的一例的俯视图，图6是表示第2实施方式的控制器附近的截面结构的一例的剖视图。
第2实施方式的SSD10A相对于第1实施方式的SSD10的不同点仅在于贴附铭牌标签62。通常，在SSD贴附着描述模型名或序列号的铭牌标签。在第2实施方式中，该铭牌标签62由导电性的材料构成，例如，如图5所示，以覆盖DRAM芯片54、半导体封装16、存储器芯片32-1、32-2的方式贴附。因此，如图6所示，铭牌标签62覆盖构成控制器的半导体封装16的绝缘层22，且覆盖从绝缘层22露出的露出部39。因此，铭牌标签62与露出部39电连接。
根据第2实施方式，发挥与第1实施方式相同的效果，并且也发挥以下的效果。由于铭牌标签62为导电性，所以在对半导体封装16施加静电的情况下，由静电而产生的电荷在铭牌标签62中流通，容易经由露出部39a、39b、39c、39d、第2通孔38a、38b、38c、38d而流入至SSD10的接地层42。因此，由施加至半导体封装16的静电而产生的电荷更不易流入至半导体芯片20的内部电路，进一步能够防止ESD击穿。铭牌标签62的尺寸越大，则经由露出部39a、39b、39c、39d、第2通孔38a、38b、38c、38d而流入至SSD10的接地层42的电荷的量越多，越能够防止ESD击穿。
此外，使在SSD中通常使用的铭牌标签为导电性铭牌标签62，但在不使用铭板标签的情况下，也可以仅贴附覆盖DRAM芯片54、半导体封装16、存储器芯片32-1、32-2等的导电片。
[第3实施方式]
图7表示第3实施方式的SSD的接地连接的一例。根据第1、第2实施方式，在绝缘层22中流通的电荷经由露出部39a、39b、39c、39d、第2通孔38a、38b、38c、38d而流入至SSD10的接地层42。在SSD10的接地层42也连接着控制器20以外的安装芯片的接地端子。因此，如果利用控制器20使由静电而产生的电荷流入至接地层42，那么连接在接地层42的其它安装芯片的接地也瞬间成为高电位，有使其它安装芯片击穿的可能性。同样地，通过其它安装芯片的电位变动而接地层42瞬间成为高电位，控制器20的第2通孔38a、38b、38c、38d成为高电位，有控制器20被ESD击穿的可能性。该可能性依赖于接地层42中的来自控制器20的接地的接点、与接地层42中来自其它安装芯片的接地的接点的配线距离，配线距离越近则该可能性越高。并非两接点间的间隔，而是将两接点连接的配线长度。
在第3实施方式中，对控制器20的接地端子72与其它芯片，例如闪速存储器32-1的接地端子76向接地层42的连接进行说明。如图7所示，如果使控制器20的接地端子72与闪速存储器32-1的接地端子76经由第2通孔38、第1通孔40而直接与接地层42连接，那么接地层42中的控制器20的接地接点(端子72的正下方)与闪速存储器32-1的接地接点(端子76的正下方)的配线距离成为d1+d2以上。配线距离d1+d2为配线可形成为格子状的情况下的最短距离，如果使配线在中途迂回那么距离变长。另一方面，如果经由接地层42以外的层的配线而使端子72、76与接地层42连接，那么能够使该接地层42中的控制器20的接地接点与闪速存储器32-1的接地接点的配线距离变长。例如，如果以使控制器20的接地端子72在接地层42以外的层从闪速存储器32-1的接地端子76离开的方式拉伸配线，利用接点74连接在接地层42，且以使闪速存储器32-1的接地端子76也在接地层42以外的层从控制器20的接地端子72离开的方式拉伸配线，利用接点78连接在接地层42，那么接点74与接点78的配线距离成为D1+D2以上。
这样，在2个芯片的接地端子的距离较近的情况下，以接地层上的接点的距离比端子间的距离长的方式利用接地层以外的层的配线拉伸配线而使2个接地端子的接地接点间的配线距离变长，由此，在一个芯片中产生的高电位传播至另一个芯片，防止另一个芯片被击穿。
实施方式对应用于SSD的控制器20的例进行了说明，但并不限定于此，也可以应用于利用倒装芯片安装的任何半导体装置。
此外，本发明并不仅限定于所述实施方式，在实施阶段中能够在不脱离其主旨的范围内将构成要素变化而具体化。另外，利用所述实施方式中揭示的多个构成要素的适当组合能够形成各种发明。例如，也可以从实施方式所示的所有构成要素删除几个构成要素。此外，也可以适当组合不同实施方式中的构成要素。
[符号的说明]
12 第1衬底
14 连接器
16 半导体封装
16a 焊料球
18 第2衬底
20 半导体芯片
22 绝缘层
38 第2通孔
39 露出部
40 第1通孔
62 铭牌标签

Claims (11)

1.一种半导体装置，具备：
第1衬底，具备多个端子；
半导体芯片，倒装芯片安装在所述第1衬底；及
绝缘层，覆盖所述第1衬底的一部分与所述半导体芯片；
所述多个端子具备：至少1个第1端子，电连接在所述半导体芯片；及至少1个第2端子，未连接在所述半导体芯片；
所述至少1个第2端子未由所述绝缘层覆盖，且具备露出在所述半导体装置的表面的至少1个导电部。
2.根据权利要求1所述的半导体装置，其中所述第1衬底为矩形形状，
所述至少1个第2端子位于所述第1衬底的至少1个角部。
3.根据权利要求1或2所述的半导体装置，还具备覆盖所述绝缘层的导电片。
4.根据权利要求3所述的半导体装置，其中所述导电片具备记载与所述半导体装置相关的信息的标签。
5.根据权利要求1或2所述的半导体装置，还具备与所述第1衬底电连接、且具备接地端子的第2衬底，
所述至少1个第2端子电连接在所述接地端子。
6.一种半导体装置，具备
第1衬底；及
第1半导体零件，安装在所述第1衬底；且
所述第1半导体零件具备：
第2衬底，具备多个第1端子；
半导体芯片，倒装芯片安装在所述第2衬底；及
绝缘层，覆盖所述第2衬底的一部分与所述半导体芯片；
所述第2衬底的所述多个第1端子具备：至少1个第2端子，电连接在所述半导体芯片；及至少1个第3端子，未电连接在所述半导体芯片；
所述至少1个第3端子未由所述绝缘层覆盖，且具备露出在所述第1半导体零件的表面的至少1个导电部。
7.根据权利要求6所述的半导体装置，其中所述第2衬底为矩形形状，
所述至少1个第3端子位于所述第2衬底的至少1个角部。
8.根据权利要求6或7所述的半导体装置，其中所述第1衬底具备接地层及多个第1通孔，
所述第2衬底的所述至少1个第2端子具备至少1个第2通孔，所述至少1个第3端子具备至少1个第3通孔，
所述至少1个所述第3通孔经由所述第1衬底的所述多个第1通孔而连接在所述接地层。
9.根据权利要求8所述的半导体装置，还具备：
第2半导体零件，安装在所述第1衬底；及
导电片，覆盖所述第1半导体零件与所述第2半导体零件。
10.根据权利要求9所述的半导体装置，其中所述导电片具备记载与所述半导体装置相关的信息的标签。
11.根据权利要求10所述的半导体装置，其中所述第1半导体零件的接地端子经由所述第1衬底的配线而与所述接地层利用第1点连接，
所述第2半导体零件的接地端子经由所述第1衬底的配线而与所述接地层利用第2点连接，
所述第1点与所述第2点之间的配线距离比所述接地层的所述第1半导体零件的接地端子正下方的第3点与所述接地层的所述第2半导体零件的接地端子正下方的第4点之间的配线距离长。
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