JP5991750B2 - 積層型半導体装置及びプリント回路板 - Google Patents

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Description

本発明は、半導体パッケージが積層された積層型半導体装置、及び積層型半導体装置を備えたプリント回路板に関するものである。
携帯用電子機器の高機能化、小型化に伴い、電子機器に使われる電子部品、半導体装置も同様の傾向にある。半導体装置の多ピン化・小型化する構造としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる半導体パッケージが知られている。また更なる小型化を図るのに、例えばロジック用の半導体素子を備えた半導体パッケージの上に、メモリ用の半導体素子を備えた半導体パッケージを積層させた、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）と呼ばれる積層型半導体装置が知られている。
積層型半導体装置は、電極端子数が増えても半導体パッケージを積層することによって、実装面積割合を小さくすること、即ち小型化ができる。また平面に並べるよりも信号配線距離が短くなるため、高速伝送に適している。そのため、この積層型半導体装置の携帯用電子機器への採用は今後増加する傾向にある。一方で、電子機器の高速化に対応して、半導体素子の動作周波数も高周波化が進みつつある。
半導体素子を、例えば数百ＭＨｚ以上の高周波で信号動作とするためには、半導体素子に供給する電源の高周波特性も向上し、動作周波数での電位を安定させる必要がある。このためには、プリント配線板の電源配線が、対応する動作周波数領域で、低インダクタンスとなる形態にする必要がある。
従来、プリント配線板の電源配線のインダクタンスを下げる方法として、電源配線とグラウンド配線とを隣接配置したり、配線を複数設けたりすることが知られている（特許文献１参照）。この特許文献１では、配線層間を接続導体でつなぎ、電源用の接続導体とグラウンド用の接続導体を隣接配置することで、相互インダクタンスを増やそうとするものである。また電源用の接続導体とグラウンド用の接続導体を、複数配置することで、自己インダクタンスを下げようとするものである。この結果、自己インダクタンスから相互インダクタンスを減算することで得られる、電源配線とグラウンド配線との合成インダクタンスを下げようとするものである。
特開２００９−１８２０８７号公報
しかしながら、従来の技術では、十分な低インダクタンス化を図ることが困難であった。積層型半導体装置では、下段に位置する第１半導体素子と上段に位置する第２半導体素子の両方に電源を供給する電源配線を、下段の第１プリント配線板に施し、マザー基板からの電源供給を行う。
第１プリント配線板には、第１半導体素子が実装されるため、上段の第２プリント配線板との接続部は、第１半導体素子を避ける位置に設ける必要がある。このとき、第１プリント配線板において、第２プリント配線板への接続ランド間の間隔とマザー基板への接続ランド間の間隔とが異なったり、各表層のランドの平面位置が異なったりする場合がしばしばある。これにより、第１プリント配線板の第１表層と第２表層とをつなぐ電源配線の経路で折れ曲がりが発生する。この電源配線の折れ曲がりが、電源配線における自己インダクタンスの増加の要因となる。
また、積層型半導体装置に使われるプリント配線板は、コア層とビルドアップ層とで構成されることが多い。コア層のヴィアにビルドアップ層のヴィアを直上に接続するプリント配線板は、歩留まりが低くコストが高くなる。そのため、ビルドアップ層間を接続するヴィアとコア層間のヴィアの位置とをオフセットする必要があり、電源配線の経路に折れ曲がりが発生し、同様に自己インダクタンスの増加の要因となる。
これに対し、第２半導体素子への電源供給用の電源配線の自己インダクタンスを下げるために、第１プリント配線板のマザー基板側の電源ランドの数を増やして電源経路を増やすことが考えられる。しかし、この構成では、マザー基板において積層型半導体装置を搭載する表層の信号配線の引き出しが困難となる。
そこで、本発明は、マザー基板の配線性を確保しながら、第２半導体素子の電源品質を向上させ、第２半導体素子の信号処理動作を安定させることを目的とするものである。
本発明の積層型半導体装置は、第１半導体素子、及び前記第１半導体素子が実装された第１プリント配線板を有する第１半導体パッケージと、第２半導体素子、及び前記第２半導体素子が実装された第２プリント配線板を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備え、前記第１プリント配線板は、マザー基板に対向する第１表層から前記第２プリント配線板に対向する第２表層に延びて配置され、前記第１表層側から入力を受けた第１電源電圧を、前記第２表層側から出力して、前記第２プリント配線板を介して前記第２半導体素子の第１電源端子に供給する第１電源配線を有し、前記第１電源配線は、前記第１表層に設けられた１つ以上の第１電源入力側ランドと、前記第１表層と前記第２表層との間の第１内層に設けられ、前記第１電源入力側ランドに電気的に接続された第１電源パターンと、前記第２表層に設けられ、前記第１電源パターンに並列に電気的に接続された、前記第１電源入力側ランドよりも多い複数の第１電源出力側ランドと、を有することを特徴とする。
本発明によれば、マザー基板の配線性を確保しながら、第２半導体素子の電源品質を向上させ、第２半導体素子の信号処理動作を安定させることができる。
第１実施形態に係る積層型半導体装置を備えたプリント回路板の概略構成を示す断面図である。 第１実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。 第１実施形態の第１インターポーザの各層を示す斜視図である。 第１実施形態の第１インターポーザの各層を示す平面図である。 第２実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。 第２実施形態の第１インターポーザの各層を示す平面図である。 実施例２−１の電源配線を示す斜視図である。 実施例２−２の電源配線を示す斜視図である。 比較例１の電源配線を示す斜視図である。 第３実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。 第３実施形態の第１インターポーザの各層を示す平面図である。 実施例３の電源配線を示す斜視図である。 第４実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。 第４実施形態の第１インターポーザの各層を示す平面図である。 第５実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。 第５実施形態の第１インターポーザの各層を示す平面図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置を備えたプリント回路板の概略構成を示す断面図である。図２は、本発明の第１実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。
プリント回路板１００は、積層型半導体装置２００と、積層型半導体装置２００が実装されたマザー基板５００と、を備えている。積層型半導体装置２００は、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置２００は、第１半導体パッケージとしての下段の半導体パッケージ３００と、第２半導体パッケージとしての上段の半導体パッケージ４００とを有し、半導体パッケージ３００上に半導体パッケージ４００が積層されて構成されている。
半導体パッケージ３００は、第１半導体素子としての下段の半導体素子３０１と、第１プリント配線板（第１インターポーザ）としての下段のインターポーザ３０２と、を有している。半導体パッケージ４００は、第２半導体素子としての上段の半導体素子４０１と、第２プリント配線板（第２インターポーザ）としての上段のインターポーザ４０２と、を有している。インターポーザ３０２，４０２は、平面視四角形の多層基板である。本第１実施形態では、インターポーザ３０２は、コア層３２５とその上下面に形成されたビルドアップ層３２６，３２７とで４層の導体層が構成される多層基板である。半導体素子３０１は、例えばシステムＬＳＩであり、半導体素子４０１は、例えばメモリである。本第１実施形態では、半導体素子３０１，４０１は、同一の電源電圧（第１電源電圧）が供給されて動作するように構成されており、それぞれ電源端子３１１，４１１を有する。
インターポーザ３０２には、第１表層である表層３２１と、第１表層に対して反対側の第２表層である表層３２２と、表層３２１，３２２間に配置された第１内層及び第２内層である内層３２３，３２４とが形成されている。これら層３２１〜３２４は、導体が配置される導体層である。つまり、第１層が表層３２２、第２層が内層３２３、第３層が内層３２４、第４層が表層３２１である。これら層間に例えばガラスエポキシ材等の絶縁体３３３で構成された絶縁層が形成されている。なお、インターポーザ４０２には、導体が配置される導体層として、第３表層である表層４２１と、第４表層である表層４２２と、表層４２１，４２２間に配置された内層とが形成されている。
本第１実施形態では、インターポーザ３０２における内層３２３，３２４は、コア層３２５表面に形成されており、表層３２１，３２２は、ビルドアップ層３２６，３２７表面に形成されている。
インターポーザ３０２の表層３２１は、マザー基板５００の実装面である表層５２１に対向しており、インターポーザ３０２の表層３２２は、インターポーザ４０２の表層４２１に対向している。
半導体素子３０１は、インターポーザ３０２の表層３２２に実装され、半導体素子４０１は、インターポーザ４０２の表層４２２に実装されている。
また、インターポーザ３０２は、表層３２１に配置された複数の接続用の導体ランド３３１を有している。これら導体ランド３３１は、第１ピッチでアレイ状に配列されている。マザー基板５００は、導体ランド３３１に対向するように表層５２１に配置され、導体ランド３３１に対応する数の複数の接続用の導体ランド５３１を有している。これら導体ランド５３１は、導体ランド３３１と同様、第１ピッチでアレイ状に配列されている。
インターポーザ３０２は、表層３２２において半導体素子３０１を避けた位置に配置された複数の接続用の導体ランド３３２を有している。これら導体ランド３３２は、第１ピッチとは異なる第２ピッチでアレイ状に配列されている。インターポーザ４０２は、導体ランド３３２に対向するように表層４２１に配置され、導体ランド３３２に対応する数の複数の接続用の導体ランド４３１を有している。これら導体ランド４３１は、導体ランド３３２と同様、第２ピッチでアレイ状に配列されている。
以上、互いに対向する導体ランド３３２，４３１同士が、接合導体である半田ボール６００により接合されることにより、半導体パッケージ３００上に半導体パッケージ４００が積層された構造となる。また、互いに対向する導体ランド３３１，５３１同士が接合導体である半田ボール７００により接合されることにより、積層型半導体装置２００がマザー基板５００に実装された構造となる。
インターポーザ３０２は、第１電源配線である半導体素子４０１用の電源配線３４０と、半導体素子３０１用の電源配線３５０とを有する。電源配線３４０は、表層３２１から表層３２２に延びて配置されている。そして、電源配線３４０は、第１表層側である表層３２１側、即ちマザー基板５００から入力を受けた第１電源電圧である電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０は、マザー基板５００から供給された電源電圧を、インターポーザ４０２を介して半導体素子４０１の電源端子４１１に供給することができる。
電源配線３５０は、表層３２１から表層３２２に延びて配置されている。そして、電源配線３５０は、表層３２１側、即ちマザー基板５００から入力を受けた第１電源電圧である電源電圧を、表層３２２側から出力して、半導体素子３０１の電源端子３１１に供給することができる。
本第１実施形態では、電源配線３５０は、電源配線３４０とは独立して設けられている。したがって、電源配線３４０に生じた電源ノイズが電源配線３５０に伝搬するのを抑制でき、電源配線３５０に生じた電源ノイズが電源配線３４０に伝搬するのを抑制できる。
図３は、インターポーザ３０２の各層を示す斜視図である。図４は、インターポーザ３０２の各層を示す平面図である。図４（ａ）は第１層である表層３２２、図４（ｂ）は第２層である内層３２３、図４（ｃ）は第３層である内層３２４、図４（ｄ）は第４層である表層３２１を示している。
電源配線３４０は、表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１（３４１１，３４１２）を有している。また、電源配線３４０は、表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２（３４２１，３４２２，３４２３）を有している。また、電源配線３４０は、第１内層である内層３２３に設けられた第１電源パターンである電源パターン３４３を有している。
本第１実施形態では、ランド３４２の数は、ランド３４１の数よりも多い。図３及び図４においては、ランド３４１の数は、２つであるのに対し、ランド３４２の数は、ランド３４１の数よりも多い３つである。
ランド３４１１，３４１２は、電源パターン３４３に、ビルドアップ層３２６の電源ヴィア３４４及びコア層３２５の電源ヴィア３４５等により並列に電気的に接続されている。ランド３４２１，３４２２，３４２３は、電源パターン３４３に、ビルドアップ層３２７の電源ヴィア３４６等により並列に電気的に接続されている。つまり、ランド３４１１，３４１２とランド３４２１，３４２２，３４２３とは、電源パターン３４３等を介して電気的に接続されている。
以下場合に応じて、ランド３４１１，３４１２を第１電源ランド、ランド３４２１，３４２２を第２電源ランド、ランド３４２３を第３電源ランドという。本第１実施形態では、第１電源ランド３４１１に対応して第２電源ランド３４２１が設けられており、第１電源ランド３４１２に対応して第２電源ランド３４２２が設けられている。そして、内層３２３に電源パターン３４３が設けられ、更に、表層３２２に第３電源ランド３４２３が設けられている。これら第１及び第２電源ランド３４１１，３４１２，３４２１，３４２２は、電源パターン３４３の両端部に電気的に接続されている。そして、電源パターン３４３の両端部の間（例えば中央部）に第３電源ランド３４２３が電気的に接続されている。
これらランド３４１１，３４１２は、接合導体である半田ボール７００で、マザー基板５００の導体ランド５３１の一部である導体ランド５４１（図２）に接合されている。また、ランド３４２１，３４２２，３４２３は、接合導体である半田ボール６００で、インターポーザ４０２の導体ランド４３１の一部である導体ランド４４１（図２）に接合されている。これにより、マザー基板５００の導体ランド５４１から供給された直流電圧は、電源配線３４０を経て、半導体素子４０１の電源端子４１１に供給される。
本第１実施形態では、ランド３４２は、表層３２２において半導体素子３０１を避けた周縁に配置されている。そして、電源パターン３４３は、半導体素子３０１を内層３２３に投影した投影領域に重ならない位置に配置されている。ランド３４１は、半導体素子３０１を表層３２１に投影した投影領域に重ならない位置に配置されている。
一方、電源配線３５０は、表層３２１に設けられた導体ランド３３１の一部であって、電源入力側ランドであるランド３５１を有している。また、電源配線３５０は、第１内層である内層３２３に設けられた電源パターン３５３を有している。
ランド３５１は、電源パターン３５３に、ビルドアップ層３２６の電源ヴィア３５４及びコア層３２５の電源ヴィア３５５等により電気的に接続されている。電源パターン３５３は、ビルドアップ層３２７の電源ヴィア３５６等により半導体素子３０１の電源端子３１１（図２）に電気的に接続されている。
本第１実施形態では、電源パターン３５３は、半導体素子３０１を内層３２３に投影した投影領域よりも大きく形成され、この投影領域を含む位置に配置されている。また、ランド３５１は、半導体素子３０１に対向する位置、即ち半導体素子３０１を表層３２１に投影した投影領域に配置されている。
電源配線３４０において、表層３２１のランド３４１１，３４１２と、表層３２２のランド３４２１，３４２２とを接続する電源ヴィア３４４，３４５，３４６等により、電源経路に折れ曲がりが発生する。
本第１実施形態によれば、電源配線３４０において、ランド３４２の数がランド３４１の数よりも多く、電源パターン３４３からの電源経路の分岐数が増えるため、電源配線３４０の自己インダクタンスが低減する。したがって、半導体素子４０１への電源品質を向上させ、半導体素子４０１の信号処理動作を安定させることができる。また、ランド３４１の数がランド３４２の数よりも少ないので、マザー基板５００の表層５２１における信号配線の配線性を確保することができる。
また、電源パターン３４３と電源パターン３５３とは、同一の内層３２３に配置しているので、別々の層に配置する場合よりも層数を削減することが可能である。したがって、コストダウンを図ることができる。
また、電源パターン３４３と電源パターン３５３とを別々の層に配置する場合よりも、パターン３４３，３５３同士の磁気結合を低減させることができる。したがって、電源パターン３４３，３５３の干渉問題、つまり一方の電源パターンから他方の電源パターンへの電源ノイズの伝搬を低減することができる。
また、本第１実施形態では、電源パターン３４３の両端部は、電源ヴィア３４４，３４５を介してランド３４１１，３４１２に電気的に接続されており、また、電源ヴィア３４６を介してランド３４２１，３４２２に電気的に接続されている。これにより、電源パターン３４３においてスタブとなることがなく、電源配線３４０の自己インダクタンスが更に低減する。したがって、半導体素子４０１への電源品質が更に向上し、半導体素子４０１の信号処理動作が更に安定する。
また、本第１実施形態では、ランド３４１２が、表層３２１の隅部に配置されている。したがって、マザー基板５００の表層５２１における信号配線の配置がさらに容易となり、配線性がさらに向上する。
［第２実施形態］
次に、本発明の第２実施形態に係る積層型半導体装置を備えたプリント回路板について説明する。図５は、本発明の第２実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。図６は、第１インターポーザの各層を示す平面図である。図６（ａ）は第１層、図６（ｂ）は第２層、図６（ｃ）は第３層、図６（ｄ）は第４層を示している。なお、本第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
本第２実施形態のプリント回路板１００Ａは、積層型半導体装置２００Ａと、積層型半導体装置２００Ａが実装されたマザー基板５００Ａと、を備えている。積層型半導体装置２００Ａは、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置２００Ａは、第１半導体パッケージとしての下段の半導体パッケージ３００Ａと、第２半導体パッケージとしての上段の半導体パッケージ４００Ａとを有し、半導体パッケージ３００Ａ上に半導体パッケージ４００Ａが積層されて構成されている。
半導体パッケージ３００Ａは、上記第１実施形態と同様の半導体素子３０１と、第１プリント配線板（第１インターポーザ）としての下段のインターポーザ３０２Ａと、を有している。半導体パッケージ４００Ａは、上記第１実施形態と同様の半導体素子４０１と、第２プリント配線板（第２インターポーザ）としての上段のインターポーザ４０２Ａと、を有している。インターポーザ３０２Ａ，４０２Ａは、上記第１実施形態と同様、平面視四角形の４層の多層基板である。即ち、図６に示す第１層が第２表層である表層３２２、第２層が第１内層である内層３２３、第３層が第２内層である内層３２４、第４層が第１表層である表層３２１である。
インターポーザ３０２Ａは、半導体素子３０１用の電源配線３５０の他、上記第１実施形態の電源配線３４０と同様の構成の半導体素子４０１用の電源配線を複数有しており、本第２実施形態では、２つの電源配線３４０１，３４０２を有している。
電源配線３４０１，３４０２は、第１表層である表層３２１から第２表層である表層３２２に延びて配置されている。そして、電源配線３４０１，３４０２は、第１表層側である表層３２１側、即ちマザー基板５００Ａから入力を受けた第１電源電圧である電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０１，３４０２は、マザー基板５００Ａから供給された電源電圧を、インターポーザ４０２Ａを介して半導体素子４０１の電源端子４１１に供給することができる。
以下、電源配線３４０１，３４０２の具体的な構成について説明する。電源配線３４０１は、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１（３４１１−１，３４１２−１）を有している。また、電源配線３４０１は、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２（３４２１−１，３４２２−１，３４２３−１）を有している。また、電源配線３４０１は、第１内層である内層３２３に設けられた第１電源パターンである電源パターン３４３１を有している。
ランド３４１１−１，３４１２−１は、電源パターン３４３１に、ビルドアップ層３２６（図１）の電源ヴィア３４４及びコア層３２５（図１）の電源ヴィア３４５等により並列に電気的に接続されている。ランド３４２１−１，３４２２−１，３４２３−１は、電源パターン３４３１に、ビルドアップ層３２７（図１）の電源ヴィア３４６等により並列に電気的に接続されている。つまり、ランド３４１１−１，３４１２−１とランド３４２１−１，３４２２−１，３４２３−１とは、電源パターン３４３１等を介して電気的に接続されている。
同様に、電源配線３４０２は、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１（３４１１−２，３４１２−２）を有している。また、電源配線３４０２は、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２（３４２１−２，３４２２−２，３４２３−２）を有している。また、電源配線３４０２は、第１内層である内層３２３に設けられた第１電源パターンである電源パターン３４３２を有している。
ランド３４１１−２，３４１２−２は、電源パターン３４３２に、ビルドアップ層３２６（図１）の電源ヴィア３４４及びコア層３２５（図１）の電源ヴィア３４５等により並列に電気的に接続されている。ランド３４２１−２，３４２２−２，３４２３−２は、電源パターン３４３２に、ビルドアップ層３２７（図１）の電源ヴィア３４６等により並列に電気的に接続されている。つまり、ランド３４１１−２，３４１２−２とランド３４２１−２，３４２２−２，３４２３−２とは、電源パターン３４３２等を介して電気的に接続されている。
以下場合に応じて、ランド３４１１−１，３４１２−１，３４１１−２，３４１２−２を第１電源ランド、ランド３４２１−１，３４２２−１，３４２１−２，３４２２−２を第２電源ランド、ランド３４２３−１，３４２３−２を第３電源ランドという。本第２実施形態では、第１電源ランド３４１１−１に対応して第２電源ランド３４２１−１が設けられており、第１電源ランド３４１２−１に対応して第２電源ランド３４２２−１が設けられている。同様に、第１電源ランド３４１１−２に対応して第２電源ランド３４２１−２が設けられており、第１電源ランド３４１２−２に対応して第２電源ランド３４２２−２が設けられている。そして、内層３２３に電源パターン３４３１，３４３２が設けられ、更に、表層３２２に第３電源ランド３４２３−１，３４２３−２が設けられている。これら第１及び第２電源ランド３４１１−１，３４１２−１，３４２１−１，３４２２−１は、電源パターン３４３１の両端部に電気的に接続されている。また、第１及び第２電源ランド３４１１−２，３４１２−２，３４２１−２，３４２２−２は、電源パターン３４３２の両端部に電気的に接続されている。そして、電源パターン３４３１の両端部の間（例えば中央部）に第３電源ランド３４２３−１が電気的に接続されている。また、電源パターン３４３２の両端部の間（例えば中央部）に第３電源ランド３４２３−２が電気的に接続されている。
これらランド３４１は、接合導体である半田ボール７００で、マザー基板５００Ａの導体ランド５３１（図１）の一部である導体ランド５４１Ａに接合されている。また、ランド３４２は、接合導体である半田ボール６００で、インターポーザ４０２Ａの導体ランド４３１（図１）の一部である導体ランド４４１Ａに接合されている。これにより、マザー基板５００Ａの導体ランド５４１Ａから供給された直流電圧は、電源配線３４０１，３４０２を経て、半導体素子４０１の電源端子４１１に供給される。
ランド３４２は、表層３２２において半導体素子３０１を避けた周縁に配置されている。そして、電源パターン３４３は、半導体素子３０１を内層３２３に投影した投影領域に重ならない位置に配置されている。ランド３４１は、半導体素子３０１を表層３２１に投影した投影領域に重ならない位置に配置されている。
以上の構成により、いずれの電源配線３４０１，３４０２においても自己インダクタンスが低減する。したがって、半導体素子４０１への電源品質が向上し、半導体素子４０１の信号処理動作が安定する。
本第２実施形態では、電源パターン３４３１（３４３２）の両端部は、電源ヴィア３４４，３４５を介してランド３４１１−１，３４１２−１（３４１１−２，３４１２−２）に電気的に接続されている。また、電源パターン３４３１（３４３２）の両端部は、電源ヴィア３４６を介してランド３４２１−１，３４２２−１（３４２１−２，３４２２−２）に電気的に接続されている。これにより、電源パターン３４３１，３４３２においてスタブとなることがなく、電源配線３４０の自己インダクタンスが更に低減する。したがって、半導体素子４０１への電源品質が更に向上し、半導体素子４０１の信号処理動作が更に安定する。
また、本第２実施形態では、ランド３４１１−１，３４１２−１，３４１１−２，３４１２−２は、表層３２１における四隅部に配置されており、ランド３４２１−１，３４２２−１，３４２１−２，３４２２−２は、表層３２２における四隅部に配置されている。更に、電源パターン３４３１，３４３２は、内層３２３における互いに対向する２辺の周縁に配置されている。この構成により、複数の半田ボール７００のうち、インターポーザ３０２Ａの辺中央に位置する部分の半田ボールを、半導体素子３０１からマザー基板５００Ａに伝送する信号配線や電源に使用することができる。つまりマザー基板５００Ａにおける積層型半導体装置２００Ａへの配線自由度が向上する。
（実施例２）
第２実施形態について、インダクタンス効果を検証するために電磁界解析を行った。解析は、市販のＡＮＳＹＳ社製の３次元境界要素法による準静電磁界解析ツールであるＱ３Ｄを使用した。
図７は、実施例２−１の電源配線を示す斜視図である。図８は、実施例２−２の電源配線を示す斜視図である。実施例２−２は、実施例２−１に対して、ランド３４２３−１，３４２３−２の位置が異なる場合を示す。図９は、比較例１の電源配線を示す斜視図である。
図９に示す比較例１の電源配線は、ランド３４１とランド３４２との数が同一であり、また、電源パターン３４３を有していない構成であり、マザー基板５００Ａから半導体パッケージ４００Ａへの経路で折れ曲がりが発生している。この図９では、ランド３４１とランド３４２とを４箇所設けて、ランド３４１，３４２同士を折り曲げ配線により接続している。
これら図７〜図９に対して、解析に用いた条件を表１に示す。
Figure 0005991750
ここで、便宜的に半田ボール６００，７００の径はモデル化が複雑になるため、各々対応するランドの径と半田ボールの高さで定義する円柱モデルで代替えしている。また解析時のグラウンド定義は無限遠として解析した。
なお、実施例２−１では、第１電源ランド３４１１−１，３４１２−１と第３電源ランド３４２３−１とのずれ量、及び第１電源ランド３４１１−２，３４１２−２と第３電源ランド３４２３−２とのずれ量を、６ｍｍとしている。また、実施例２−２では、第１電源ランド３４１１−１と第３電源ランド３４２３−１とのずれ量、及び第１電源ランド３４１１−２と第３電源ランド３４２３−２とのずれ量を、６ｍｍとしている。また、比較例１では、ランド３４１とランド３４２とのずれ量を、実施例２−１のランド３４１１，３４１２とランド３４２３とのずれ量と同じとし、６ｍｍとしている。
インダクタンス結果は、比較例１の０．３１９ｎＨに対し、実施例２−１では０．１３１ｎＨ、実施例２−２では０．１３３ｎＨとなり、比較例１よりも自己インダクタンスが減少する結果を得られた。また実施例２−２に対しては、実施例２−１とほぼ同等であるが、電源パターン３４３１，３４３２がスタブとなる分、実施例２−１よりも自己インダクタンスが若干高い。したがって、実施例２−１の形態がより望ましいことがわかった。
以上の結果から、ローコストな基板形態で配線層を増やすことなく、マザー基板５００Ａから半導体素子４０１へ供給する電源配線３４０１，３４０２の自己インダクタンスの増加を抑えることができる。また、ランド３４１で形成されるマザー基板５００Ａとの接続数を減らすことができる。
［第３実施形態］
次に、本発明の第３実施形態に係る積層型半導体装置を備えたプリント回路板について説明する。図１０は、本発明の第３実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。図１１は、第１インターポーザの各層を示す平面図である。図１１（ａ）は第１層、図１１（ｂ）は第２層、図１１（ｃ）は第３層、図１１（ｄ）は第４層を示している。なお、本第３実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
本第３実施形態のプリント回路板１００Ｂは、積層型半導体装置２００Ｂと、積層型半導体装置２００Ｂが実装されたマザー基板５００Ｂと、を備えている。積層型半導体装置２００Ｂは、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置２００Ｂは、第１半導体パッケージとしての下段の半導体パッケージ３００Ｂと、第２半導体パッケージとしての上段の半導体パッケージ４００Ｂとを有し、半導体パッケージ３００Ｂ上に半導体パッケージ４００Ｂが積層されて構成されている。
半導体パッケージ３００Ｂは、上記第１実施形態と同様の半導体素子３０１と、第１プリント配線板（第１インターポーザ）としての下段のインターポーザ３０２Ｂと、を有している。半導体パッケージ４００Ｂは、上記第１実施形態と同様の半導体素子４０１と、第２プリント配線板（第２インターポーザ）としての上段のインターポーザ４０２Ｂと、を有している。インターポーザ３０２Ｂ，４０２Ｂは、上記第１実施形態と同様、平面視四角形の４層の多層基板である。即ち、図１１に示す第１層が第２表層である表層３２２、第２層が第１内層である内層３２３、第３層が第２内層である内層３２４、第４層が第１表層である表層３２１である。
インターポーザ３０２Ｂは、半導体素子３０１用の電源配線３５０の他、上記第１実施形態の電源配線３４０とは異なる構成の半導体素子４０１用の電源配線３４０Ｂを有している。
電源配線３４０Ｂは、第１表層である表層３２１から第２表層である表層３２２に延びて配置されている。そして、電源配線３４０Ｂは、第１表層側である表層３２１側、即ちマザー基板５００Ｂから入力を受けた第１電源電圧である電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０Ｂは、マザー基板５００Ｂから供給された電源電圧を、インターポーザ４０２Ｂを介して半導体素子４０１の電源端子４１１に供給することができる。
以下、電源配線３４０Ｂの具体的な構成について説明する。電源配線３４０Ｂは、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１Ｂ（３４１Ｂ１，３４１Ｂ２，３４１Ｂ３，３４１Ｂ４）を有している。また、電源配線３４０Ｂは、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２Ｂ（３４２Ｂ１〜３４２Ｂ８）を有している。また、電源配線３４０Ｂは、第１内層である内層３２３に設けられた第１電源パターンである電源パターン３４３Ｂを有している。
本第３実施形態では、ランド３４２Ｂの数は、ランド３４１Ｂの数よりも多い。具体的には、ランド３４１Ｂの数は、４つであるのに対し、ランド３４２Ｂの数は、ランド３４１Ｂの数よりも多い８つである。
ランド３４１Ｂ１〜３４１Ｂ４は、電源パターン３４３Ｂに、ビルドアップ層３２６（図１）の電源ヴィア３４４及びコア層３２５（図１）の電源ヴィア３４５等により並列に電気的に接続されている。ランド３４２Ｂ１〜３４２８は、電源パターン３４３Ｂに、ビルドアップ層３２７（図１）の電源ヴィア３４６等により並列に電気的に接続されている。つまり、ランド３４１Ｂ１〜３４１Ｂ４とランド３４２Ｂ１〜３４２Ｂ８とは、電源パターン３４３Ｂ等を介して電気的に接続されている。
以下場合に応じて、ランド３４１Ｂ１〜３４１Ｂ４を第１電源ランド、ランド３４２Ｂ１〜３４２Ｂ４を第２電源ランド、ランド３４２Ｂ５〜３４２Ｂ８を第３電源ランドという。本第３実施形態では、第１電源ランド３４１Ｂ１に対応して第２電源ランド３４２Ｂ１が設けられており、第１電源ランド３４１Ｂ２に対応して第２電源ランド３４２Ｂ２が設けられている。また、第１電源ランド３４１Ｂ３に対応して第２電源ランド３４２Ｂ３が設けられており、第１電源ランド３４１Ｂ４に対応して第２電源ランド３４２Ｂ４が設けられている。そして、内層３２３に電源パターン３４３Ｂが設けられ、更に、表層３２２に第３電源ランド３４２Ｂ５〜３４２Ｂ８が設けられている。第１電源ランド３４１Ｂ１〜３４１Ｂ４及び第２電源ランド３４２Ｂ１〜３４２Ｂ４は、電源パターン３４３Ｂに電気的に接続されている。更に、電源パターン３４３Ｂには、第３電源ランド３４２Ｂ５〜３４２Ｂ８が電気的に接続されている。
これらランド３４１Ｂは、接合導体である半田ボール７００で、マザー基板５００Ｂの導体ランド５３１（図１）の一部である導体ランド５４１Ｂに接合されている。また、ランド３４２Ｂは、接合導体である半田ボール６００で、インターポーザ４０２Ｂの導体ランド４３１（図１）の一部である導体ランド４４１Ｂに接合されている。これにより、マザー基板５００Ｂの導体ランド５４１Ｂから供給された直流電圧は、電源配線３４０Ｂを経て、半導体素子４０１の電源端子４１１に供給される。
ランド３４２Ｂは、表層３２２において半導体素子３０１を避けた周縁に配置されている。そして、電源パターン３４３Ｂは、半導体素子３０１を内層３２３に投影した投影領域に重ならない位置に配置されている。ランド３４１Ｂは、半導体素子３０１を表層３２１に投影した投影領域に重ならない位置に配置されている。
以上の構成により、電源配線３４０Ｂにおいても自己インダクタンスが低減する。したがって、半導体素子４０１への電源品質が向上し、半導体素子４０１の信号処理動作が安定する。
また、本第３実施形態では、第１電源ランド３４１Ｂ１〜３４１Ｂ４は、表層３２１における四隅部に配置されており、第２電源ランド３４２Ｂ１〜３４２Ｂ４は、表層３２２における四隅部に配置されている。更に、電源パターン３４３Ｂは、半導体素子３０１を内層３２３に投影した投影領域を囲む形状に形成されており、本第３実施形態では、内層３２３における４辺の周縁に配置されている。つまり、電源パターン３４３Ｂは、リング形状に形成されている。この構成により、複数の半田ボール７００のうち、インターポーザ３０２Ｂの辺中央に位置する部分の半田ボールを、半導体素子３０１からマザー基板５００Ｂに伝送する信号配線や電源に使用することができる。つまりマザー基板５００Ｂにおける積層型半導体装置２００Ｂへの配線自由度が向上する。また、第３電源ランド３４２Ｂ５〜３４２Ｂ８を任意の位置に設けることができ、半導体素子４０１への配線自由度が向上する。
（実施例３）
第３実施形態について、インダクタンス効果を検証するために電磁界解析を行った。図１２は、実施例３の電源配線を示す斜視図である。この図１２において、図１１とは、電源配線の構造が若干異なる。まず、第１電源ランド３４１Ｂ１，３４１Ｂ３の配置位置が異なり、これら第１電源ランド３４１Ｂ１，３４１Ｂ３は隅部ではなく、辺部の略中央に配置している。また、第２電源ランド３４２Ｂ１，３４２Ｂ３も第１電源ランド３４１Ｂ１，３４１Ｂ３と同様、隅部ではなく、辺部の略中央に配置している。更に、第３電源ランドは、数も配置位置も異なり、隅部に２つ配置した第３電源ランド３４２Ｂ５，３４２Ｂ６からなる。
以下、図１２に対して、解析に用いた条件を表２に示す。なお、表２には、比較として、実施例２−１の結果を併記する。
Figure 0005991750
実施例３では、０．１２９ｎＨとなり、実施例２−１の０．１３１ｎＨと同等以上の結果を示した。
以上の結果から、電源配線における自己インダクタンスを更に低減することができる。また、第３電源ランド３４２Ｂ５，３４２Ｂ６は任意の位置に配置にすることができるため、半導体素子４０１への配線自由度が向上する。
［第４実施形態］
次に、本発明の第４実施形態に係る積層型半導体装置を備えたプリント回路板について説明する。図１３は、本発明の第４実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。図１４は、第１インターポーザの各層を示す平面図である。図１４（ａ）は第１層、図１４（ｂ）は第２層、図１４（ｃ）は第３層、図１４（ｄ）は第４層を示している。なお、本第４実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
本第４実施形態のプリント回路板１００Ｃは、積層型半導体装置２００Ｃと、積層型半導体装置２００Ｃが実装されたマザー基板５００Ｃと、を備えている。積層型半導体装置２００Ｃは、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置２００Ｃは、第１半導体パッケージとしての下段の半導体パッケージ３００Ｃと、第２半導体パッケージとしての上段の半導体パッケージ４００Ｃとを有し、半導体パッケージ３００Ｃ上に半導体パッケージ４００Ｃが積層されて構成されている。
半導体パッケージ３００Ｃは、上記第１実施形態と同様の半導体素子３０１と、第１プリント配線板（第１インターポーザ）としての下段のインターポーザ３０２Ｃと、を有している。半導体パッケージ４００Ｃは、第２半導体素子としての上段の半導体素子４０１Ｃと、第２プリント配線板（第２インターポーザ）としての上段のインターポーザ４０２Ｃと、を有している。インターポーザ３０２Ｃ，４０２Ｃは、上記第１実施形態と同様、平面視四角形の４層の多層基板である。即ち、図１４に示す第１層が第２表層である表層３２２、第２層が第１内層である内層３２３、第３層が第２内層である内層３２４、第４層が第１表層である表層３２１である。半導体素子３０１は、例えばシステムＬＳＩであり、半導体素子４０１Ｃは、例えばメモリである。
本第４実施形態では、半導体素子４０１Ｃは、高電圧である第１電源電圧と、第１電源電圧よりも低電圧である第２電源電圧とが供給されて動作するように構成されている。半導体素子４０１Ｃは、第１電源電圧が供給される第１電源端子としての高電圧用の電源端子４１１Ｈと、第２電源電圧が供給される第２電源端子としての低電圧用の電源端子４１１Ｌとを有する。
インターポーザ３０２Ｃは、半導体素子３０１用の電源配線３５０の他、半導体素子４０１Ｃ用に、第１電源配線である高電圧用の電源配線３４０Ｈと、第２電源配線である低電圧用の電源配線３４０Ｌとを有している。
電源配線３４０Ｈ，３４０Ｌは、表層３２１から表層３２２に延びて配置されている。電源配線３４０Ｈは、第１表層側である表層３２１側、即ちマザー基板５００Ｃから入力を受けた第１電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０Ｈは、マザー基板５００Ｃから供給された第１電源電圧を、インターポーザ４０２Ｃを介して半導体素子４０１Ｃの電源端子４１１Ｈに供給することができる。
また、電源配線３４０Ｌは、第１表層側である表層３２１側、即ちマザー基板５００Ｃから入力を受けた第２電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０Ｌは、マザー基板５００Ｃから供給された第２電源電圧を、インターポーザ４０２Ｃを介して半導体素子４０１Ｃの電源端子４１１Ｌに供給することができる。
以下、電源配線３４０Ｈ，３４０Ｌの構成について具体的に説明する。電源配線３４０Ｈは、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１Ｈ（３４１Ｈ１〜３４１Ｈ４）を有している。また、電源配線３４０Ｈは、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２Ｈ（３４２Ｈ１〜３４１Ｈ８）を有している。また、電源配線３４０Ｈは、第１内層である内層３２３に設けられた第１電源パターンである電源パターン３４３Ｈを有している。つまり、電源パターン３４３Ｈは、表層３２２を第１層とすると、第２層に設けられている。
本第４実施形態では、ランド３４２Ｈの数は、ランド３４１Ｈの数よりも多い。具体的には、ランド３４１Ｈの数は、４つであるのに対し、ランド３４２Ｈの数は、ランド３４１Ｈの数よりも多い８つである。
ランド３４１Ｈは、電源パターン３４３Ｈに、ビルドアップ層３２６（図１）の電源ヴィア３４４Ｈ及びコア層３２５（図１）の電源ヴィア３４５Ｈ等により並列に電気的に接続されている。
ランド３４２Ｈは、電源パターン３４３Ｈに、ビルドアップ層３２７（図１）の電源ヴィア３４６Ｈ等により並列に電気的に接続されている。つまり、ランド３４１Ｈとランド３４２Ｈとは、電源パターン３４３Ｈ等を介して電気的に接続されている。
また、電源配線３４０Ｌは、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第２電源入力側ランドである１つ以上のランド３４１Ｌ（３４１Ｌ１〜３４１Ｌ４）を有している。また、電源配線３４０Ｌは、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第２電源出力側ランドである複数のランド３４２Ｌ（３４２Ｌ１〜３４２Ｌ８）を有している。また、電源配線３４０Ｌは、第１表層と第１内層との間の第２内層である内層３２４に設けられた第２電源パターンである電源パターン３４３Ｌを有している。つまり、電源パターン３４３Ｌは、表層３２２を第１層とすると、第３層に設けられている。
本第４実施形態では、ランド３４２Ｌの数は、ランド３４１Ｌの数よりも多い。具体的には、ランド３４１Ｌの数は、４つであるのに対し、ランド３４２Ｌの数は、ランド３４１Ｌの数よりも多い８つである。
ランド３４１Ｌは、電源パターン３４３Ｌに、ビルドアップ層３２６（図１）の電源ヴィア３４４Ｌ等により並列に電気的に接続されている。
ランド３４２Ｌは、電源パターン３４３Ｌに、コア層３２５（図１）の電源ヴィア３４５Ｌ、及びビルドアップ層３２７（図１）の電源ヴィア３４６Ｌ等により並列に電気的に接続されている。つまり、ランド３４１Ｌとランド３４２Ｌとは、電源パターン３４３Ｌ等を介して電気的に接続されている。
以下場合に応じて、ランド３４１Ｈ１〜３４１Ｈ４を第１高電圧用電源ランド、ランド３４２Ｈ１〜３４２Ｈ４を第２高電圧用電源ランド、ランド３４２Ｈ５〜３４２Ｈ８を第３高電圧用電源ランドという。本第４実施形態では、第１高電圧用電源ランド３４１Ｈ１に対応して第２高電圧用電源ランド３４２Ｈ１が設けられており、第１高電圧用電源ランド３４１Ｈ２に対応して第２高電圧用電源ランド３４２Ｈ２が設けられている。また、第１高電圧用電源ランド３４１Ｈ３に対応して第２高電圧用電源ランド３４２Ｈ３が設けられており、第１高電圧用電源ランド３４１Ｈ４に対応して第２高電圧用電源ランド３４２Ｈ４が設けられている。そして、内層３２３に電源パターン３４３Ｈが設けられ、更に、表層３２２に第３高電圧用電源ランド３４２Ｈ５〜３４２Ｈ８が設けられている。第１高電圧用電源ランド３４１Ｈ１〜３４１Ｈ４及び第２高電圧用電源ランド３４２Ｈ１〜３４２Ｈ４は、電源パターン３４３Ｈに電気的に接続されている。更に、電源パターン３４３Ｈには、第３高電圧用電源ランド３４２Ｈ５〜３４２Ｈ８が電気的に接続されている。
また、場合に応じて、ランド３４１Ｌ１〜３４１Ｌ４を第１低電圧用電源ランド、ランド３４２Ｌ１〜３４２Ｌ４を第２低電圧用電源ランド、ランド３４２Ｌ５〜３４２Ｌ８を第３低電圧用電源ランドという。本第４実施形態では、第１低電圧用電源ランド３４１Ｌ１に対応して第２低電圧用電源ランド３４２Ｌ１が設けられており、第１低電圧用電源ランド３４１Ｌ２に対応して第２低電圧用電源ランド３４２Ｌ２が設けられている。また、第１低電圧用電源ランド３４１Ｌ３に対応して第２低電圧用電源ランド３４２Ｌ３が設けられており、第１低電圧用電源ランド３４１Ｌ４に対応して第２低電圧用電源ランド３４２Ｌ４が設けられている。そして、内層３２４に電源パターン３４３Ｌが設けられ、更に、表層３２２に第３低電圧用電源ランド３４２Ｌ５〜３４２Ｌ８が設けられている。第１低電圧用電源ランド３４１Ｌ１〜３４１Ｌ４及び第２低電圧用電源ランド３４２Ｌ１〜３４２Ｌ４は、電源パターン３４３Ｌに電気的に接続されている。更に、電源パターン３４３Ｌには、第３低電圧用電源ランド３４２Ｌ５〜３４２Ｌ８が電気的に接続されている。
これらランド３４１Ｈ，３４１Ｌは、接合導体である半田ボール７００で、マザー基板５００Ｃの導体ランド５３１（図１）の一部である導体ランド５４１Ｈ，５４１Ｌに接合されている。また、ランド３４２Ｈ，３４２Ｌは、接合導体である半田ボール６００で、インターポーザ４０２Ｃの導体ランド４３１（図１）の一部である導体ランド４４１Ｈ，４４１Ｌに接合されている。これにより、マザー基板５００Ｃの導体ランド５４１Ｈ，５４１Ｌから供給された直流電圧は、電源配線３４０Ｈ，３４０Ｌを経て、半導体素子４０１Ｃの電源端子４１１Ｈ，４１１Ｌに供給される。
ランド３４２Ｈ，３４２Ｌは、表層３２２において半導体素子３０１を避けた周縁に配置されている。そして、電源パターン３４３Ｈは、半導体素子３０１を内層３２３に投影した投影領域に重ならない位置に配置されている。電源パターン３４３Ｌは、半導体素子３０１を内層３２４に投影した投影領域に重ならない位置に配置されている。ランド３４１Ｈ，３４１Ｌは、半導体素子３０１を表層３２１に投影した投影領域に重ならない位置に配置されている。
以上の構成により、いずれの電源配線３４０Ｈ，３４０Ｌにおいても自己インダクタンスが低減する。したがって、半導体素子４０１Ｃへの電源品質が向上し、半導体素子４０１Ｃの信号処理動作が安定する。
また、本第４実施形態では、第１高電圧用電源ランド３４１Ｈ１〜３４１Ｈ４は、表層３２１における四隅部に配置されており、第２高電圧用電源ランド３４２Ｈ１〜３４２Ｈ４は、表層３２２における四隅部に配置されている。同様に、第１低電圧用電源ランド３４１Ｌ１〜３４１Ｌ４は、表層３２１における四隅部に配置されており、第２低電圧用電源ランド３４２Ｌ１〜３４２Ｌ４は、表層３２２における四隅部に配置されている。
更に、電源パターン３４３Ｈは、半導体素子３０１を内層３２３に投影した投影領域を囲む形状に形成されており、本第４実施形態では、内層３２３における４辺の周縁に配置されている。つまり、電源パターン３４３Ｈは、リング形状に形成されている。同様に、電源パターン３４３Ｌは、半導体素子３０１を内層３２４に投影した投影領域を囲む形状に形成されており、本第４実施形態では、内層３２４における４辺の周縁に配置されている。つまり、電源パターン３４３Ｌは、リング形状に形成されている。
これらの構成により、複数の半田ボール７００のうち、インターポーザ３０２Ｃの辺中央に位置する部分の半田ボールを、半導体素子３０１からマザー基板５００Ｃに伝送する信号配線や電源に使用することができる。つまりマザー基板５００Ｃにおける積層型半導体装置２００Ｃへの配線自由度が向上する。また、第３高電圧用電源ランド３４２Ｈ５〜３４２Ｈ８、及び第３低電圧用電源ランド３４２Ｌ５〜３４２Ｌ８を任意の位置に設けることができ、半導体素子４０１Ｃへの配線自由度が向上する。
また、一般に、高電圧用の電源配線に対して低電圧用の電源配線はノイズ耐性が低いものであるが、本第４実施形態では、電源パターン３４３Ｌを電源パターン３４３Ｈよりも表層３２１に近づけている。これにより、電源配線３４０Ｌの自己インダクタンスは、電源配線３４０Ｈの自己インダクタンスよりも低くなり、半導体素子４０１Ｃへの電源品質が更に向上し、半導体素子４０１Ｃの信号処理動作が更に安定する。
（実施例４）
第４実施形態について、インダクタンス効果を検証するために電磁界解析を行った。解析条件を表３に示す。なお、これまでと同様に、グラウンド定義は無限遠とし、半田ボールのモデルは円柱モデルとして解析した。
Figure 0005991750
解析した結果、高電圧用の電源配線３４０Ｈの自己インダクタンスが０．１２９ｎＨ、低電圧用の電源配線３４０Ｌの自己インダクタンスが０．１２１ｎＨとなり、電源配線３４０Ｌにおいて、更なる自己インダクタンスの低減が確認できた。
［第５実施形態］
次に、本発明の第５実施形態に係る積層型半導体装置を備えたプリント回路板について説明する。図１５は、本発明の第５実施形態に係る積層型半導体装置を備えたプリント回路板の模式図である。図１６は、第１インターポーザの各層を示す平面図である。図１６（ａ）は第１層、図１６（ｂ）は第２層、図１６（ｃ）は第３層、図１６（ｄ）は第４層を示している。なお、本第５実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
本第５実施形態のプリント回路板１００Ｄは、積層型半導体装置２００Ｄと、積層型半導体装置２００Ｄが実装されたマザー基板５００Ｄと、を備えている。積層型半導体装置２００Ｄは、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置２００Ｄは、第１半導体パッケージとしての下段の半導体パッケージ３００Ｄと、第２半導体パッケージとしての上段の半導体パッケージ４００Ｄとを有し、半導体パッケージ３００Ｄ上に半導体パッケージ４００Ｄが積層されて構成されている。
半導体パッケージ３００Ｄは、第１半導体素子としての下段の半導体素子３０１Ｄと、第１プリント配線板（第１インターポーザ）としての下段のインターポーザ３０２Ｄと、を有している。半導体パッケージ４００Ｄは、第２半導体素子としての上段の半導体素子４０１Ｄと、第２プリント配線板（第２インターポーザ）としての上段のインターポーザ４０２Ｄと、を有している。インターポーザ３０２Ｄ，４０２Ｄは、上記第１実施形態と同様、平面視四角形の４層の多層基板である。即ち、図１６に示す第１層が第２表層である表層３２２、第２層が内層である内層３２３、第３層が内層である内層３２４、第４層が第１表層である表層３２１である。半導体素子３０１Ｄは、例えばシステムＬＳＩであり、半導体素子４０１Ｄは、例えばメモリである。
本第５実施形態では、半導体素子３０１Ｄ，４０１Ｄは、同一の電源電圧（第１電源電圧）が供給されて動作するように構成されている。半導体素子３０１Ｄは、電源端子３１１Ｅと、グラウンド端子３１１Ｇとを有している。半導体素子４０１Ｄは、第１電源端子としての電源端子４１１Ｅと、グラウンド端子４１１Ｇとを有している。
インターポーザ３０２Ｄは、半導体素子３０１Ｄ用の電源配線３５０Ｅと、半導体素子３０１Ｄ用のグラウンド配線３５０Ｇとを有している。更に、インターポーザ３０２Ｄは、第１電源配線である半導体素子４０１Ｄ用の電源配線３４０Ｅと、半導体素子４０１Ｄ用のグラウンド配線３４０Ｇとを有している。
電源配線３４０Ｅ，３５０Ｅ及びグラウンド配線３４０Ｇ，３５０Ｇは、表層３２１から表層３２２に延びて配置されている。
電源配線３４０Ｅは、第１表層側である表層３２１側、即ちマザー基板５００Ｄから入力を受けた第１電源電圧である電源電圧を、第２表層側である表層３２２側から出力する。これにより、電源配線３４０Ｅは、マザー基板５００Ｄから供給された電源電圧を、インターポーザ４０２Ｄを介して半導体素子４０１Ｄの電源端子４１１Ｅに供給することができる。
電源配線３５０Ｅは、表層３２１側、即ちマザー基板５００から入力を受けた第１電源電圧である電源電圧を、表層３２２側から出力して、半導体素子３０１Ｄの電源端子３１１Ｅに供給することができる。
また、グラウンド配線３４０Ｇは、表層３２１側がマザー基板５００Ｄに電気的に接続され、表層３２２側がインターポーザ４０２Ｄを介して半導体素子４０１Ｄのグラウンド端子４１１Ｇに電気的に接続されている。また、グラウンド配線３５０Ｇは、表層３２１側がマザー基板５００Ｄに電気的に接続され、表層３２２側が半導体素子３０１Ｄのグラウンド端子３１１Ｇに電気的に接続されている。
本第５実施形態では、電源配線３５０Ｅは、電源配線３４０Ｅとは独立して設けられている。したがって、電源配線３４０Ｅに生じた電源ノイズが電源配線３５０Ｅに伝搬するのを抑制でき、電源配線３５０Ｅに生じた電源ノイズが電源配線３４０Ｅに伝搬するのを抑制できる。
また、本第５実施形態では、グラウンド配線３５０Ｇは、グラウンド配線３４０Ｇとは独立して設けられている。したがって、グラウンド配線３４０Ｇに生じた電源ノイズがグラウンド配線３５０Ｇに伝搬するのを抑制でき、グラウンド配線３５０Ｇに生じた電源ノイズがグラウンド配線３４０Ｇに伝搬するのを抑制できる。
以下、電源配線３４０Ｅ，３５０Ｅ及びグラウンド配線３４０Ｇ，３５０Ｇの構成について具体的に説明する。
電源配線３４０Ｅは、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１電源入力側ランドである１つ以上のランド３４１Ｅ（３４１Ｅ１〜３４１Ｅ４）を有している。また、電源配線３４０Ｅは、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第１電源出力側ランドである複数のランド３４２Ｅ（３４２Ｅ１〜３４１Ｅ８）を有している。また、電源配線３４０Ｅは、内層３２３に設けられた第１電源パターンである電源パターン３４３Ｅを有している。つまり、電源パターン３４３Ｅは、表層３２２を第１層とすると、第２層に設けられている。
本第５実施形態では、ランド３４２Ｅの数は、ランド３４１Ｅの数よりも多い。具体的には、ランド３４１Ｅの数は、４つであるのに対し、ランド３４２Ｅの数は、ランド３４１Ｅの数よりも多い８つである。
ランド３４１Ｅは、電源パターン３４３Ｅに、ビルドアップ層３２６（図１）の電源ヴィア３４４Ｅ及びコア層３２５（図１）の電源ヴィア３４５Ｅ等により並列に電気的に接続されている。
ランド３４２Ｅは、電源パターン３４３Ｅに、ビルドアップ層３２７（図１）の電源ヴィア３４６Ｅ等により並列に電気的に接続されている。つまり、ランド３４１Ｅとランド３４２Ｅとは、電源パターン３４３Ｅ等を介して電気的に接続されている。
以下場合に応じて、ランド３４１Ｅ１〜３４１Ｅ４を第１電源ランド、ランド３４２Ｅ１〜３４２Ｅ４を第２電源ランド、ランド３４２Ｅ５〜３４２Ｅ８を第３電源ランドという。本第５実施形態では、第１電源ランド３４１Ｅ１に対応して第２電源ランド３４２Ｅ１が設けられており、第１電源ランド３４１Ｅ２に対応して第２電源ランド３４２Ｅ２が設けられている。また、第１電源ランド３４１Ｅ３に対応して第２電源ランド３４２Ｅ３が設けられており、第１電源ランド３４１Ｅ４に対応して第２電源ランド３４２Ｅ４が設けられている。そして、内層３２３に電源パターン３４３Ｅが設けられ、更に、表層３２２に第３電源ランド３４２Ｅ５〜３４２Ｅ８が設けられている。第１電源ランド３４１Ｅ１〜３４１Ｅ４及び第２電源ランド３４２Ｅ１〜３４２Ｅ４は、電源パターン３４３Ｅに電気的に接続されている。更に、電源パターン３４３Ｅには、第３電源ランド３４２Ｅ５〜３４２Ｅ８が電気的に接続されている。
ランド３４２Ｅは、表層３２２において半導体素子３０１Ｄを避けた周縁に配置されている。そして、電源パターン３４３Ｅは、半導体素子３０１Ｄを内層３２３に投影した投影領域に重ならない位置に配置されている。ランド３４１Ｅは、半導体素子３０１Ｄを表層３２１に投影した投影領域に重ならない位置に配置されている。
一方、電源配線３５０Ｅは、表層３２１に設けられた導体ランド３３１の一部であって、電源入力側ランドであるランド３５１Ｅを有している。また、電源配線３５０Ｅは、内層３２３に設けられた電源パターン３５３Ｅを有している。
ランド３５１Ｅは、電源パターン３５３Ｅに、ビルドアップ層の電源ヴィア及びコア層の電源ヴィア等により電気的に接続されている。また、電源パターン３５３Ｅは、ビルドアップ層の電源ヴィア等により半導体素子３０１Ｄの電源端子３１１Ｅに電気的に接続されている。
本第５実施形態では、電源パターン３５３Ｅは、半導体素子３０１Ｄを内層３２３に投影した投影領域よりも大きく形成され、この投影領域を含む位置に配置されている。また、ランド３５１Ｅは、半導体素子３０１Ｄに対向する位置、即ち半導体素子３０１Ｄを表層３２１に投影した投影領域に配置されている。
これらランド３４１Ｅ，３５１Ｅは、接合導体である半田ボール７００で、マザー基板５００Ｄの導体ランド５３１（図１）の一部である導体ランド５４１Ｅ，５５１Ｅに接合されている。また、ランド３４２Ｅは、接合導体である半田ボール６００で、インターポーザ４０２Ｄの導体ランド４３１（図１）の一部である導体ランド４４１Ｅに接合されている。これにより、マザー基板５００Ｅの導体ランド５４１Ｅ，５５１Ｅから供給された直流電圧は、電源配線３４０Ｅ，３５０Ｅを経て、半導体素子４０１Ｄの電源端子４１１Ｅ、半導体素子３０１Ｄの電源端子３１１に供給される。
また、グラウンド配線３４０Ｇは、第１表層である表層３２１に設けられた導体ランド３３１の一部であって、第１グラウンドランドである１つ以上のランド３４１Ｇ（３４１Ｇ１〜３４１Ｇ４）を有している。また、グラウンド配線３４０Ｇは、第２表層である表層３２２に設けられた導体ランド３３２の一部であって、第２グラウンドランドである複数のランド３４２Ｇ（３４２Ｇ１〜３４２Ｇ８）を有している。また、グラウンド配線３４０Ｇは、表層３２１と内層３２３との間の内層である内層３２４に設けられたグラウンドパターン３４３Ｇを有している。つまり、グラウンドパターン３４３Ｇは、表層３２２を第１層とすると、第３層に設けられている。
本第５実施形態では、ランド３４２Ｇの数は、ランド３４１Ｇの数よりも多い。具体的には、ランド３４１Ｇの数は、４つであるのに対し、ランド３４２Ｇの数は、ランド３４１Ｇの数よりも多い８つである。
ランド３４１Ｇは、グラウンドパターン３４３Ｇに、ビルドアップ層３２６（図１）のグラウンドヴィア３４４Ｇ等により並列に電気的に接続されている。
ランド３４２Ｇは、グラウンドパターン３４３Ｇに、コア層３２５（図１）のグラウンドヴィア３４５Ｇ、及びビルドアップ層３２７（図１）のグラウンドヴィア３４６Ｇ等により並列に電気的に接続されている。つまり、ランド３４１Ｇとランド３４２Ｇとは、グラウンドパターン３４３Ｇ等を介して電気的に接続されている。
以下場合に応じて、ランド３４１Ｇ１〜３４１Ｇ４を第１ＧＮＤランド、ランド３４２Ｇ１〜３４２Ｇ４を第２ＧＮＤランド、ランド３４２Ｇ５〜３４２Ｇ８を第３ＧＮＤランドという。本第５実施形態では、第１ＧＮＤランド３４１Ｇ１に対応して第２ＧＮＤランド３４２Ｇ１が設けられており、第１ＧＮＤランド３４１Ｇ２に対応して第２ＧＮＤランド３４２Ｇ２が設けられている。また、第１ＧＮＤランド３４１Ｇ３に対応して第２ＧＮＤランド３４２Ｇ３が設けられており、第１ＧＮＤランド３４１Ｇ４に対応して第２ＧＮＤランド３４２Ｇ４が設けられている。そして、内層３２４にグラウンドパターン３４３Ｇが設けられ、更に、表層３２２に第３ＧＮＤランド３４２Ｇ５〜３４２Ｇ８が設けられている。第１ＧＮＤランド３４１Ｇ１〜３４１Ｇ４及び第２ＧＮＤランド３４２Ｇ１〜３４２Ｇ４は、グラウンドパターン３４３Ｇに電気的に接続されている。更に、グラウンドパターン３４３Ｇには、第３ＧＮＤランド３４２Ｇ５〜３４２Ｇ８が電気的に接続されている。
ランド３４２Ｇは、表層３２２において半導体素子３０１Ｄを避けた周縁に配置されている。そして、グラウンドパターン３４３Ｇは、半導体素子３０１Ｄを内層３２４に投影した投影領域に重ならない位置に配置されている。ランド３４１Ｇは、半導体素子３０１Ｄを表層３２１に投影した投影領域に重ならない位置に配置されている。
一方、グラウンド配線３５０Ｇは、表層３２１に設けられた導体ランド３３１の一部であって、グラウンドランドであるランド３５１Ｇを有している。また、グラウンド配線３５０Ｇは、内層３２４に設けられたグラウンドパターン３５３Ｇを有している。
ランド３５１Ｇは、グラウンドパターン３５３Ｇに、ビルドアップ層の電源ヴィア等により電気的に接続されている。また、グラウンドパターン３５３Ｇは、ビルドアップ層の電源ヴィア、及びコア層の電源ヴィア等により半導体素子３０１Ｄのグラウンド端子３１１Ｇに電気的に接続されている。
本第５実施形態では、グラウンドパターン３５３Ｇは、半導体素子３０１Ｄを内層３２４に投影した投影領域よりも大きく形成され、この投影領域を含む位置に配置されている。また、ランド３５１Ｇは、半導体素子３０１Ｄに対向する位置、即ち半導体素子３０１Ｄを表層３２１に投影した投影領域に配置されている。
これらランド３４１Ｇ，３５１Ｇは、接合導体である半田ボール７００で、マザー基板５００Ｄの導体ランド５３１（図１）の一部である導体ランド５４１Ｇ，５５１Ｇに接合されている。また、ランド３４２Ｇは、接合導体である半田ボール６００で、インターポーザ４０２Ｄの導体ランド４３１（図１）の一部である導体ランド４４１Ｇに接合されている。
以上の構成により、電源配線３４０Ｅ及びグラウンド配線３４０Ｇにおいて自己インダクタンスが低減する。したがって、半導体素子４０１Ｄへの電源品質が向上し、半導体素子４０１Ｄの信号処理動作が安定する。
また、本第５実施形態では、第１電源ランド３４１Ｅ１〜３４１Ｅ４は、表層３２１における四隅部に配置されており、第２電源ランド３４２Ｅ１〜３４２Ｅ４は、表層３２２における四隅部に配置されている。同様に、第１ＧＮＤランド３４１Ｇ１〜３４１Ｇ４は、表層３２１における四隅部に配置されており、第２ＧＮＤランド３４２Ｇ１〜３４２Ｇ４は、表層３２２における四隅部に配置されている。
更に、電源パターン３４３Ｅは、半導体素子３０１Ｄを内層３２３に投影した投影領域を囲む形状に形成されており、本第５実施形態では、内層３２３における４辺の周縁に配置されている。つまり、電源パターン３４３Ｅは、リング形状に形成されている。同様に、グラウンドパターン３４３Ｇは、半導体素子３０１Ｄを内層３２４に投影した投影領域を囲む形状に形成されており、本第５実施形態では、内層３２４における４辺の周縁に配置されている。つまり、グラウンドパターン３４３Ｇは、リング形状に形成されている。
これらの構成により、複数の半田ボール７００のうち、インターポーザ３０２Ｄの辺中央に位置する部分の半田ボールを、半導体素子３０１Ｄからマザー基板５００Ｄに伝送する信号配線や電源に使用することができる。つまりマザー基板５００Ｄにおける積層型半導体装置２００Ｄへの配線自由度が向上する。また、第３電源ランド３４２Ｅ５〜３４２Ｅ８、及び第３ＧＮＤランド３４２Ｇ５〜３４２Ｇ８を任意の位置に設けることができ、半導体素子４０１Ｄへの配線自由度が向上する。
また、電源配線３４０Ｅが異なる電位で複数ある場合に、自己インダクタンスの増加要因を抑えることができる。また、電源パターン３４３Ｅとグラウンドパターン３４３Ｇとが互いに隣接する層３２３，３２４に配置され、互いに対向して配置されているので、相互インダクタンスを増やすことができ、より低インダクタンスにすることができる。したがって、高周波数での電位を安定させることができる。
（実施例５）
第５実施形態について、インダクタンス効果を検証するために電磁界解析を行った。解析条件を表４に示す。なお、これまでと同様に、半田ボールのモデルは円柱モデルとして解析した。また、比較例２として、グラウンドパターン３４３Ｇがない場合についても解析した。
Figure 0005991750
解析した結果、比較例２では、電源配線の自己インダクタンスが０．１５５ｎＨであったが、実施例５では、０．１４７ｎＨとなった。電源パターン３４３Ｅとグラウンドパターン３４３Ｇとを隣接させることで、相互インダクタンスの効果によるインダクタンス低減が確認できた。
なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
上記第１〜第５実施形態では、電源入力側ランドの数が複数の場合について説明したが、１つであってもよい。また、上記第５実施形態では、第１グラウンドランドの数が複数の場合について説明したが、１つであってもよい。
また、上記第１〜第５実施形態では、上下の半導体パッケージ間の接合導体を半田ボールとしたが、これに限定するものではない。接合導体として、樹脂ボール又は金属ボール等の剛球に半田の膜を形成した構造のものや、Ｃｕピラー、Ａｕピラー等を用いることが可能である。
また、上記第１〜第５実施形態では、第１プリント配線板が４層の多層基板である場合について説明したが、４層に限定するものではなく、本発明は、３層以上の多層基板について適用可能である。
また、上記第１〜第５実施形態では、第２層である第１内層に電源パターンを配置したが、内層であれば、どの層に電源パターンを配置しても構わない。グラウンドパターンについても同様に、内層であれば、どの層にグラウンドパターンを配置しても構わない。
また、上記第１〜第５実施形態では、第１半導体素子と第２半導体とが同一の電源電圧で動作する場合について説明したが、異なる電源電圧で動作する場合であっても、本発明は適用可能である。
１００…プリント回路板、２００…積層型半導体装置、３００…半導体パッケージ（第１半導体パッケージ）、３０１…半導体素子（第１半導体素子）、３０２…インターポーザ（第１プリント配線板）、３４０…電源配線（第１電源配線）、３４１（３４１１，３４１２）…ランド（第１電源入力側ランド）、３４２（３４２１，３４２２，３４２３）…ランド（第１電源出力側ランド）、４００…半導体パッケージ（第２半導体パッケージ）、４０１…半導体素子（第２半導体素子）、４０２…インターポーザ（第２プリント配線板）、５００…マザー基板

Claims (8)

  1. 第１半導体素子、及び前記第１半導体素子が実装された第１プリント配線板を有する第１半導体パッケージと、
    第２半導体素子、及び前記第２半導体素子が実装された第２プリント配線板を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備え、
    前記第１プリント配線板は、
    マザー基板に対向する第１表層から前記第２プリント配線板に対向する第２表層に延びて配置され、前記第１表層側から入力を受けた第１電源電圧を、前記第２表層側から出力して、前記第２プリント配線板を介して前記第２半導体素子の第１電源端子に供給する第１電源配線を有し、
    前記第１電源配線は、
    前記第１表層に設けられた１つ以上の第１電源入力側ランドと、
    前記第１表層と前記第２表層との間の第１内層に設けられ、前記第１電源入力側ランドに電気的に接続された第１電源パターンと、
    前記第２表層に設けられ、前記第１電源パターンに並列に電気的に接続された、前記第１電源入力側ランドよりも多い複数の第１電源出力側ランドと、を有することを特徴とする積層型半導体装置。
  2. 前記第１電源パターンの少なくとも両端部が、前記第１電源出力側ランドに電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記第１電源パターンが、前記第１半導体素子を前記第１内層に投影した投影領域を囲む形状に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記第１電源入力側ランドは、前記第１表層の隅部に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の積層型半導体装置。
  5. 前記第１プリント配線板は、前記第１電源配線を複数有していることを特徴とする請求項１乃至４のいずれか１項に記載の積層型半導体装置。
  6. 前記第１プリント配線板は、
    前記第１表層から前記第２表層に延びて配置され、前記第１表層側から入力を受けた、前記第１電源電圧よりも低い第２電源電圧を、前記第２表層側から出力して、前記第２プリント配線板を介して前記第２半導体素子の第２電源端子に供給する第２電源配線を有し、
    前記第２電源配線は、
    前記第１表層に設けられた１つ以上の第２電源入力側ランドと、
    前記第１表層と前記第１内層との間の第２内層に設けられ、前記第２電源入力側ランドに電気的に接続された第２電源パターンと、
    前記第２表層に設けられ、前記第２電源パターンに並列に電気的に接続された、前記第２電源入力側ランドよりも多い複数の第２電源出力側ランドと、を有することを特徴とする請求項１乃至５のいずれか１項に記載の積層型半導体装置。
  7. 前記第１プリント配線板は、
    前記第１表層から前記第２表層に延びて配置され、前記第２表層側が前記第２プリント配線板を介して前記第２半導体素子のグラウンド端子に電気的に接続されたグラウンド配線を有し、
    前記グラウンド配線は、
    前記第１表層に設けられた１つ以上の第１グラウンドランドと、
    前記第１表層と前記第２表層との間の内層に設けられ、前記第１グラウンドランドに電気的に接続されたグラウンドパターンと、
    前記第２表層に設けられ、前記グラウンドパターンに並列に電気的に接続された、前記第１グラウンドランドよりも多い複数の第２グラウンドランドと、を有することを特徴とする請求項１乃至６のいずれか１項に記載の積層型半導体装置。
  8. 請求項１乃至７のいずれか１項に記載の積層型半導体装置と、
    前記積層型半導体装置が実装されたマザー基板と、を備えたことを特徴とするプリント回路板。
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