CN103681641B - 层叠半导体器件和印刷电路板 - Google Patents

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Abstract

公开了层叠半导体器件和印刷电路板。第一半导体封装的中介层包括用于第二半导体元件的电源配线，所述电源配线包括设置在一个表层中的焊盘和设置在内层中并且电连接到所述焊盘的电源图案，所述电源配线还包括设置在另一个表层中的并且并行地电连接到电源图案的数目比所述焊盘的数目多的焊盘。在层叠半导体器件中，这种结构能够改善到第二半导体元件的电源的品质，从而在防止由印刷配线板的电源配线中的电源路径的弯曲或者由连接间隔的偏差引起的电感的增大的同时确保信号处理操作。

Description

层叠半导体器件和印刷电路板
技术领域
本发明涉及其中层叠半导体封装的层叠半导体器件，和包括所述层叠半导体器件的印刷电路板。
背景技术
近年来，随着电子设备的精密化和小型化，对电子设备中使用的精密并且小型化的电子组件和半导体器件的需求一直在不断增长。作为实现高引脚数并且小型化的半导体器件的结构，已知一种称为“球栅阵列（BGA）”的半导体封装。为了进一步小型化，已知一种称为“层叠封装（PoP）”的层叠半导体器件，其中例如包括存储半导体元件的半导体封装被层叠在包括逻辑半导体元件的半导体封装上。
层叠半导体器件的有利之处在于：即使当电极端子的数目增大时，也能够通过层叠半导体封装来减小安装面积的比例，即，小型化成为可能。半导体封装的层叠适合于高速传输，这是因为与平面布置相比，信号配线距离被缩短。于是在未来，势必在电子设备中更频繁地采用层叠半导体器件。另一方面，为了支持电子设备的高速运行，半导体元件的工作频率变得越来越高。
在诸如数百MHz以上之类的高频处实现半导体元件的信号操作要求改善向半导体元件供电的电源的高频特性以稳定工作频率处的电位。为了实现这一点，印刷配线板的电源配线需要在对应的工作频率区域中具有低的电感。
作为降低印刷配线板的电源配线的电感的常规方法，日本专利申请公开No.2009-182087描述彼此相邻地布置电源配线和接地配线，或者设置多个配线。在日本专利申请公开No.2009-182087中，配线层用连接导体连接，并且彼此相邻地布置电源连接导体和接地连接导体，从而增大互感。此外，布置多个电源连接导体和多个接地连接导体，从而减小自感。结果，通过从自感中减去互感而获得的电源配线和接地配线的合成电感被减小。
但是，在日本专利申请公开No.2009-182087中描述的技术并不总是足以进一步减小电感。
在通常的层叠半导体器件中，在下部的第一印刷配线板中，形成向位于下级的第一半导体元件和位于上级的第二半导体元件供电的电源配线，并从母板供给电力。由于第一半导体元件要被安装在第一印刷配线板上，因此需要在避开第一半导体元件的位置处，设置第一印刷配线板和上部的第二印刷配线板的连接部分。在这种情况下，在第一印刷配线板中，用于第二印刷配线板的连接焊盘之间的间隔和用于母板的连接焊盘之间的间隔并不总是彼此相等。类似地，当从上方投影时，用于第二印刷配线板的连接焊盘的位置和用于母板的连接焊盘的位置并不总是彼此相同。从而，连接第一印刷配线板的第一表层和第二表层的电源配线的路径被弯曲。弯曲的电源配线可能是电源配线的自感增大的原因。
供在层叠半导体器件中使用的印刷配线板通常由核心层和组建层（build-uplayer）组成。就其中在核心层的通路（via）上方紧接着连接组建层的通路的印刷配线板来说，产量低，而成本高。于是，必须偏移连接组建层的通路的位置，和连接核心层的通路的位置。从而，电源配线的路径被弯曲，同样地，这可能是自感增大的原因。
另一方面，一种可设想的减小向第二半导体元件供电的电源配线的自感的方法是增大在母板侧的第一印刷配线板的电源焊盘的数目，以便增大供电路径的数目。不过，在这种结构中，难以引出上面安装层叠半导体器件的母板的表层的信号配线。
发明内容
于是，本发明的目的是在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。
按照本发明的一个实施例的层叠半导体器件包括：第一半导体封装；和通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，第一半导体封装包括：第一半导体元件；和上面安装第一半导体元件的第一印刷配线板，第一印刷配线板包括：设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案（pattern），第二半导体封装包括：第二半导体元件；和上面安装第二半导体元件的第二印刷配线板，第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，第二电源输入焊盘连接到第二半导体元件的第一电源端子，其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。
借助这种结构，能够在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。
参考附图，根据示例性实施例的以下说明，本发明的其它特征将变得清楚。
附图说明
图1是图解说明按照本发明的第一实施例的印刷电路板的示意结构的截面图。
图2是按照第一实施例的印刷电路板的示意图。
图3是图解说明按照第一实施例的第一中介层（interposer）的各层的透视图。
图4A、图4B、图4C和图4D是图解说明按照第一实施例的第一中介层的各层的平面图。
图5是按照本发明的第二实施例的印刷电路板的示意图。
图6A、图6B、图6C和图6D是图解说明按照第二实施例的第一中介层的各层的平面图。
图7是图解说明按照本发明的示例1的电源配线的透视图。
图8是图解说明按照本发明的示例2的电源配线的透视图。
图9是图解说明按照本发明的比较示例1的电源配线的透视图。
图10是按照本发明的第三实施例的印刷电路板的示意图。
图11A、图11B、图11C和图11D是图解说明按照第三实施例的第一中介层的各层的平面图。
图12是图解说明按照本发明的示例3的电源配线的透视图。
图13是按照本发明的第四实施例的印刷电路板的示意图。
图14A、图14B、图14C和图14D是图解说明按照第四实施例的第一中介层的各层的平面图。
图15是按照本发明的第五实施例的印刷电路板的示意图。
图16A、图16B、图16C和图16D是图解说明按照第五实施例的第一中介层的各层的平面图。
具体实施方式
现在参考附图，详细说明本发明的实施例。
（第一实施例）
图1是图解说明按照本发明的第一实施例的包括层叠半导体器件的印刷电路板的示意结构的截面图。图2是按照本发明的第一实施例的包括层叠半导体器件的印刷电路板的示意图。
印刷电路板100包括层叠半导体器件200，和上面安装层叠半导体器件200的母板500。层叠半导体器件200是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200包括作为第一半导体封装的下部半导体封装300和作为第二半导体封装的上部半导体封装400，半导体封装400层叠在半导体封装300上。
半导体封装300包括作为第一半导体元件的下部半导体元件301，和作为第一印刷配线板的下部中介层302（第一中介层）。半导体封装400包括作为第二半导体元件的上部半导体元件401，和作为第二印刷配线板的上部中介层402（第二中介层）。在平面图中，中介层302和402各自是矩形多层基板。在第一实施例中，中介层302是利用核心层325和在核心层325的上下表面形成的组建层326和327，由4个导体层构成的多层基板。半导体元件301例如是系统LSI。半导体元件401例如是存储器。在第一实施例中，半导体元件301和401被配置成通过被供给相同的电源电压（第一电源电压）而工作，并且分别具有电源端子311和411。
在中介层302中，形成有作为第一表层的表层321，在第一表层的相对侧的作为第二表层的表层322，和布置在表层321和322之间的作为第一内层和第二内层的内层323和324。层321-324是其中布置导体的导体层。具体地，第一层是表层322，第二层是内层323，第三层是内层324，第四层是表层321。在各层之间形成由诸如环氧玻璃材料之类的绝缘体333组成的绝缘层。注意，在中介层402中，作为其中布置导体的导体层，形成有作为第三表层的表层421，作为第四表层的表层422，及布置在表层421和422之间的内层。
在第一实施例中，在核心层325的表面上形成中介层302的内层323和324，在组建层326和327的表面上形成表层321和322。
中介层302的表层321与作为母板500的安装表面的表层521相对。中介层302的表层322与中介层402的表层421相对。
半导体元件301安装在中介层302的表层322上。半导体元件401安装在中介层402的表层422上。
中介层302包括布置在表层321中的多个连接导体焊盘331。导体焊盘331按第一节距（pitch）被布置成阵列。母板500包括与导体焊盘331相对地布置在表层521中的数目对应于导体焊盘331的多个导体焊盘531。类似于导体焊盘331，导体焊盘531按第一节距被布置成阵列。
中介层302包括在避开半导体元件301的位置处布置在表层322中的多个连接导体焊盘332。导体焊盘332按与第一节距不同的第二节距被布置成阵列。中介层402包括与导体焊盘332相对地布置在表层421中的数目对应于导体焊盘332的多个连接导体焊盘431。类似于导体焊盘332，导体焊盘431按第二节距被布置成阵列。
通过利用作为接合导体的焊料球600来把相对的导体焊盘332和431接合在一起，半导体封装400被层叠在半导体封装300上。随后，通过利用作为接合导体的焊料球700来把相对的导体焊盘331和531接合在一起，层叠半导体器件200被安装在母板500上。
中介层302包括作为第一电源配线的半导体元件401用电源配线340，和半导体元件301用电源配线350。电源配线340被布置成从表层321延伸到表层322。因而，电源配线340从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500输入的电源电压（第一电源电压）。按照这种方式，电源配线340能够通过中介层402，把从母板500供给的电源电压提供给半导体元件401的电源端子411。
电源配线350被布置成从表层321延伸到表层322。因而，电源配线350能够从表层322侧，输出从表层321侧，即，从母板500输入的电源电压（第一电源电压），并把所述电源电压提供给半导体元件301的电源端子311。
在第一实施例中，独立于电源配线340设置电源配线350。从而，能够防止在电源配线340中生成的电源噪声传播到电源配线350，并能够防止在电源配线350中生成的电源噪声传播到电源配线340。
图3是图解说明中介层302的各层的透视图。图4A-图4D是图解说明中介层302的各层的平面图。图4A图解说明作为第一层的表层322，图4B图解说明作为第二层的内层323，图4C图解说明作为第三层的内层324，而图4D图解说明作为第四层的表层321。
电源配线340包括作为第一电源输入焊盘的多个焊盘341（3411、3412），焊盘341（3411、3412）是设置在表层321中的导体焊盘331的一部分并用于从层叠半导体器件200外部输入电力。电源配线340还包括作为第一电源输出焊盘的多个焊盘342（3421、3422、3423），焊盘342（3421、3422、3423）是设置在表层322中的导体焊盘332的一部分。电源配线340还包括设置在内层323中的作为第一电源图案的电源图案343，内层323是第一内层。
在第一实施例中，焊盘342的数目大于焊盘341的数目。在图3和图4A-图4D中，焊盘341的数目为2，而焊盘342的数目为3，其大于焊盘341的数目。
焊盘3411和3412通过组建层326的电源通路344、核心层325的电源通路345等，并行地电连接到电源图案343。焊盘3421、3422和3423通过组建层327的电源通路346等，并行地电连接到电源图案343。换句话说，焊盘3411和3412及焊盘3421、3422和3423通过电源图案343等相互电连接。
下面，酌情把焊盘3411和3412称为“第一电源焊盘”，把焊盘3421和3422称为“第二电源焊盘”，而把焊盘3423称为“第三电源焊盘”。在第一实施例中，对应于第一电源焊盘3411设置第二电源焊盘3421，对应于第一电源焊盘3412设置第二电源焊盘3422。然后，电源图案343设置在内层323中，第三电源焊盘3423设置在表层322中。第一和第二电源焊盘3411、3412、3421和3422被电连接到电源图案343的两个端部。然后，第三电源焊盘3423被电连接到在电源图案343的两个端部之间的区域（例如，在中央部分）。
利用作为接合导体的焊料球700，焊盘3411和3412被接合到作为母板500的导体焊盘531的一部分的导体焊盘541（图2）。利用作为接合导体的焊料球600，焊盘3421、3422和3423被接合到作为中介层402的导体焊盘431的一部分的导体焊盘441（图2）。按照这种方式，从母板500的导体焊盘541供给的DC电压通过电源配线340，被提供给半导体元件401的电源端子411。
在第一实施例中，焊盘342在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。焊盘341被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域重叠的位置处。
另一方面，电源配线350包括作为电源输入焊盘的焊盘351，焊盘351是设置在表层321中的导体焊盘331的一部分并用于从层叠半导体器件200的外部输入电力。电源配线350还包括设置在作为第一内层的内层323中的电源图案353。
焊盘351通过组建层326的电源通路354、核心层325的电源通路355等，电连接到电源图案353。电源图案353通过组建层327的电源通路356等，电连接到半导体元件301的电源端子311（图2）。
在第一实施例中，比通过把半导体元件301投影到内层323上而获得的投影区域大地形成电源图案353，并把电源图案353布置在包括所述投影区域的位置处。焊盘351被布置在与半导体元件301相对的位置处，即，布置在通过把半导体元件301投影到表层321上而获得的投影区域中。
在电源配线340中，由于连接表层321的焊盘3411和3412与表层322的焊盘3421和3422的电源通路344、345和346，供电路径被弯曲。
按照第一实施例，在电源配线340中，焊盘342的数目大于焊盘341的数目，来自电源图案343的供电路径的分支数目被增大，从而减小电源配线340的自感。因此，能够改善到半导体元件401的电源的品质，以稳定半导体元件401的信号处理操作。由于焊盘341的数目小于焊盘342的数目，因此能够确保母板500的表层521中的信号配线的配线能力。
电源图案343和电源图案353被布置在相同的内层323中，从而，与把图案343和353布置在不同层中的情况相比，能够减小层数目。因此，能够降低成本。
与把电源图案343和电源图案353布置在不同层中的情况相比，能够减小图案343和353之间的磁耦合。因此，能够减小电源图案343和353的干扰问题，即，电源噪声从一个电源图案到另一个电源图案的传播。
在第一实施例中，电源图案343的两个端部通过电源通路344和345，电连接到焊盘3411和3412，并通过电源通路346，电连接到焊盘3421和3422。这种结构避免电源图案343中的短截线，进一步减小电源配线340的自感。从而，进一步改善到半导体元件401的电源的品质，以进一步稳定半导体元件401的信号处理操作。
在第一实施例中，焊盘3412被布置在表层321的角落。这种结构进一步便利母板500的表层521中的信号配线的布置，从而进一步改善配线能力。
（第二实施例）
下面，说明按照本发明的第二实施例的包括层叠半导体器件的印刷电路板。图5是按照本发明的第二实施例的包括层叠半导体器件的印刷电路板的示意图。图6A-图6D是图解说明第一中介层的各层的平面图。图6A图解说明第一层，图6B图解说明第二层，图6C图解说明第三层，而图6D图解说明第四层。注意在第二实施例中，与第一实施例中的那些类似的组件用相同的附图标记表示，以省略描述。
按照第二实施例的印刷电路板100A包括层叠半导体器件200A，和上面安装层叠半导体器件200A的母板500A。层叠半导体器件200A是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200A包括作为第一半导体封装的下部半导体封装300A和作为第二半导体封装的上部半导体封装400A，半导体封装400A层叠在半导体封装300A上。
半导体封装300A包括和第一实施例中相同的半导体元件301，和作为第一印刷配线板的下部中介层302A（第一中介层）。半导体封装400A包括和第一实施例中相同的半导体元件401，和作为第二印刷配线板的上部中介层402A（第二中介层）。类似于第一实施例，在平面图中，中介层302A和402A各自是4层的矩形多层基板。具体地，图6A中图解所示的第一层是作为第二表层的表层322，图6B中图解所示的第二层是作为第一内层的内层323，图6C中图解所示的第三层是作为第二内层的内层324，而图6D中图解所示的第四层是作为第一表层的表层321。
除了用于半导体元件301的电源配线350之外，中介层302A还包括用于半导体元件401的、结构与按照第一实施例的电源配线340相同的多个电源配线。在第二实施例中，中介层302A包括两个电源配线3401和3402。
电源配线3401和3402被布置成从作为第一表层的表层321延伸到作为第二表层的表层322。因而，电源配线3401和3402从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500A输入的电源电压（第一电源电压）。按照这种方式，电源配线3401和3402能够通过中介层402A，把从母板500A供给的电源电压提供给半导体元件401的电源端子411。
现在，说明电源配线3401和3402的具体结构。电源配线3401包括作为第一电源输入焊盘的至少一个焊盘341（3411-1、3412-1），焊盘341（3411-1、3412-1）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线3401还包括作为第一电源输出焊盘的多个焊盘342（3421-1、3422-1、3423-1），焊盘342（3421-1、3422-1、3423-1）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线3401还包括设置在内层323中的作为第一电源图案的电源图案3431，内层323是第一内层。
焊盘3411-1和3412-1通过组建层326（图1）的电源通路344、核心层325（图1）的电源通路345等，并行地电连接到电源图案3431。焊盘3421-1、3422-1和3423-1通过组建层327（图1）的电源通路346等，并行地电连接到电源图案3431。换句话说，焊盘3411-1和3412-1及焊盘3421-1、3422-1和3423-1通过电源图案3431等，相互电连接。
类似地，电源配线3402包括作为第一电源输入焊盘的至少一个焊盘341（3411-2、3412-2），焊盘341（3411-2、3412-2）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线3402还包括作为第一电源输出焊盘的多个焊盘342（3421-2、3422-2、3423-2），焊盘342（3421-2、3422-2、3423-2）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线3402还包括设置在内层323中的作为第一电源图案的电源图案3432，内层323是第一内层。
焊盘3411-2和3412-2通过组建层326（图1）的电源通路344、核心层325（图1）的电源通路345等，并行地电连接到电源图案3432。焊盘3421-2、3422-2和3423-2通过组建层327（图1）的电源通路346等，并行地电连接到电源图案3432。换句话说，焊盘3411-2和3412-2及焊盘3421-2、3422-2和3423-2通过电源图案3432等，相互电连接。
下面，酌情把焊盘3411-1、3412-1、3411-2和3412-2称为“第一电源焊盘”，把焊盘3421-1、3422-1、3421-2和3422-2称为“第二电源焊盘”，而把焊盘3423-1和3423-2称为“第三电源焊盘”。在第二实施例中，对应于第一电源焊盘3411-1设置第二电源焊盘3421-1，对应于第一电源焊盘3412-1设置第二电源焊盘3422-1。类似地，对应于第一电源焊盘3411-2设置第二电源焊盘3421-2，对应于第一电源焊盘3412-2设置第二电源焊盘3422-2。然后，电源图案3431和3432设置在内层323中，第三电源焊盘3423-1和3423-2设置在表层322中。第一和第二电源焊盘3411-1、3412-1、3421-1和3422-1被电连接到电源图案3431的两个端部。第一和第二电源焊盘3411-2、3412-2、3421-2和3422-2被电连接到电源图案3432的两个端部。然后，第三电源焊盘3423-1被电连接到在电源图案3431的两个端部之间的区域（例如，在中央部分）。第三电源焊盘3423-2被电连接到在电源图案3432的两个端部之间的区域（例如，在中央部分）。
利用作为接合导体的焊料球700，焊盘341被接合到作为母板500A的导体焊盘531（图1）的一部分的导体焊盘541A。利用作为接合导体的焊料球600，焊盘342被接合到作为中介层402A的导体焊盘431（图1）的一部分的导体焊盘441A。按照这种方式，从母板500A的导体焊盘541A供给的DC电压通过电源配线3401和3402，被提供给半导体元件401的电源端子411。
焊盘342在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。焊盘341被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域重叠的位置处。
上述结构减小电源配线3401和3402的每个的自感。因而，改善到半导体元件401的电源的品质，以稳定半导体元件401的信号处理操作。
在第二实施例中，电源图案3431（3432）的两个端部通过电源通路344和345电连接到焊盘3411-1和3412-1（3411-2和3412-2）。电源图案3431（3432）的两个端部通过电源通路346电连接到焊盘3421-1和3422-1（3421-2和3422-2）。这种结构避免电源图案3431或3432中的短截线，进一步减小电源配线340的自感。从而，进一步改善到半导体元件401的电源的品质，以进一步稳定半导体元件401的信号处理操作。
在第二实施例中，焊盘3411-1、3412-1、3411-2和3412-2被布置在表层321的四角，焊盘3421-1、3422-1、3421-2和3422-2被布置在表层322的四角。此外，电源图案3431和3432被布置在内层323的两个对边的边缘处。借助这种结构，在多个焊料球700之中，位于中介层302A的边中央处的焊料球可用于把信号从半导体元件301传送给母板500A的信号配线和用于电源。换句话说，提高了母板500A中的到层叠半导体器件200A的配线的自由度。
（示例1和示例2；比较示例1）
对第二实施例进行电磁场分析，以检查电感效果。在所述分析中，使用了Q3D，Q3D是市售的ANSYS公司生产的利用三维边界要素法的准静电场分析工具。
图7是图解说明按照示例1的电源配线的透视图。图8是图解说明按照示例2的电源配线的透视图。示例2示出焊盘3423-1和3423-2的位置与示例1中的位置不同的情况。图9是图解说明按照比较示例1的电源配线的透视图。
图9中图解所示的比较示例1的电源配线具有其中焊盘341的数目与焊盘342的数目彼此相等并且不设置电源图案343的结构。从母板500A到半导体封装400A的路径被弯曲。图9中，焊盘341和焊盘342各自被设置在4个位置处，并且利用弯曲配线，把焊盘341和342连接在一起。
表1表示对于图7-图9，分析所使用的条件。
表1
为了避免焊料球600和700的直径的复杂模型，为便利起见，用利用对应焊盘的直径和焊料球的高度定义的圆柱模型代替焊料球600和700。在所述分析中，接地被定义在无穷远处。
注意，在示例1中，第一电源焊盘3411-1及3412-1和第三电源焊盘3423-1之间的偏离量，和第一电源焊盘3411-2及3412-2和第三电源焊盘3423-2之间的偏离量被设定为6mm。在示例2中，第一电源焊盘3411-1和第三电源焊盘3423-1之间的偏离量，和第一电源焊盘3411-2和第三电源焊盘3423-2之间的偏离量被设定为6mm。在比较示例1中，类似于示例1中的焊盘3411及3412和焊盘3423之间的偏离量，焊盘341和焊盘342之间的偏离量被设定为6mm。
电感的结果在示例1中为0.131nH，在示例2中为0.133nH，而在比较示例1中为0.319nH，从而表明与比较示例1相比，示例1和2中的自感被降低。示例2基本上与示例1相同，不过示例2中的自感稍高，这是因为电源图案3431和3432是短截线。从而，发现示例1的结构更可取。
鉴于上面的结果，利用低成本基板的结构，能够抑制从母板500A向半导体元件401供电的电源配线3401和3402的自感的增大，而不增大配线层的数目。此外，能够减少在层叠半导体器件200A和母板500A之间的由焊盘341形成的连接的数目。
（第三实施例）
下面，说明按照本发明的第三实施例的包括层叠半导体器件的印刷电路板。图10是按照本发明的第三实施例的包括层叠半导体器件的印刷电路板的示意图。图11A-图11D是图解说明第一中介层的各层的平面图。图11A图解说明第一层，图11B图解说明第二层，图11C图解说明第三层，而图11D图解说明第四层。注意在第三实施例中，与第一实施例中的那些类似的组件用相同的附图标记表示，以省略描述。
按照第三实施例的印刷电路板100B包括层叠半导体器件200B，和上面安装层叠半导体器件200B的母板500B。层叠半导体器件200B是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200B包括作为第一半导体封装的下部半导体封装300B和作为第二半导体封装的上部半导体封装400B，半导体封装400B层叠在半导体封装300B上。
半导体封装300B包括和第一实施例中相同的半导体元件301，和作为第一印刷配线板的下部中介层302B（第一中介层）。半导体封装400B包括和第一实施例中相同的半导体元件401，和作为第二印刷配线板的上部中介层402B（第二中介层）。类似于第一实施例，在平面图中，中介层302B和402B各自是4层的矩形多层基板。具体地，图11A中图解所示的第一层是作为第二表层的表层322，图11B中图解所示的第二层是作为第一内层的内层323，图11C中图解所示的第三层是作为第二内层的内层324，而图11D中图解所示的第四层是作为第一表层的表层321。
除了用于半导体元件301的电源配线350之外，中介层302B还包括用于半导体元件401的、结构与按照第一实施例的电源配线340不同的电源配线340B。
电源配线340B被布置成从作为第一表层的表层321延伸到作为第二表层的表层322。因而，电源配线340B从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500B输入的电源电压（第一电源电压）。按照这种方式，电源配线340B能够通过中介层402B，把从母板500B供给的电源电压提供给半导体元件401的电源端子411。
现在，说明电源配线340B的具体结构。电源配线340B包括作为第一电源输入焊盘的至少一个焊盘341B（341B1、341B2、341B3、341B4），焊盘341B（341B1、341B2、341B3、341B4）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线340B还包括作为第一电源输出焊盘的多个焊盘342B（342B1～342B8），焊盘342B（342B1～342B8）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线340B还包括设置在内层323中的作为第一电源图案的电源图案343B，内层323是第一内层。
在第三实施例中，焊盘342B的数目大于焊盘341B的数目。具体地，焊盘341B的数目为4，而焊盘342B的数目为8，其大于焊盘341B的数目。
焊盘341B1～341B4通过组建层326（图1）的电源通路344、核心层325（图1）的电源通路345等，并行地电连接到电源图案343B。焊盘342B1～342B8通过组建层327（图1）的电源通路346等，并行地电连接到电源图案343B。换句话说，焊盘341B1～341B4和焊盘342B1～342B8通过电源图案343B等，相互电连接。
下面，酌情把焊盘341B1～341B4称为“第一电源焊盘”，把焊盘342B1～342B4称为“第二电源焊盘”，而把焊盘342B5～342B8称为“第三电源焊盘”。在第三实施例中，对应于第一电源焊盘341B1设置第二电源焊盘342B1，对应于第一电源焊盘341B2设置第二电源焊盘342B2。对应于第一电源焊盘341B3设置第二电源焊盘342B3，对应于第一电源焊盘341B4设置第二电源焊盘342B4。然后，电源图案343B设置在内层323中，第三电源焊盘342B5～342B8设置在表层322中。第一电源焊盘341B1～341B4和第二电源焊盘342B1～342B4被电连接到电源图案343B。此外，第三电源焊盘342B5～342B8被电连接到电源图案343B。
利用作为接合导体的焊料球700，焊盘341B被接合到作为母板500B的导体焊盘531（图1）的一部分的导体焊盘541B。利用作为接合导体的焊料球600，焊盘342B被接合到作为中介层402B的导体焊盘431（图1）的一部分的导体焊盘441B。按照这种方式，从母板500B的导体焊盘541B供给的DC电压通过电源配线340B，被提供给半导体元件401的电源端子411。
焊盘342B在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343B被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。焊盘341B被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域重叠的位置处。
上述结构同样减小电源配线340B的自感。因而，改善到半导体元件401的电源的品质，以稳定半导体元件401的信号处理操作。
在第三实施例中，第一电源焊盘341B1～341B4被布置在表层321的四角，第二电源焊盘342B1～342B4被布置在表层322的四角。此外，电源图案343B被形成为围绕通过把半导体元件301投影到内层323上而获得的投影区域的形状，并且在第三实施例中被布置在内层323的4边的周缘处。换句话说，将电源图案343B形成为环形形状。借助这种结构，在多个焊料球700之中，位于中介层302B的边中央处的焊料球可用于把信号从半导体元件301传送给母板500B的信号配线和用于电源。换句话说，提高了母板500B中的到层叠半导体器件200B的配线的自由度。此外，第三电源焊盘342B5～342B8可被设置在任意位置处，从而提高了到半导体元件401的配线的自由度。
（示例3）
对第三实施例进行电磁场分析，以检查电感效果。图12是图解说明按照示例3的电源配线的透视图。图12在电源配线的结构方面，稍微不同于图11A-图11D。首先，第一电源焊盘341B1和341B3的布置位置不同。第一电源焊盘341B1和341B3未被布置在角落，而是大体被布置在边的中央。类似于第一电源焊盘341B1和341B3，第二电源焊盘342B1和342B3也未被布置在角落，而是大体被布置在边的中央。另外，第三电源焊盘在数目和布置位置方面不同，并且由在角落的2个第三电源焊盘342B5和342B6形成。
下表2示出对于图12，分析所使用的条件。注意，表2还示出示例1的结果以供比较。
表2
在示例3中，电感为0.129nH，从而表明结果等于或好于示例1的0.131nH。
鉴于上面的结果，电源配线中的自感能够被进一步减小。此外，第三电源焊盘342B5和342B6可被布置在任意位置处，从而提高了到半导体元件401的配线的自由度。
（第四实施例）
下面，说明按照本发明的第四实施例的包括层叠半导体器件的印刷电路板。图13是按照本发明的第四实施例的包括层叠半导体器件的印刷电路板的示意图。图14A-图14D是图解说明第一中介层的各层的平面图。图14A图解说明第一层，图14B图解说明第二层，图14C图解说明第三层，而图14D图解说明第四层。注意在第四实施例中，与第一实施例中的那些类似的组件用相同的附图标记表示，以省略描述
按照第四实施例的印刷电路板100C包括层叠半导体器件200C，和上面安装层叠半导体器件200C的母板500C。层叠半导体器件200C是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200C包括作为第一半导体封装的下部半导体封装300C和作为第二半导体封装的上部半导体封装400C，半导体封装400C层叠在半导体封装300C上。
半导体封装300C包括和第一实施例中相同的半导体元件301，和作为第一印刷配线板的下部中介层302C（第一中介层）。半导体封装400C包括作为第二半导体元件的上部半导体元件401C，和作为第二印刷配线板的上部中介层402C（第二中介层）。类似于第一实施例，在平面图中，中介层302C和402C各自是4层的矩形多层基板。具体地，图14A中图解所示的第一层是作为第二表层的表层322，图14B中图解所示的第二层是作为第一内层的内层323，图14C中图解所示的第三层是作为第二内层的内层324，而图14D中图解所示的第四层是作为第一表层的表层321。半导体元件301例如是系统LSI。半导体元件401C例如是存储器。
在第四实施例中，半导体元件401C被配置成通过被供给作为高压的第一电源电压，和比第一电源电压低的第二电源电压而工作。半导体元件401C包括作为要被供给第一电源电压的第一电源端子的高压电源端子411H，和作为要被供给第二电源电压的第二电源端子的低压电源端子411L。
除了用于半导体元件301的电源配线350之外，中介层302C还包括用于半导体元件401C的、作为第一电源配线的高压电源配线340H和作为第二电源配线的低压电源配线340L。
电源配线340H和340L被布置成从表层321延伸到表层322。电源配线340H从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500C输入的第一电源电压。按照这种方式，电源配线340H能够通过中介层402C，把从母板500C供给的第一电源电压提供给半导体元件401C的电源端子411H。
电源配线340L从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500C输入的第二电源电压。按照这种方式，电源配线340L能够通过中介层402C，把从母板500C供给的第二电源电压提供给半导体元件401C的电源端子411L。
现在，说明电源配线340H和340L的具体结构。电源配线340H包括作为第一电源输入焊盘的至少一个焊盘341H（341H1～341H4），焊盘341H（341H1～341H4）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线340H还包括作为第一电源输出焊盘的多个焊盘342H（342H1～342H8），焊盘342H（342H1～342H8）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线340H还包括设置在内层323中的作为第一电源图案的电源图案343H，内层323是第一内层。换句话说，当表层322被视为第一层时，电源图案343H被设置在第二层中。
在第四实施例中，焊盘342H的数目大于焊盘341H的数目。具体地，焊盘341H的数目为4，而焊盘342H的数目为8，其大于焊盘341H的数目。
焊盘341H通过组建层326（图1）的电源通路344H、核心层325（图1）的电源通路345H等，并行地电连接到电源图案343H。
焊盘342H通过组建层327（图1）的电源通路346H等，并行地电连接到电源图案343H。换句话说，焊盘341H和焊盘342H通过电源图案343H等，相互电连接。
电源配线340L包括作为第二电源输入焊盘的至少一个焊盘341L（341L1～341L4），焊盘341L（341L1～341L4）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线340L还包括作为第二电源输出焊盘的多个焊盘342L（342L1～342L8），焊盘342L（342L1～342L8）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线340L还包括设置在内层324中的作为第二电源图案的电源图案343L，内层324是在第一表层和第一内层之间的第二内层。换句话说，当表层322被视为第一层时，电源图案343L被设置在第三层中。
在第四实施例中，焊盘342L的数目大于焊盘341L的数目。具体地，焊盘341L的数目为4，而焊盘342L的数目为8，其大于焊盘341L的数目。
焊盘341L通过组建层326（图1）的电源通路344L等，并行地电连接到电源图案343L。
焊盘342L通过核心层325（图1）的电源通路345L、组建层327（图1）的电源通路346L等，并行地电连接到电源图案343L。换句话说，焊盘341L和焊盘342L通过电源图案343L等，相互电连接。
下面，酌情把焊盘341H1～341H4称为“第一高压电源焊盘”，把焊盘342H1～342H4称为“第二高压电源焊盘”，而把焊盘342H5～342H8称为“第三高压电源焊盘”。在第四实施例中，对应于第一高压电源焊盘341H1设置第二高压电源焊盘342H1，对应于第一高压电源焊盘341H2设置第二高压电源焊盘342H2。对应于第一高压电源焊盘341H3设置第二高压电源焊盘342H3，对应于第一高压电源焊盘341H4设置第二高压电源焊盘342H4。然后，电源图案343H设置在内层323中，第三高压电源焊盘342H5～342H8设置在表层322中。第一高压电源焊盘341H1～341H4和第二高压电源焊盘342H1～342H4被电连接到电源图案343H。另外，第三高压电源焊盘342H5～342H8被电连接到电源图案343H。
此外，酌情把焊盘341L1～341L4称为“第一低压电源焊盘”，把焊盘342L1～342L4称为“第二低压电源焊盘”，而把焊盘342L5～342L8称为“第三低压电源焊盘”。在第四实施例中，对应于第一低压电源焊盘341L1设置第二低压电源焊盘342L1，对应于第一低压电源焊盘341L2设置第二低压电源焊盘342L2。对应于第一低压电源焊盘341L3设置第二低压电源焊盘342L3，对应于第一低压电源焊盘341L4设置第二低压电源焊盘342L4。然后，电源图案343L设置在内层324中，第三低压电源焊盘342L5～342L8设置在表层322中。第一低压电源焊盘341L1～341L4和第二低压电源焊盘342L1～342L4被电连接到电源图案343L。另外，第三低压电源焊盘342L5～342L8被电连接到电源图案343L。
利用作为接合导体的焊料球700，焊盘341H和341L被分别接合到作为母板500C的导体焊盘531（图1）的一部分的导体焊盘541H和541L。利用作为接合导体的焊料球600，焊盘342H和342L被分别接合到作为中介层402C的导体焊盘431（图1）的一部分的导体焊盘441H和441L。按照这种方式，从母板500C的导体焊盘541H和541L供给的DC电压分别通过电源配线340H和340L，被提供给半导体元件401C的电源端子411H和411L。
焊盘342H和342L在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343H被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。电源图案343L被布置在不与通过把半导体元件301投影到内层324上而获得的投影区域重叠的位置处。焊盘341H和341L被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域重叠的位置处。
上述结构减小电源配线340H和340L的每个的自感。因而，改善到半导体元件401C的电源的品质，以稳定半导体元件401C的信号处理操作。
在第四实施例中，第一高压电源焊盘341H1～341H4被布置在表层321的四角，第二高压电源焊盘342H1～342H4被布置在表层322的四角。类似地，第一低压电源焊盘341L1～341L4被布置在表层321的四角，第二低压电源焊盘342L1～342L4被布置在表层322的四角。
此外，电源图案343H被形成为围绕通过把半导体元件301投影到内层323上而获得的投影区域的形状，并且在第四实施例中被布置在内层323的4边的周缘处。换句话说，将电源图案343H形成为环形形状。类似地，电源图案343L被形成为围绕通过把半导体元件301投影到内层324上而获得的投影区域的形状，并且在第四实施例中被布置在内层324的4边的周缘处。换句话说，将电源图案343L形成为环形形状。
借助这种结构，在多个焊料球700之中，位于中介层302C的边中央处的焊料球可用于把信号从半导体元件301传送给母板500C的信号配线和用于电源。换句话说，提高了母板500C中的到层叠半导体器件200C的配线的自由度。此外，第三高压电源焊盘342H5～342H8和第三低压电源焊盘342L5～342L8可被设置在任意位置处，从而提高了到半导体元件401C的配线的自由度。
通常，与高压电源配线相比，低压电源配线的噪声抵抗性更低。在第四实施例中，电源图案343L比电源图案343H更接近表层321。按照这种方式，电源配线340L的自感低于电源配线340H的自感，从而，进一步改善到半导体元件401C的电源的品质，以进一步稳定半导体元件401C的信号处理操作。
（示例4）
对第四实施例进行电磁场分析，以检查电感效果。表3示出分析条件。注意，在所述分析中，与上面类似，接地被定义在无穷远处，并且焊料球的模型为圆柱体模型。
表3
作为所述分析的结果，高压电源配线340H的自感为0.129nH，低压电源配线340L的自感为0.121nH。于是，确认在电源配线340L中，自感被进一步降低。
（第五实施例）
下面，说明按照本发明的第五实施例的包括层叠半导体器件的印刷电路板。图15是按照本发明的第五实施例的包括层叠半导体器件的印刷电路板的示意图。图16A-图16D是图解说明第一中介层的各层的平面图。图16A图解说明第一层，图16B图解说明第二层，图16C图解说明第三层，而图16D图解说明第四层。注意在第五实施例中，与第一实施例中的那些类似的组件用相同的附图标记表示，以省略描述。
按照第五实施例的印刷电路板100D包括层叠半导体器件200D，和上面安装层叠半导体器件200D的母板500D。层叠半导体器件200D是具有层叠封装（PoP）结构的层叠半导体封装。层叠半导体器件200D包括作为第一半导体封装的下部半导体封装300D和作为第二半导体封装的上部半导体封装400D，半导体封装400D层叠在半导体封装300D上。
半导体封装300D包括作为第一半导体元件的下部半导体元件301D和作为第一印刷配线板的下部中介层302D（第一中介层）。半导体封装400D包括作为第二半导体元件的上部半导体元件的401D和作为第二印刷配线板的上部中介层402D（第二中介层）。类似于第一实施例，在平面图中，中介层302D和402D各自是4层的矩形多层基板。具体地，图16A中图解所示的第一层是作为第二表层的表层322，图16B中图解所示的第二层是作为第一内层的内层323，图16C中图解所示的第三层是作为第二内层的内层324，而图16D中图解所示的第四层是作为第一表层的表层321。半导体元件301D例如是系统LSI。半导体元件401D例如是存储器。
在第五实施例中，半导体元件301D和401D被配置成通过被供给相同的电源电压（第一电源电压）而工作。半导体元件301D包括电源端子311E，和接地端子311G。半导体元件401D包括作为第一电源端子的电源端子411E，和接地端子411G。
中介层302D包括用于半导体元件301D的电源配线350E，和用于半导体元件301D的接地配线350G。中介层302D还包括作为第一电源配线的用于半导体元件401D的电源配线340E，和用于半导体元件401D的接地配线340G。
电源配线340E和350E，以及接地配线340G和350G被布置成从表层321延伸到表层322。
电源配线340E从表层322侧（第二表层侧），输出从表层321侧（第一表层侧），即，从母板500D输入的电源电压（第一电源电压）。按照这种方式，电源配线340E能够通过中介层402D，把从母板500D供给的电源电压提供给半导体元件401D的电源端子411E。
电源配线350E能够从表层322侧，输出从表层321侧，即，从母板500D输入的电源电压（第一电源电压），并把该电源电压提供给半导体元件301D的电源端子311E。
接地配线340G电连接到在表层321侧的母板500D，并通过在表层322侧的中介层402D，电连接到半导体元件401D的接地端子411G。接地配线350G电连接到在表层321侧的母板500D，并且电连接到在表层322侧的半导体元件301D的接地端子311G。
在第五实施例中，独立于电源配线340E地设置电源配线350E。从而，能够防止在电源配线340E中生成的电源噪声传播到电源配线350E，并且能够防止在电源配线350E中生成的电源噪声传播到电源配线340E。
在第五实施例中，独立于接地配线340G地设置接地配线350G。从而，能够防止在接地配线340G中生成的电源噪声传播到接地配线350G，并且能够防止在接地配线350G中生成的电源噪声传播到接地配线340G。
现在，说明电源配线340E和350E及接地配线340G和350G的具体结构。
电源配线340E包括作为第一电源输入焊盘的至少一个焊盘341E（341E1～341E4），焊盘341E（341E1～341E4）是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线340E还包括作为第一电源输出焊盘的多个焊盘342E（342E1～342E8），焊盘342E（342E1～342E8）是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线340E还包括设置在内层323中的作为第一电源图案的电源图案343E。换句话说，当表层322被视为第一层时，电源图案343E被设置在第二层中。
在第五实施例中，焊盘342E的数目大于焊盘341E的数目。具体地，焊盘341E的数目为4，而焊盘342E的数目为8，其大于焊盘341E的数目。
焊盘341E通过组建层326（图1）的电源通路344E、核心层325（图1）的电源通路345E等，并行地电连接到电源图案343E。
焊盘342E通过组建层327（图1）的电源通路346E等，并行地电连接到电源图案343E。换句话说，焊盘341E和焊盘342E通过电源图案343E等，相互电连接。
下面，酌情把焊盘341E1～341E4称为“第一电源焊盘”，把焊盘342E1～342E4称为“第二电源焊盘”，而把焊盘342E5～342E8称为“第三电源焊盘”。在第五实施例中，对应于第一电源焊盘341E1设置第二电源焊盘342E1，对应于第一电源焊盘341E2设置第二电源焊盘342E2。对应于第一电源焊盘341E3设置第二电源焊盘342E3，对应于第一电源焊盘341E4设置第二电源焊盘342E4。然后，电源图案343E设置在内层323中，第三电源焊盘342E5～342E8设置在表层322中。第一电源焊盘341E1～341E4和第二电源焊盘342E1～342E4被电连接到电源图案343E。另外，第三电源焊盘342E5～342E8被电连接到电源图案343E。
焊盘342E在避开半导体元件301D的同时被布置在表层322的周缘。然后，电源图案343E被布置在不与通过把半导体元件301D投影到内层323上而获得的投影区域重叠的位置处。焊盘341E被布置在不与通过把半导体元件301D投影到表层321上而获得的投影区域重叠的位置处。
另一方面，电源配线350E包括作为电源输入焊盘的焊盘351E，焊盘351E是设置在表层321中的导体焊盘331的一部分。电源配线350E还包括设置在内层323中的电源图案353E。
焊盘351E通过组建层的电源通路、核心层的电源通路等，电连接到电源图案353E。电源图案353E通过组建层的电源通路等，电连接到半导体元件301D的电源端子311E。
在第五实施例中，比通过把半导体元件301D投影到内层323上而获得的投影区域大地形成电源图案353E，并把电源图案353E布置在包括所述投影区域的位置处。焊盘351E被布置在与半导体元件301D相对的位置处，即，布置在通过把半导体元件301D投影到表层321上而获得的投影区域中。
利用作为接合导体的焊料球700，焊盘341E和351E被分别接合到作为母板500D的导体焊盘531（图1）的一部分的导体焊盘541E和551E。利用作为接合导体的焊料球600，焊盘342E被接合到作为中介层402D的导体焊盘431（图1）的一部分的导体焊盘441E。按照这种方式，从母板500D的导体焊盘541E和551E供给的DC电压分别通过电源配线340E和350E，被提供给半导体元件401D的电源端子411E和半导体元件301D的电源端子311E。
接地配线340G包括作为第一接地焊盘的至少一个焊盘341G（341G1～341G4），焊盘341G（341G1～341G4）是设置在作为第一表层的表层321中的导体焊盘331的一部分。接地配线340G还包括作为第二接地焊盘的多个焊盘342G（342G1～342G8），焊盘342G（342G1～342G8）是设置在作为第二表层的表层322中的导体焊盘332的一部分。接地配线340G还包括设置在内层324中的接地图案343G，内层324是在表层321和内层323之间的内层。换句话说，当表层322被视为第一层时，接地图案343G被设置在第三层中。
在第五实施例中，焊盘342G的数目大于焊盘341G的数目。具体地，焊盘341G的数目为4，而焊盘342G的数目为8，其大于焊盘341G的数目。
焊盘341G通过组建层326（图1）的接地通路344G等，被并行地电连接到接地图案343G。
焊盘342G通过核心层325（图1）的接地通路345G、组建层327（图1）的接地通路346G等，被并行地电连接到接地图案343G。换句话说，焊盘341G和焊盘342G通过接地图案343G等，相互电连接。
下面，酌情把焊盘341G1～341G4称为“第一GND焊盘”，把焊盘342G1～342G4称为“第二GND焊盘”，而把焊盘342G5～342G8称为“第三GND焊盘”。在第五实施例中，对应于第一GND焊盘341G1设置第二GND焊盘342G1，对应于第一GND焊盘341G2设置第二GND焊盘342G2。对应于第一GND焊盘341G3设置第二GND焊盘342G3，对应于第一GND焊盘341G4设置第二GND焊盘342G4。然后，接地图案343G设置在内层324中，第三GND焊盘342G5～342G8设置在表层322中。第一GND焊盘341G1～341G4和第二GND焊盘342G1～342G4被电连接到接地图案343G。另外，第三GND焊盘342G5～342G8被电连接到在接地图案343G。
焊盘342G在避开半导体元件301D的同时被布置在表层322的周缘。然后，接地图案343G被布置在不与通过把半导体元件301D投影到内层324上而获得的投影区域重叠的位置处。焊盘341G被布置在不与通过把半导体元件301D投影到表层321上而获得的投影区域重叠的位置处。
另一方面，接地配线350G包括作为接地焊盘的焊盘351G，焊盘351G是设置在表层321中的导体焊盘331的一部分。接地配线350G还包括设置在内层324中的接地图案353G。
焊盘351G通过组建层的电源通路等，电连接到接地图案353G。接地图案353G通过组建层的电源通路、核心层的电源通路等，电连接到半导体元件301D的接地端子311G。
在第五实施例中，比通过把半导体元件301D投影到内层324上而获得的投影区域大地形成接地图案353G，并把接地图案353G布置在包括所述投影区域的位置处。焊盘351G被布置在与半导体元件301D相对的位置处，即，布置在通过把半导体元件301D投影到表层321上而获得的投影区域中。
利用作为接合导体的焊料球700，焊盘341G和351G被分别接合到作为母板500D的导体焊盘531（图1）的一部分的导体焊盘541G和551G。利用作为接合导体的焊料球600，焊盘342G被接合到作为中介层402D的导体焊盘431（图1）的一部分的导体焊盘441G。
上述结构减小电源配线340E和接地配线340G的每个的自感。因而，改善到半导体元件401D的电源的品质，以稳定半导体元件401D的信号处理操作。
在第五实施例中，第一电源焊盘341E1～341E4被布置在表层321的四角，第二电源焊盘342E1～342E4被布置在表层322的四角。类似地，第一GND焊盘341G1～341G4被布置在表层321的四角，第二GND焊盘342G1～342G4被布置在表层322的四角。
此外，电源图案343E被形成为围绕通过把半导体元件301D投影到内层323上而获得的投影区域的形状，并且在第五实施例中被布置在内层323的4边的周缘处。换句话说，将电源图案343E形成为环形形状。类似地，接地图案343G被形成为围绕通过把半导体元件301D投影到内层324上而获得的投影区域的形状，并且在第五实施例中被布置在内层324的4边的周缘处。换句话说，将接地图案343G形成为环形形状。
借助这种结构，在多个焊料球700之中，位于中介层302D的边中央处的焊料球可用于把信号从半导体元件301D传送给母板500D的信号配线和用于电源。换句话说，提高了母板500D中的到层叠半导体器件200D的配线的自由度。此外，第三电源焊盘342E5～342E8和第三GND焊盘342G5～342G8可被设置在任意位置处，从而提高了到半导体元件401D的配线的自由度。
在设置具有不同电位的多个电源配线340E的情况下，能够抑制增大自感的原因。此外，电源图案343E和接地图案343G被彼此相对地分别布置在相邻层323和324中，从而能够增大互感，结果能够获得更低电感状态。因而，能够稳定高频下的电位。
（示例5）
对第五实施例进行电磁场分析，以检查电感效果。表4示出分析条件。注意，在所述分析中，与上面类似，焊料球的模型为圆柱体模型。此外，作为比较示例2，分析了没有接地图案343G的情况。
表4
作为分析的结果，电源配线的自感在比较示例2中为0.155nH，而在示例5中为0.147nH。从而确认由于通过使电源图案343E和接地图案343G彼此相邻的互感效果，电感被降低。
注意，本发明并不意在局限于上述实施例，在本发明的技术原理内，本领域的普通技术人员可作出各种修改。
在第一到第五实施例中，说明了其中设置多个电源输入焊盘的情况，不过，电源输入焊盘的数目可以为1。在第五实施例中，说明了设置多个第一接地焊盘的情况，不过，第一接地焊盘的数目可以为1。
在第一到第五实施例中，使用焊料球作为上部和下部半导体封装之间的接合导体，不过，接合导体并不局限于此。作为接合导体，可以使用通过在诸如树脂球或金属球之类的刚性球上形成焊料膜而获得的结构，或者铜柱或金柱。
在第一到第五实施例中，说明了其中第一印刷配线板是4层的多层基板的情况，不过，第一印刷配线板并不局限于4层基板。本发明适用于至少3层的多层基板。
在第一到第五实施例中，电源图案被布置在作为第二层的第一内层中，不过，电源图案可被布置在任意内层中。类似地，接地图案可被布置在任意内层中。
在第一到第五实施例中，第一半导体元件和第二半导体元件被配置成借助相同的电源电压工作，不过，本发明也适用于第一半导体元件和第二半导体元件被配置成借助不同的电源电压工作的情况。
尽管参考示例性实施例，说明了本发明，不过应明白本发明并不局限于公开的示例性实施例。以下权利要求的范围应被赋予最宽广的解释，以便包含所有这样的变形，以及等同的结构和功能。

Claims (19)

1.一种层叠半导体器件，包括：
第一半导体封装；和
通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，
第一半导体封装包括：
第一半导体元件；和
上面安装第一半导体元件的第一印刷配线板，
第一印刷配线板包括：
设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；
设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和
设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案，
第二半导体封装包括：
第二半导体元件；和
上面安装第二半导体元件的第二印刷配线板，
第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，
第二电源输入焊盘连接到第二半导体元件的第一电源端子，
其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。
2.按照权利要求1所述的层叠半导体器件，其中，第一电源图案的至少两个端部被电连接到第一电源输出焊盘。
3.按照权利要求1所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第一电源图案。
4.按照权利要求3所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第一电源图案的第一电源输入焊盘。
5.按照权利要求3所述的层叠半导体器件，其中，第一印刷配线板包括多个第一电源图案。
6.按照权利要求1所述的层叠半导体器件，其中：
第一印刷配线板还包括：
设置在第一印刷配线板的第一表层中的第三电源输入焊盘，用于建立到层叠半导体器件的外部的连接；
设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第二电源输出焊盘，第二表层位于第一表层的里侧；和
设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第三电源输入焊盘和第二电源输出焊盘的第二电源图案；
第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第二电源输出焊盘的连接的第四电源输入焊盘；并且
第四电源输入焊盘连接到第二半导体元件的第二电源端子。
7.按照权利要求6所述的层叠半导体器件，其中，第二电源图案的至少两个端部被电连接到第二电源输出焊盘。
8.按照权利要求6所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第二电源图案。
9.按照权利要求8所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第二电源图案的第三电源输入焊盘。
10.按照权利要求8所述的层叠半导体器件，其中，第一印刷配线板包括多个第二电源图案。
11.按照权利要求1所述的层叠半导体器件，其中：
第一印刷配线板还包括：
设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第五电源输入焊盘；
设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第三电源输出焊盘，第二表层位于第一表层的里侧；和
设置在介于第一表层和第二表层之间的第二内层中的、并且电连接到第五电源输入焊盘和第三电源输出焊盘的第三电源图案，第二内层不同于第一内层；
第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第三电源输出焊盘的连接的第六电源输入焊盘；
第六电源输入焊盘被连接到第三电源端子，第三电源端子输入与第二半导体元件的第一电源端子的电压不同的电压；并且
连接到第三电源图案的第三电源输出焊盘的数目大于连接到第三电源图案的第五电源输入焊盘的数目。
12.按照权利要求11所述的层叠半导体器件，其中，第一电源图案的至少两个端部被电连接到第一电源输出焊盘，并且第三电源图案的至少两个端部被电连接到第三电源输出焊盘。
13.按照权利要求12所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第一电源图案和第三电源图案。
14.按照权利要求12所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第一电源图案的第一电源输入焊盘和连接到第三电源图案的第五电源输入焊盘。
15.按照权利要求1所述的层叠半导体器件，其中：
第一印刷配线板还包括：
设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一接地输入焊盘；
设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一接地输出焊盘，第二表层位于第一表层的里侧；和
设置在介于第一表层和第二表层之间的第二内层中的、并且电连接到第一接地输入焊盘和第一接地输出焊盘的第一接地图案，第二内层不同于第一内层；
第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一接地输出焊盘的连接的第二接地输入焊盘；
第二接地输入焊盘被连接到第二半导体元件的第一接地端子；并且
连接到第一接地图案的第一接地输出焊盘的数目大于连接到第一接地图案的第一接地输入焊盘的数目。
16.一种印刷电路板，包括：
母板；和
安装在母板上的按照权利要求1所述的层叠半导体器件，
其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘。
17.一种印刷电路板，包括：
母板；和
安装在母板上的按照权利要求6所述的层叠半导体器件，
其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第三电源输入焊盘通过焊料被连接到母板的第二电源焊盘。
18.一种印刷电路板，包括：
母板；和
安装在母板上的按照权利要求11所述的层叠半导体器件，
其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第五电源输入焊盘通过焊料被连接到母板的第三电源焊盘。
19.一种印刷电路板，包括：
母板；和
安装在母板上的按照权利要求15所述的层叠半导体器件，
其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第一接地输入焊盘通过焊料被连接到母板的第一接地焊盘。
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