JP4595823B2 - ボールグリッドアレイ - Google Patents

Description

本発明は、一方の面に半導体チップが形成され、他方の面にメイン基板との接続のためのボール端子が形成されたインターポーザを有するボールグリッドアレイに関するものである。

従来のボールグリッドアレイの一例が、特許文献１に開示されている。この特許文献１に開示されたボールグリッドアレイにおいては、インターポーザの一方の面に複数の半導体チップが搭載されるとともに、そのインターポーザの他方の面に、ボール端子としてのはんだボールが配置される。

このような複数の半導体チップは、シリアル通信関係、マイコンの発振子関係、リセット端子、電源関係の端子、Ａ／Ｄ入力端子、入力ポート用端子、テスト端子など共通機能のための端子を備える場合がある。このため、複数の半導体チップの共通機能のための端子は、共通のはんだボールに接続することで、ボールグリッドアレイを接続するために必要なはんだボールの数を減らして、ボールグリッドアレイの小型化を図っている。
特開２００４−１１１８６３号公報

しかしながら、特許文献１に記載のボールグリッドアレイでは、共通の基板に複数の半導体チップを搭載することが前提となっている。換言すれば、インターポーザに単一の半導体チップが搭載される場合に、はんだボールの数をどのように減らすかについては何ら考慮されていない。

本発明は、このような点に鑑みてなされたもので、インターポーザに単一の半導体チップが搭載される場合でも適用可能であって、ボールグリッドアレイの接続のためのボール端子の数を減少させて、ボールグリッドアレイの小型化を図ることが可能なボールグリッドアレイを提供することを目的とする。

上記目的を達成するために、請求項１に記載のボールグリッドアレイは、
複数のパッドを有する半導体チップと、
前記半導体チップを搭載するとともに、その搭載面に、前記半導体チップの複数のパッドとそれぞれ接続される配線が形成され、前記搭載面と反対側の面に、前記配線と電気的に接続されるボール端子を備えるインターポーザとを有するボールグリッドアレイにおいて、
前記ボール端子の中で、電源用端子又はＧＮＤ用端子として用いられる少なくとも１個のボール端子が、共通ボール端子として、前記半導体チップの少なくとも２個のパッドに接続され、
前記インターポーザには、前記半導体チップの搭載面からその反対側の面に達する貫通ビアが形成され、前記ボール端子と前記配線とは当該貫通ビア内に設けられた導電材料を介して電気的に接続されるものであり、
前記半導体チップの搭載面と反対側の面に、少なくとも２個の貫通ビア内の導電材料に対して、前記共通ボール端子からそれぞれ延びる分岐配線を設け、かつ前記半導体チップの搭載面において前記少なくとも２個のパッドからの配線を前記分岐配線が接続された貫通ビアの導電材料にそれぞれ別個に接続することにより、前記共通ボール端子を前記少なくとも２個のパッドに接続することを特徴とする。

半導体チップは、多機能化・高機能化などの要求に応えるため、通信回路、入出力回路、Ａ／Ｄ回路、ロジック回路などの各種の機能回路が集積化される傾向にある。このため、各機能回路に対応して、多くの電源用パッド及びＧＮＤ用パッドが設けられる場合がある。請求項１に記載のボールグリッドアレイでは、このような点を考慮し、インターポーザにおいて電源用端子又はＧＮＤ用端子として用いられる少なくとも１個のボール端子を共通ボール端子として、半導体チップにおける電源用パッド或いはＧＮＤ用パッドとして用いられるパッドを含む少なくとも２個のパッドに接続する。これにより、半導体チップのパッド数よりもボール端子の数を減らすことができるので、結果として、ボールグリッドアレイの小型化を図ることができる。
特に、請求項１に記載のボールグリッドアレイにおいては、半導体チップの搭載面と反対側の面に、少なくとも２個の貫通ビア内の導電材料に対して、共通ボール端子からそれぞれ延びる分岐配線を設け、かつ半導体チップの搭載面において少なくとも２個のパッドからの配線を分岐配線が接続された貫通ビアの導電材料にそれぞれ別個に接続することにより、共通ボール端子を少なくとも２個のパッドに接続するようにしている。この場合、分岐点からそれぞれのパッドまでの配線長が長くなるため、一方の配線にノイズが発生しても、そのノイズは他方の配線に回り込むよりも、共通ボール端子に流れ易くなる。この結果、相互にノイズが影響を及ぼし合う事態を極力防止することができる。
また、請求項２に記載のボールグリッドアレイでは、前記貫通ビア内に設けられた導電材料は、前記配線及び前記分岐配線よりも高いインピーダンスを有することを特徴とする。
この場合、一方の配線にノイズが発生しても、そのノイズは、貫通ビアの導電部材を通り抜けることができなかったり、貫通ビアの導電部材を通過した場合であっても、他方の配線に連なる貫通ビア内の導電部材によって、その他方の配線への侵入を阻害されたりする。このようにして、共通はんだボールに接続された電源系において、より確実にノイズの相互影響を低減することができる。

請求項３に記載のように、半導体チップが、複数の機能回路を有し、当該機能回路毎に少なくとも１個の電源及びＧＮＤが設けられ、前記複数のパッドは、当該複数の電源及びＧＮＤに対応して、複数の電源用パッドと複数のＧＮＤ用パッドとを含むものである場合、前記複数の電源用パッド同士及び、又は複数のＧＮＤ用パッド同士が、前記共通ボール端子に接続されることが好ましい。電源やＧＮＤは異なる機能回路で共有することが可能であるためである。

ただし、機能回路によっては、動作電圧が異なったり、電圧及びＧＮＤに流れる電流量が異なったりする場合がある。そのような場合には、各機能回路の動作に及ぼす影響を考慮し、極力、動作電圧や電流量が近似した電源用パッド及び、又はＧＮＤ用パッドを選定して、共通ボール端子に接続することが好ましい。

特に、請求項４に記載したように、前記複数の電源用パッドと複数のＧＮＤ用パッドの中で、相対的に電流の通電量が小さい電源用パッド同士及び、又は複数のＧＮＤ用パッド同士を、前記共通ボール端子に接続することが好ましい。相対的に電流の通電量が小さい電源用パッド同士及び、又は複数のＧＮＤ用パッド同士を共通ボール端子に接続することにより、電流の通電量が相対的に大きい電源用パッドやＧＮＤ用パッドとの間で、電流の通電量の均等化を図ることができる。また、相対的に電流の通電量が小さければ、共通ボール端子に接続しても、合計の電流通電量が過大になることがない。このため、配線経路におけるインピーダンスによる電圧ドロップも僅かとなり、各機能回路に適切な動作電圧を与えることができる。

また、請求項５に記載したように、前記複数の電源用パッドと複数のＧＮＤ用パッドの中で、相対的にノイズ発生量の小さい電源用パッド同士及び、又は複数のＧＮＤ用パッド同士を、前記共通ボール端子に接続することが好ましい。このようにすれば、ノイズの発生量が相対的に大きい電源用パッドやＧＮＤ用パッドとの間で、ノイズ発生量の均等化を図ることができる。また、ノイズ発生量が相対的に大きい電源パッドやＧＮＤパッドを、共通ボール端子への接続対象から除外することにより、一方の電源パッドやＧＮＤパッドから他方の電源パッドもしくはＧＮＤパッドへのノイズの伝播を防いだり、ノイズ同士の加算によってノイズ発生量が過度に大きくなることを防止できる。

また、請求項６に記載したように、前記複数の機能回路が、アナログ信号を処理するアナログ系回路と、デジタル信号を処理するデジタル系回路とを有し、
前記アナログ系回路における電源に対応する電源用パッド及びＧＮＤに対応するＧＮＤ用パッドを、それぞれ個別のボール端子に接続しつつ、前記デジタル系回路における複数の電源に対応する電源用パッド同士及び、又は複数のＧＮＤに対応するＧＮＤ用パッド同士を、前記共通ボール端子に接続することが好ましい。

電源用パッド同士及び、又はＧＮＤ用パッド同士を共通ボール端子に接続すると、例えば一方の電源系にノイズが発生した場合、そのノイズの影響が他方の電源系にも及ぶことになる。ここで、アナログ系回路においては、例えばＡ／Ｄ変換などアナログ信号波形そのものが処理対象となるため、電源電圧や基準電圧に対するノイズの影響が大きい。そのため、ノイズの影響を極力排除すべく、アナログ系回路のための電源用パッド及びＧＮＤパッドはそれぞれ個別のボール端子に接続して、相互に分離することが好ましい。一方、デジタル系回路においては、１もしくは０を表すデジタル信号に基づく処理が行われるので、電源系にノイズが発生しても、その影響は小さい。そのため、共通ボール端子に接続するのは、デジタル系回路における電源用パッド同士及び、又はＧＮＤ用パッド同士であることが好ましい。特に、最も避けるべきことは、アナログ系回路における電源用パッドとデジタル系回路における電源用パッドを共通ボール端子に接続したり、アナログ系回路におけるＧＮＤ用パッドとデジタル系回路におけるＧＮＤ用パッドとを共通ボール端子に接続したり、アナログ系とデジタル系とを混在させることである。

上述したように、デジタル系回路における電源用パッド同士及び、又はＧＮＤ用パッド同士を共通ボール端子に接続する場合、請求項７に記載したように、デジタル系回路の入力部における複数の電源に対応する電源用パッド及び複数のＧＮＤに対応するＧＮＤ用パッドを、それぞれ個別のボール端子に接続しつつ、デジタル系回路の出力部における複数の電源に対応する電源用パッド同士及び、又は複数のＧＮＤに対応するＧＮＤ用パッド同士を、前記共通ボール端子に接続することが好ましい。デジタル系回路においては、基本的にノイズの影響を受けにくいが、外部からデジタル信号を入力する入力部では、その入力されたデジタル信号のレベルに基づいて信号の２値化を行ったりするため、外部にデジタル信号を出力する出力部に比較すれば、ノイズの影響が大きいと言えるためである。

請求項８に記載するように、前記半導体チップは、前記共通ボール端子と接続された少なくとも２個のパッドに接続される前記半導体チップ内の配線経路を、それぞれ個別に閉成状態と開放状態とのいずれかに切替える切替回路と、
前記切替回路が配線経路を１本づつ順番に閉成状態に切替えたとき、その閉成状態となった配線経路の導通状態をチェックするチェック回路とを備えることが好ましい。

あるいは、請求項９に記載するように、前記半導体チップは、前記共通ボール端子と接続された少なくとも２個のパッドに接続される前記半導体チップ内の配線経路に、それぞれ個別に電流を通電する通電回路と、
前記配線経路に流れる電流値を検出する検出回路と、
前記通電回路が配線経路に電流を通電したときに、前記配線経路に流れる電流値から、各々の配線経路の導通状態をチェックするチェック回路とを備えるように構成しても良い。

上述した請求項８あるいは請求項９の構成を採用することにより、共通ボール端子に半導体チップの２以上のパッドを接続しても、共通ボール端子までの配線経路の導通状態を個別にチェックすることができる。

請求項１０に記載するように、前記半導体チップにおいて有意な信号の伝達に使用されるパッドの少なくとも１つが、前記半導体チップの搭載面に形成された複数の配線に接続されるようにしても良い。請求項１乃至請求項７の構成により、ボールグリッドアレイの接続に必要なボール端子の数を減らすことができる。この結果、ボール端子の数に余裕が生じるため、例えば特に重要な信号に関して、信号の伝達経路を多重化することが可能になる。

以下、本発明の実施の形態を図に基づいて説明する。図１は、本発明の実施の形態におけるボールグリッドアレイ１０の概略構成を示す断面図である。

ボールグリッドアレイ１０は、図１に示すように、インターポーザ１、半導体チップ２、ワイヤ３、モールド樹脂４、ボール端子としてのはんだボール５などから構成される。ボールグリッドアレイ１０は、はんだボール５を介してメイン基板としてのプリント基板１５に実装される。

ここで、図２は、ボールグリッドアレイ１０のプリント基板１５へ実装される側の面、すなわち、インターポーザ１のはんだボール５が形成された面を示す平面図であり、図３は、インターポーザ１の半導体チップ２の搭載面を示す平面図である。以下、これらの図2及び図３の図面を適宜参照しつつ説明する。

図1及び図３に示すように、インターポーザ１の一方の面には、例えばダイボンド材により固定された半導体チップ２が搭載される。さらに、インターポーザ１の、半導体チップ２の搭載面には、ランド６及びこのランド６と接続された配線パターン７が形成されている。

半導体チップ２は、図３に示すように、上方から見た場合、略四角形の形状を有し、その上表面には、四角形の各辺に沿って、外部との接続のための複数のパッド２０が設けられている。この複数のパッド２０と、インターポーザ１の半導体チップ搭載面に形成されたランド６とが、ワイヤボンディングされたワイヤ３によって電気的に接続される。

インターポーザ１に半導体チップ２が搭載され、複数のパッド２０とランド６とがワイヤ３で電気的に接続された状態において、インターポーザ１の半導体チップ搭載面にはモールド樹脂４が形成される。これにより、半導体チップ２、ワイヤ３及び配線パターン７等がモールド樹脂４にてモールド封止される。

インターポーザ１の、半導体チップ２の搭載面とは反対側の面であるはんだボール５の形成面には、図２に示すように、はんだボール５及びこのはんだボール５と電気的に接続された配線パターン９が設けられている。さらに、インターポーザ１には、半導体チップ２の搭載面からはんだボール５の形成面に達する貫通ビア８が形成されている。この貫通ビア８の内周面には、例えば銅などの導電部材がめっきされており、半導体チップ２の搭載面に形成された配線パターン７と、はんだボール５の形成面に形成された配線パターン９とが、その導電部材によって電気的に接続される。

なお、図1〜図３に示す例では、はんだボール５の形成面に配線パターン９を設け、この配線パターン９を介してはんだボール５と貫通ビア８内の導電部材とを接続するようにしているが、はんだボール５をビア上に設けて、配線パターン９を省略するようにしても良い。

プリント基板１５には、各はんだボール５に対応する位置にランド１６が形成されており、はんだボール５とランド１６とをリフロー工程等によって加熱して接続することにより、ボールグリッドアレイ１０がプリント基板１５に固定される。

本実施形態においては、上述した構成を有するボールグリッドアレイ１０において、インターポーザ１の両面における配線パターン７，９に種々の工夫を施すことにより、はんだボール５の数を削減したり、他の配線間においてノイズが相互に影響しあうことを低減したりすることを可能にした。以下、詳しく説明する。

本実施形態の半導体チップ２は、多機能化・高機能化などの要求に応えるため、通信回路、入出力回路、Ａ／Ｄ回路、ロジック回路などの各種の機能回路が集積化されている。このため、各機能回路ごとに設けられる電源やＧＮＤに対応して、半導体チップ２の複数のパッド２０は、多くの電源用パッド及びＧＮＤ用パッドを含んでいる。

そこで、本実施形態によるボールグリッドアレイ１０では、インターポーザ１において電源用端子やＧＮＤ用端子として用いられるはんだボール５を共通はんだボールとして、半導体チップ２における電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッド２０に接続するようにした。これにより、半導体チップ２のパッド２０の数よりもはんだボール５の数を減らすことができるので、結果として、ボールグリッドアレイ１０の小型化を図ることができる。

共通はんだボール５に電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッド２０を接続するには、図３において、参考例によるＡパターンとして示すように、半導体チップ２の搭載面に形成される配線パターン７において、その少なくとも２個のパッド２０に接続されたランド６から延びる各配線を、共通はんだボール５に接続される共通の貫通ビア８に接続しても良い。しかし、本実施形態では、図２及び図３にＢパターンとして示すように、少なくとも２個のパッド２０からの配線を別々の貫通ビア８に接続しつつ、その別々の貫通ビア８を配線パターン９によって共通はんだボール５に接続する。

図４は、上述した参考例としてのＡパターンによる、電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッドに対応するランド６ａ，６ｂから共通はんだボール５への配線経路を模式的に示したものである。このＡパターンの場合、２個のランド６ａ，６ｂからそれぞれ延びる配線７ａ，７ｂを共通の貫通ビア８に接続するようにしているので、はんだボール５に加え、貫通ビア８の数も削減することができ、効率的な配線を行うことができる。

ただし、電源及びＧＮＤの電源系には、例えば機能回路の動作によって電位が変動したり、さらに機能回路による高周波信号によってノイズが重畳されたりする場合がある。このような原因で、共通はんだボール５に接続された一方の電源系にノイズが発生したりすると、そのノイズが他方の電源系にも影響を及ぼすことになる。

そのため、図４に示すＡパターンにおいては、ランド６ａ，６ｂから延びる配線７ａ，７ｂ同士が接続される箇所である貫通ビア８までの配線経路のインピーダンスを、貫通ビア８から共通はんだボール５までの配線経路のインピーダンスよりも高くなるように、配線パターン７，９及び貫通ビア８内の導電部材を形成する。これにより、一方の配線にノイズが発生して、そのノイズが両電源系の接続箇所に到達したとしても、そのノイズは他方の電源系の配線に回り込むよりも、共通はんだボール５に流れ易くなる。従って、共通はんだボール５に接続された電源系同士で相互にノイズが影響を及ぼし合うことを効果的に抑制できる。

上述したインピーダンスの関係を満足させるには、例えば、配線パターン７の太さよりも配線パターン９の太さを太くすれば良い。パッド６ａ，６ｂと配線７ａ，７ｂ同士の接続箇所までは配線パターン７によって接続され、貫通ビア８から共通はんだボール５までは配線パターン９によって接続される。従って、配線パターン７よりも配線パターン９を太くすることにより、ランド６ａ，６ｂから配線７ａ，７ｂ同士の接続箇所までの配線インピーダンスを、貫通ビア８から共通はんだボール５までの配線インピーダンスよりも高くすることができる。

なお、貫通ビア８の内周面に形成される導電部材は、インピーダンスとしてインダクタンス成分を持つため、配線パターン７，９に比較してインピーダンスが高くなる場合がある。ただし、貫通ビア８の深さに相当する導電部材の長さは、配線パターン７，９に比較して充分に短い。従って、貫通ビア８内の導電部材を含む配線接続箇所から共通はんだボール５までの配線インピーダンスを、ランド６ａ，６ｂから配線接続箇所までの配線インピーダンスよりも低くすることは充分に可能である。

図５（ａ）は、上述した本実施形態のパターンであるＢパターンによる、電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッドに対応するランド６ａ，６ｂから共通はんだボール５への配線経路を模式的に示したものであり、図５（ｂ）は、その配線経路をより具体的に示した一部断面斜視図である。このＢパターンの場合、２個のランド６ａ，６ｂからそれぞれ延びる配線７ａ，７ｂは、別個の貫通ビア８ａ，８ｂに接続されるため、配線効率に関してはＡパターンよりも劣っている。

しかしながら、Ｂパターンにおいては、はんだボール５の形成面において、共通はんだボール５から分岐して延びる配線９ａ，９ｂによって、共通はんだボール５とランド６ａ，６ｂとの接続を行っているため、Ａパターンよりもノイズに対する耐性を向上できるとのメリットがある。上述したように、貫通ビア８内の導電部材は、配線パターン７，９よりも高いインピーダンスを有する。また、分岐点である共通はんだボール５からそれぞれのランド６ａ，６ｂまでの配線長が長くなる。このため、例えば図５（ｃ）に矢印で示すように、配線７ａにノイズが発生しても、そのノイズは、貫通ビア８ａの導電部材を通り抜けることができなかったり、貫通ビア８ａの導電部材を通過した場合であっても、配線７ｂに連なる貫通ビア８ｂ内の導電部材によって配線７ｂへの侵入を阻害されたりする。このようにして、Ｂパターンの場合には、Ａパターンに比較して、共通はんだボール５に接続された電源系において、より確実にノイズの相互影響を低減することができる。

上述したＡパターンあるいはＢパターンを用いることにより、半導体チップ２における電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッド２０を、電源用端子或いはＧＮＤ用端子として用いられる共通はんだボール５に接続することができる。

ただし、電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッド２０を、共通はんだボール５に接続する場合、何ら制限なく、任意の電源用パッド同士或いはＧＮＤ用パッド同士を接続することは避けるべきである。以下、この点について説明する。

半導体チップ２に集積化される機能回路によっては、動作電圧が異なったり、電源及びＧＮＤに流れる電流量が異なったりする場合がある。従って、そのような場合には、各機能回路の動作に及ぼす影響を考慮し、極力、動作電圧や電流量が近似した電源用パッドやＧＮＤ用パッドを選定して、共通はんだボール５に接続することが好ましい。

特に、複数の電源用パッド及び複数のＧＮＤ用パッドにおいて、通電電流量が異なる場合には、相対的に大電流が通電される電源用パッドやＧＮＤ用パッドは個別のはんだボール５に接続しつつ、相対的に小電流が通電される電源用パッド同士及び／又は複数のＧＮＤ用パッド同士を、共通はんだボール５に接続すると良い。これにより、複数の電源用パッドや複数のＧＮＤ用パッドにおいて、各パッドの電流通電量の均等化を図ることができる。また、電源用パッドやＧＮＤ用パッドにおける通電量が相対的に小さければ、共通はんだボール５に接続しても、共通はんだボール５に流れる合計の電流通電量が過大になることもない。このため、配線経路におけるインピーダンスによる電圧ドロップも僅かとなり、各機能回路に適切な動作電圧を与えることができる。

図３における電源１〜３及びＧＮＤ１〜３における配線は、上述した電流の通電量を考慮してなされたものである。すなわち、電源１及びＧＮＤ１は、通電電流量が相対的に小さい２つの電源用パッド同士及びＧＮＤ用パッド同士を配線パターン７によって接続したものである。一方、電源２及びＧＮＤ２については、通電電流量が相対的に大きい電源用パッド及びＧＮＤ用パッドであったため、それらをそれぞれ単独のはんだボール５に接続するように配線されている。またＧＮＤ３については、相対的に小電流が通電される３個のＧＮＤ用パッドを配線パターン７によって共通の貫通ビア８に接続するようにしている。このように、共通はんだボール５に接続する電源用パッド若しくはＧＮＤ用パッドの数は２個に限らず、３個以上であっても良い。なお、電源３に関しては、３個の電源用パッドの位置が離れていることを考慮し、１個の電源用パッドを１個のはんだボール５に接続した電源３ａと、２個の電源用パッドを共通はんだボール５に接続した電源３ｂとに分離されている。

また、通電量の他に、例えば各電源系のノイズ発生量を考慮して、相互に接続する電源用パッドやＧＮＤ用パッドを選別するようにしても良い。すなわち、複数の電源用パッド及び／又は複数のＧＮＤ用パッドの中で、相対的にノイズ発生量の小さい電源用パッド同士及び／又は複数のＧＮＤ用パッド同士を、共通はんだボール５に接続すると良い。このようにすれば、ノイズの発生量が相対的に大きい電源用パッドやＧＮＤ用パッドとの間で、ノイズ発生量の均等化を図ることができる。また、ノイズ発生量が相対的に大きい電源パッドやＧＮＤパッドを、共通はんだボール５への接続対象から除外することにより、その電源パッドやＧＮＤパッドから他方の電源パッドやＧＮＤパッドへのノイズの伝播を防いだり、ノイズ同士の加算によってノイズ発生量が過度に大きくなることを防止できる。

なお、相対的にノイズ発生量が多い電源系としては、ＣＰＵなど高速動作を行う回路、高速通信回路、デジタル系信号出力回路などの電源やＧＮＤが該当する場合が多く、相対的にノイズ発生量が小さい電源系としては、アナログ系回路、低速通信回路、定常的に一定電流が流れる回路などの電源やＧＮＤが該当する場合が多い。

また、半導体チップ２内の複数の機能回路が、図３に示すように、アナログ信号を処理するアナログ系回路２１と、デジタル信号を処理するデジタル系回路２２，２３とを有する場合、アナログ系回路２１の電源用パッド及びＧＮＤ用パッドを、それぞれ個別のはんだボール５に接続しつつ、デジタル系回路２３における電源用パッド同士及び／又はＧＮＤ用パッド同士を、共通はんだボール５に接続するようにすると良い。

上述したように、電源用パッド同士やＧＮＤ用パッド同士を共通はんだボール５に接続すると、両電源系において、ノイズが相互に影響し合う可能性が生じる。ここで、アナログ系回路２１においては、アナログ信号波形そのものが処理対象となる。例えばＡ／Ｄ変換回路の電源電圧や基準電圧が電源系に侵入したノイズによって変動すると、そのときのＡ／Ｄ変換結果には大きな誤差が含まれる可能性が高くなる。このため、アナログ系回路２１の電源４及びＧＮＤ４に関しては、電源用パッド及びＧＮＤパッドをそれぞれ個別のはんだボール５に接続し、他の電源系とは分離することが望ましい。

一方、デジタル系回路２３においては、１もしくは０を表すデジタル信号に基づく処理が行われるので、電源系にノイズが発生しても、その影響は小さい。そのため、デジタル系回路２３の電源６及びＧＮＤ６に関して、複数の電源用パッド同士及び複数のＧＮＤ用パッド同士が、それぞれ共通はんだボール５に接続されている。

なお、半導体チップ２がアナログ系回路２１とデジタル系回路２２，２３とを有する場合に、最も避けるべきことは、アナログ系回路２１における電源用パッドとデジタル系回路２２，２３における電源用パッドを共通はんだボール５に接続したり、アナログ系回路２１におけるＧＮＤ用パッドとデジタル系回路２２，２３におけるＧＮＤ用パッドとを共通はんだボール５に接続して、アナログ系とデジタル系とを混在させることである。

また、図３に示す例では、デジタル系回路２２，２３において、外部にデジタル信号を出力するデジタル系出力部２３に関してのみ、電源用パッド同士及びＧＮＤ用パッド同士を共通はんだボール５に接続する。つまり、外部からデジタル信号を入力するデジタル系出力部２２については、複数の電源用パッド或いは複数のＧＮＤ用パッドが共通はんだボール５に接続されていない。

デジタル系回路２２，２３は、０若しくは１を示すデジタル信号を処理対象とするため、基本的にノイズの影響を受けにくいが、デジタル系入力部２２では、入力されたデジタル信号のレベルに基づいて信号の２値化を行ったりするため、デジタル系出力部２３に比較すれば、ノイズの影響が大きい。従って、電源用パッド同士やＧＮＤ用パッド同士の接続は、デジタル系出力部２３において優先的に行うことが好ましい。

上述したようにして、複数の電源用パッドや複数のＧＮＤ用パッドを共通はんだボール５に接続するようにすると、ボールグリッドアレイの接続に必要なはんだボール５の数を減らすことができる。この結果、はんだボール５の数に余裕が生じるため、図３に示すように、特に重要な信号の伝達に使用する重要信号配線を、複数の貫通ビア８及び複数のはんだボール５に接続して、その信号の伝達経路を多重化することも可能になる。

複数の電源用パッドや複数のＧＮＤ用パッドを、上述したＡパターンのように、配線７ａ，７ｂにより共通の貫通ビア８を介して共通はんだボール５に接続する場合、半導体チップ２の搭載面において、その配線７ａ，７ｂにより、有意な信号の伝達に使用される配線を囲むように、半導体チップ２のパッドの配列及び配線パターン７を設定すると良い。

例えば、有意な信号として、発振信号などノイズ源となり易い信号の伝達に使用される配線を、共通はんだボール５に接続され同電位となっている配線７ａ，７ｂで囲むことにより、配線７ａ，７ｂにノイズ源となり易い信号に対するシールドの役割を持たせることができる。すなわち、ノイズ源となり易い信号の伝達用の配線から、その配線を取り囲んでいる同電位の配線７ａ，７ｂを越えて、他の配線にノイズが伝播することを防止できるのである。なお、有意な信号として、ノイズの影響を極力排除したい信号の伝達に使用される配線を、共通はんだボール５に接続された配線７ａ，７ｂで囲むようにしても良い。

図３には、上述したような、２個以上の電源用パッドあるいはＧＮＤ用パッドと共通はんだボール５との間を接続する配線７ａ，７ｂが、有意な信号の伝達に使用される配線を取り囲むように形成された例がいくつか示されている。

この図３に示すように、配線７ａ，７ｂによって有意な信号の配線を取り囲む際には、配線７ａ，７ｂが接続される貫通ビア８が、その有意な信号の配線が接続される貫通ビア８よりも、半導体チップ２から離れた位置に形成されたものであることが好ましい。これにより、配線７ａ，７ｂによって有意な信号の配線を取り囲むときに、配線を長く取り回すことなどが不要となる。

なお、図１〜３には、ワイヤボンディングによって半導体チップ２のパッド２０と、インターポーザ１のランド６とを電気的に接続する例について示したが、図６に示すように半導体チップ２をインターボーザ１に対して、ボール端子４０を介してフリップチップ実装（表面実装）することも可能である。

このフリップチップ実装を採用する場合には、半導体チップ２の表面において、複数のパッドを、内周側と外周側の２列に設けるとともに、インターポーザ１の半導体チップ２の搭載面に、その複数のパッドに対応するように、内周側及び外周側の２列にランド６を配列する。

図７は、内外周の２列にランド６が配列され、各ランド６に接続する配線パターンが形成されたインターポーザ１を示す。このようなランド６の配列を有する場合、参考例として図７のパターンＣに示すように、共通はんだボール５に接続される配線７ａ，７ｂは、内周側のランド６に接続され、有意な信号の配線は外周側のランド６に接続されると良い。これにより、配線７Ａａ，７ｂは、有意な信号の配線の半導体チップ２側の端部を越えて、半導体チップ２の中心に向かって延びるため、有意な信号の配線をより確実にガードすることができる。換言すれば、図７のパターンＤのように、有意な信号の配線が、配線７ａ，７ｂの端部よりも半導体チップ２の中心に向かって延出していると、その延出した部分から、他の配線にノイズが伝播する可能性が高まってしまうのである。

以上、電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッド２０を、共通はんだボール５に接続する手法について説明したが、このように複数の電源系が相互に接続される場合、一方の電源系に断線等の異常が生じていても、それを検出することが困難になる恐れがある。

そのため、例えば図８や図９に示す回路を半導体チップ２に集積化して、共通はんだボール５に接続された配線７ａ，７ｂに断線等の異常が生じていないかどうかを個別にチェックすることが好ましい。

図８に示す回路では、共通はんだボール５に接続された２個のパッド２０にそれぞれ接続される半導体チップ２内の配線経路にスイッチＳＷ１，ＳＷ２を設けている。これらのスイッチＳＷ１，ＳＷ２は、切替回路２５によってそれぞれ個別に閉成状態と開放状態とのいずれかに切替えられる。すなわち、半導体チップ２が動作する際には、切替回路２５はスイッチＳＷ１、ＳＷ２をともに閉成状態にして、機能回路に動作電圧を供給できるようにし、導通状態のチェック時には、スイッチＳＷ１，ＳＷ２を１つずつ順番に閉成状態に切替える。導通チェック回路２６は、外部から所定の電位がパッド２０に印加されつつ各スイッチＳＷ１、ＳＷ２が閉じられたときに、各配線経路における電位のレベルに基づいて、導通状態が正常であるか否かを判定する。なお、導通チェック回路２４は、共通はんだボール５に接続されたパッド２０以外のパッド２０に対しても設けられている。

図９に示す回路では、半導体チップ２内の各配線経路に電流検出部２８〜３０を設けている。そして、外部から各パッドに電源が供給されて、各配線経路に電流が通電されたときに、各配線経路に流れる電流の電流値を電流検出部２８〜３０によって検出する。導通チェック回路２７は、検出された電流値に基づいて、各経路ごとに導通状態が正常であるか否かを判定する。

上述した図８に示す回路では、半導体チップ２が動作するときには、スイッチＳＷ１，ＳＷ２を閉成状態にするので、導通状態が検査できる時期が、ボールグリッドアレイとしての製品出荷前や、そのボールグリッドアレイがメイン基板に実装されたときに限られる。しかし、図９に示す回路によれば、各配線経路に流れる電流の電流値を監視するものであるため、ボールグリッドアレイを実装したメイン基板が、ある制御対象機器の制御に用いられる状態となっても、各経路の導通状態をチェックすることができる。

実施形態におけるボールグリッドアレイ１０の概略構成を示す断面図である。 インターポーザ１のはんだボール５が形成された面を示す平面図である。 インターポーザ１の半導体チップ２の搭載面を示す平面図である。 電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッドに対応するランド６ａ，６ｂと共通はんだボール５とを接続する参考例としてのパターン（Ａパターン）における配線経路を模式的に示した図である。 （ａ）は、電源用パッド或いはＧＮＤ用パッドとして用いられる少なくとも２個のパッドに対応するランド６ａ，６ｂと共通はんだボール５とを接続する本実施形態によるパターン（Ｂパターン）における配線経路を模式的に示した図であり、（ｂ）はその配線経路をより具体的に示した一部断面斜視図であり、（ｃ）はノイズの回り込みがより確実に防止できる理由を説明するための説明図である。 ボールグリッドアレイをインターポーザに表面実装した変形例を示す断面図である。 図６に示す変形例における、インターポーザの半導体チップの搭載面を参考例として示す平面図である。 共通はんだボール５に接続された配線７ａ，７ｂに断線等の異常が生じていないかどうかを個別にチェックする第１の回路を示す回路図である。 共通はんだボール５に接続された配線７ａ，７ｂに断線等の異常が生じていないかどうかを個別にチェックする第２の回路を示す回路図である。

符号の説明

１ インターポーザ
２ 半導体チップ
３ ワイヤ
５ はんだボール
６ ランド
７ 配線パターン
８ 貫通ビア
９ 配線パターン
１０ ボールグリッドアレイ

Claims (10)

1. 複数のパッドを有する半導体チップと、
   前記半導体チップを搭載するとともに、その搭載面に、前記半導体チップの複数のパッドとそれぞれ接続される配線が形成され、前記搭載面と反対側の面に、前記配線と電気的に接続されるボール端子を備えるインターポーザとを有するボールグリッドアレイにおいて、
   前記ボール端子の中で、電源用端子又はＧＮＤ用端子として用いられる少なくとも１個のボール端子が、共通ボール端子として、前記半導体チップの少なくとも２個のパッドに接続され、
   前記インターポーザには、前記半導体チップの搭載面からその反対側の面に達する貫通ビアが形成され、前記ボール端子と前記配線とは当該貫通ビア内に設けられた導電材料を介して電気的に接続されるものであり、
   前記半導体チップの搭載面と反対側の面に、少なくとも２個の貫通ビア内の導電材料に対して、前記共通ボール端子からそれぞれ延びる分岐配線を設け、かつ前記半導体チップの搭載面において前記少なくとも２個のパッドからの配線を前記分岐配線が接続された貫通ビアの導電材料にそれぞれ別個に接続することにより、前記共通ボール端子を前記少なくとも２個のパッドに接続することを特徴とするボールグリッドアレイ。
2. 前記貫通ビア内に設けられた導電材料は、前記配線及び前記分岐配線よりも高いインピーダンスを有することを特徴とする請求項１に記載のボールグリッドアレイ。
3. 前記半導体チップは、複数の機能回路を有し、当該機能回路毎に少なくとも１個の電源及びＧＮＤが設けられ、前記複数のパッドは、当該複数の電源及びＧＮＤに対応して、複数の電源用パッドと複数のＧＮＤ用パッドとを含むものであって、
   前記複数の電源用パッド同士及び、又は複数のＧＮＤ用パッド同士が、前記共通ボール端子に接続されることを特徴とする請求項１又は請求項２に記載のボールグリッドアレイ。
4. 前記複数の電源用パッドと複数のＧＮＤ用パッドの中で、相対的に電流の通電量が小さい電源用パッド同士及び、又は複数のＧＮＤ用パッド同士を、前記共通ボール端子に接続することを特徴とする請求項３に記載のボールグリッドアレイ。
5. 前記複数の電源用パッドと複数のＧＮＤ用パッドの中で、相対的にノイズ発生量の小さい電源用パッド同士及び、又は複数のＧＮＤ用パッド同士を、前記共通ボール端子に接続することを特徴とする請求項３に記載のボールグリッドアレイ。
6. 前記複数の機能回路が、アナログ信号を処理するアナログ系回路、デジタル信号を処理するデジタル系回路とを有し、
   前記アナログ系回路における電源に対応する電源用パッド及びＧＮＤに対応するＧＮＤ用パッドを、それぞれ個別のボール端子に接続しつつ、前記デジタル系回路における複数の電源に対応する電源用パッド同士及び、又は複数のＧＮＤに対応するＧＮＤ用パッド同士を、前記共通ボール端子に接続することを特徴とする請求項３に記載のボールグリッドアレイ。
7. 前記デジタル系回路は、外部からデジタル信号を入力する入力部と、外部へデジタル信号を出力する出力部とを有し、
   前記入力部における複数の電源に対応する電源用パッド及び複数のＧＮＤに対応するＧＮＤ用パッドを、それぞれ個別のボール端子に接続しつつ、前記出力部における複数の電源に対応する電源用パッド同士及び、又は複数のＧＮＤに対応するＧＮＤ用パッド同士を、前記共通ボール端子に接続することを特徴とする請求項６に記載のボールグリッドアレイ。
8. 前記半導体チップは、
   前記共通ボール端子と接続された少なくとも２個のパッドに接続される前記半導体チップ内の配線経路を、それぞれ個別に閉成状態と開放状態とのいずれかに切替える切替回路と、
   前記切替回路が配線経路を１本づつ順番に閉成状態に切替えたとき、その閉成状態となった配線経路の導通状態をチェックするチェック回路とを備えることを特徴とする請求項１乃至請求項７のいずれかに記載のボールグリッドアレイ。
9. 前記半導体チップは、
   前記共通ボール端子と接続された少なくとも２個のパッドに接続される前記半導体チップ内の配線経路に、それぞれ個別に電流を通電する通電回路と、
   前記配線経路に流れる電流値を検出する検出回路と、
   前記通電回路が配線経路に電流を通電したときに、前記配線経路に流れる電流値から、各々の配線経路の導通状態をチェックするチェック回路とを備えることを特徴とする請求項１乃至請求項７のいずれかに記載のボールグリッドアレイ。
10. 前記半導体チップにおいて有意な信号の伝達に使用されるパッドの少なくとも１つが、前記半導体チップの搭載面に形成された複数の配線に接続されることを特徴とする請求項１乃至請求項９のいずれかに記載のボールグリッドアレイ。

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