JP6091053B2 - 半導体装置、プリント回路板及び電子製品 - Google Patents

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Description

本発明は、半導体素子が実装されたインターポーザを積層した半導体装置半導体装置を備えたプリント回路板及びプリント回路板を備えた電子製品に関するものである。
デジタルカメラ、携帯電話等の携帯用電子製品は年々高機能化、小型化が進んでおり、これらに使用される半導体装置についても同様の方向性が要求される。電子製品の高機能化により半導体装置の電極端子数は増加する傾向にある。また電子製品の小型化に対し、半導体装置のサイズも小型化が必須となっている。
これらを実現するための構造としてBGA(Ball Grid Array)と呼ばれる、はんだボールから成るボール電極が格子状に配列された半導体装置が知られている。また近年では複数のBGAタイプの半導体パッケージを積層したPoP(Package on Package)と呼ばれる積層型の半導体装置も開発されている。
積層型の半導体装置は、電極端子数が増えても半導体パッケージを積層することによって、実装面積割合を小さくすることができる。また平面に並べるよりも信号配線距離が短くなるため、高速伝送に適している。そのため、積層型の半導体装置を携帯用電子製品へ採用するのは今後増加する傾向にある。
しかし更なる半導体装置の多端子化、小型化の両方の要求を満たすためには、電極端子間隔を小さくする必要があり、BGAやPoPにおいては使用するはんだボールの小径化が必須となる。これにより半導体装置を搭載するプリント配線板(以下マザーボードという)との電極端子部の接合面積が小さくなる。
半導体装置がマザーボードに実装されている場合、半導体素子の動作時の発熱により、インターポーザとマザーボードとの線膨張係数差により、マザーボードとの接合箇所であるボール電極に応力が集中する。一般的に半導体装置は半導体素子、インターポーザ、電極端子から構成されていて、通常半導体素子は線膨張係数が約3ppm/℃のシリコン、インターポーザは線膨張係数が10〜15ppm/℃のガラスエポキシ樹脂が使われている。
動作・非動作時の温度差によって応力がボール電極に繰返しかかり、最終的には破断に至って接合不良となることがある。よってBGAの電極端子間隔を小さくするために電極端子接合面積が小さくなると、従来と比較して接合強度が下がり、接合信頼性が低下する問題が発生する。
従来の半導体装置の接合信頼性を高める方法として、補強用のパッド外形を大きくすることが知られている(特許文献1参照)。一般的に半導体装置のインターポーザの角部に配置された電極端子はDNP(Distance to Neutral Point:装置中心点からの距離)がその配列された電極端子群の中では一番長いため、線膨張係数差から生じる応力が大きくかかる。このため、インターポーザの角部では、接合不良が発生しやすい箇所である。そこで、従来は、応力が一番大きくかかりやすいインターポーザの角部に補強用パッドを配置し、なおかつ面積を大きくすることにより応力集中を緩和させていた。
特開2001−68594号公報
しかし、PoP構造の半導体装置では、マザーボードに複数の第1ボール電極で接合される第1インターポーザの他、第1インターポーザに複数の第2ボール電極で接合される第2インターポーザも、半導体素子の動作熱によりひずみが生じる。したがって、第2インターポーザのひずみによる応力が第2ボール電極及び第1インターポーザを介して第1ボール電極にかかるので、第1インターポーザとマザーボードとの接合信頼性に与える第2インターポーザの影響を考慮しなければならない。
ところで、PoP構造の半導体装置においては、ボール電極の小型化を図り、ボール電極間の間隔(ピッチ)もできるだけ狭くして、半導体装置全体として小型化を図っている。これに対して、従来のように接合強度を高めるため、補強用パッドの面積を大きくしたのでは、半導体装置の小型化に不利になるという問題があった。
そこで、本発明は、第1インターポーザの一方の面に配列された複数の第1ボール電極による接合信頼性が高い小型の半導体装置半導体装置を備えたプリント回路板及びプリント回路板を備えた電子製品を提供することを目的とするものである。
本発明の半導体装置は、第1半導体素子と、前記第1半導体素子が実装されている第1インターポーザと、前記第1インターポーザの一方の面に配列されている複数の第1ボール電極と、第2半導体素子と、前記第1インターポーザに積層され、前記第2半導体素子が実装されている第2インターポーザと、前記第2インターポーザの前記第1インターポーザと対向する面に配列され、該第2インターポーザを前記第1インターポーザに接合する複数の第2ボール電極と、を備え、前記第2インターポーザの前記第1インターポーザと対向する面において、一方向に延びる複数の第1直線と、該第1直線と異なる方向に延びる複数の第2直線との交差点を格子点とし、該格子点には、前記第2ボール電極が配置された格子点と、前記第2ボール電極が配置されていない格子点とがあり、前記第2ボール電極が配置されていない格子点には、前記第2インターポーザの角部に最も近い角部格子点が含まれており、前記第1インターポーザの一方の面において、一方向に延びる複数の第3直線と、該第3直線と異なる方向に延びる複数の第4直線との交差点を格子点とし、該格子点には、前記第1ボール電極が配置された格子点と、前記第1ボール電極が配置されていない格子点とがあり、前記第1インターポーザの一方の面において前記第1インターポーザの角部に最も近い単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点を除く3つの格子点を前記第2インターポーザに投影し、これら3つの投影点のうち、前記第2インターポーザの角部から最も遠い投影点と残りの2つの投影点とをそれぞれ通る2つの直線と、前記第2インターポーザの角部で交差する2つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、前記第1インターポーザの角部に最も近い前記第1ボール電極は、前記単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点に配置されていることを特徴とする。
また、本発明の半導体装置は、第1半導体素子と、前記第1半導体素子が実装されている第1インターポーザと、前記第1インターポーザの一方の面に配列されている複数の第1ボール電極と、第2半導体素子と、前記第1インターポーザに積層され、前記第2半導体素子が実装されている第2インターポーザと、前記第2インターポーザの前記第1インターポーザと対向する面に配列され、該第2インターポーザを前記第1インターポーザに接合する複数の第2ボール電極と、を備え、前記第2インターポーザの前記第1インターポーザと対向する面において、一方向に延びる複数の第1直線と、該第1直線と異なる方向に延びる複数の第2直線との交差点を格子点とし、該格子点には、前記第2ボール電極が配置された格子点と、前記第2ボール電極が配置されていない格子点とがあり、前記第2ボール電極が配置されていない格子点には、前記第2インターポーザの角部に最も近い角部格子点が含まれており、前記第1インターポーザの一方の面において、一方向に延びる複数の第3直線と、該第3直線と異なる方向に延びる複数の第4直線との交差点を格子点とし、該格子点には、前記第1ボール電極が配置された格子点と、前記第1ボール電極が配置されていない格子点とがあり、前記第1インターポーザの一方の面において前記第1インターポーザの角部に最も近い単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点を除く3つの格子点を前記第2インターポーザに投影し、これら3つの投影点のうち、前記第2インターポーザの角部から最も遠い投影点と残りの2つの投影点とをそれぞれ通る2つの直線と、前記第2インターポーザの角部で交差する2つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、前記第1インターポーザの角部に最も近い前記第1ボール電極は、前記単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点に対し、前記第1インターポーザの角部に近づく方向にずれた位置に配置されていることを特徴とする。
本発明によれば、各半導体素子の動作熱により第2インターポーザに歪みが生じても、第2インターポーザに起因する第1インターポーザの歪みを抑制することができる。これにより、第1インターポーザの角部に近接する第1ボール電極にかかる応力を低減することができるので、第1ボール電極における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極を大型化する必要がないため、小型の半導体装置を実現することができる。
本発明の第1実施形態に係る半導体装置を備えたプリント回路板の概略構成を示す側面図である。 各第1及び第2ボール電極の配置関係を説明するための図である。(a)は第2ボール電極の配置を説明するための図、(b)は第1ボール電極の配置を説明するための図である。(c)は各第1ボール電極を第2インターポーザに投影したときの各ボール電極の配置を説明するための図である。 角部格子点における非接合状態を説明するための図であり、(a)は電極パッドは設けられているが、ボール電極では接続されていない状態を示す図、(b)は電極パッド及びボール電極が設けられていない状態を示す図である。 各インターポーザの要部を拡大した説明図である。(a)は第1インターポーザの要部を拡大した説明図、(b)は第2インターポーザの要部を拡大した説明図である。 第1ボール電極に対する第2ボール電極の配置関係を変えた状態の説明図であり、(a)は複数の第2ボール電極の外周部が複数の第1ボール電極の外周部よりも半ピッチ外側にずれている場合を示す図である。(b)は複数の第2ボール電極の外周部が複数の第1ボール電極の外周部よりも半ピッチ内側にずれている場合を示す図である。(c)は複数の第2ボール電極の外周部が複数の第1ボール電極の外周部よりも1.5ピッチ内側にずれている場合を示す図である。 本発明の第2実施形態に係る半導体装置の各第1及び第2ボール電極の配置関係を説明するための図である。(a)は第1ボール電極の配置を説明するための図、(b)は各第1ボール電極を第2インターポーザに投影したときの各ボール電極の配置を説明するための図である。 本発明の第3実施形態に係る半導体装置の各第1及び第2ボール電極の配置関係を説明するための図である。(a)は第1ボール電極の配置を説明するための図、(b)は各第1ボール電極を第2インターポーザに投影したときの各ボール電極の配置を説明するための図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
[第1実施形態]
図1は、本発明の第1実施形態に係る半導体装置を備えたプリント回路板の概略構成を示す側面図である。プリント回路板100は、半導体装置200と、半導体装置200が実装されたプリント配線板(以下、マザーボードという)300とを備えて構成される。
半導体装置200は、第1半導体パッケージ210と第2半導体パッケージ230とからなり、これらが積層して構成された、いわゆるPoP構造の半導体装置である。
第1半導体パッケージ210は、第1半導体素子211、第1インターポーザ213、複数のはんだボールからなる第1ボール電極215を有して構成されている。第2半導体パッケージ230は、第2半導体素子231、第2インターポーザ233、複数のはんだボールからなる第2ボール電極235を有して構成されている。
第1インターポーザ213の一方の面213aは、マザーボード300と対向する面であり、一方の面213aには、複数の第1ボール電極215が互いに間隔をあけて配列されている。詳述すると、第1インターポーザ213の一方の面213aには、複数の電極パッド217が形成されており、これら電極パッド217に第1ボール電極215が接合されている。
更に、マザーボード300の表面300aには、各第1ボール電極215に対応する位置に電極パッド301が複数形成されており、各第1ボール電極215は、マザーボード300の表面300aの電極パッド301に接合されている。これによって第1インターポーザ213は第1ボール電極215によりマザーボード300に電気的及び機械的に接合されている。
第1半導体素子211は、例えばロジック素子(CPU)であり、第1インターポーザ213の他方の面213bに実装されている。
第2インターポーザ233は、第1インターポーザ上に第2ボール電極235を介して積層されている。第2インターポーザ233の一方の面233aは、第1インターポーザ213と対向する面であり、一方の面233aには、複数の第2ボール電極235が互いに間隔をあけて配列されている。詳述すると、第2インターポーザ233の一方の面233aには、複数の電極パッド237が形成されており、これら電極パッド237に第2ボール電極235が接合されている。
更に、第1インターポーザ213の他方の面213bには、各第2ボール電極235に対応する位置に電極パッド219が複数形成されており、各第2ボール電極235は、第1インターポーザ213の他方の面213bの電極パッド219に接合されている。これにより、第2インターポーザ233は、第1インターポーザ213に第2ボール電極235により電気的及び機械的に接合されている。
第2半導体素子231は、例えばメモリ素子であり、第2インターポーザ233の他方の面233bに実装されている。
本第1実施形態では、第1インターポーザ213及び第2インターポーザ233は、矩形、より具体的には、正方形の形状に形成されている。また、第1インターポーザ213及び第2インターポーザ233は、同一面積に形成されており、外形形状が同一である。
以下、各寸法の具体例について説明する。第1半導体素子211は約□5〜8mm・厚さt0.1〜0.2mm、第1インターポーザ213は□10〜15mm・厚さt0.5〜0.8mmである。第1ボール電極215の各はんだボール径はφ0.25〜0.4mm、各電極パッド217,219の径はφ0.2〜0.3mm、隣り合う2つの第1ボール電極215の間隔(ピッチ)は0.3〜0.5mmである。
第2半導体素子231は約□5〜8mm・厚さt0.1〜0.2mm、第2インターポーザ233は□10〜15mm・厚さt0.5〜0.8mmである。第2ボール電極235の各はんだボール径はφ0.25〜0.4mm、隣り合う2つのボール電極235の間隔(ピッチ)は0.3〜0.5mmである。
半導体装置200の外形状において、高さはt1〜2mmである。
図2は、各第1及び第2ボール電極215,235の配置関係を説明するための図である。図2(a)は第2ボール電極235の配置を説明するための図、図2(b)は第1ボール電極215の配置を説明するための図である。図2(c)は各第1ボール電極215を第2インターポーザ233に投影したときの各ボール電極215,235の配置を説明するための図である。なお、この図2において、第1ボール電極215を「黒丸」、第2ボール電極235を「白丸」で表している。
図2(a)に示すように、第2インターポーザ233の一方の面233aにおいて、一方向に延びる複数の第1直線L1と、第1直線L1と異なる方向に延びる複数の第2直線L2との交差点を、第2ボール電極235が配置可能な格子点Pとしている。本第1実施形態では、8行×8列となるように、直線L1,L2をそれぞれ8つとした。
本第1実施形態では、第1直線L1は、第2インターポーザ233の一つの端辺233cと平行に延び、端辺233cと直交する端辺233dの延びる方向に等間隔に配置されている。第2直線L2は、第1直線L1と直交する方向に延び、端辺233cの延びる方向に等間隔に配置されている。
第2ボール電極235は、アレイ状となるよう格子点Pに配置される。このとき、第2ボール電極235は、第1半導体素子211に対応する位置の格子点(中央部格子点)P2oと、第2インターポーザ233の角部233eに最も近い格子点(角部格子点)P2aには、配置されていない。言い換えれば、第2ボール電極235は、中央部格子点P2o及び角部格子点P2aを除く格子点Pに配置されている。
即ち、中央部格子点P2o及び角部格子点P2aを、第1及び第2インターポーザ213,233を非接合状態とする非接合格子点としている。
また、図2(b)に示すように、第1インターポーザ213の一方の面213aにおいて、一方向に延びる複数の第3直線L3と、第3直線L3と異なる方向に延びる複数の第4直線L4との交差点を、第1ボール電極215が配置可能な格子点Pとしている。本第1実施形態では、9行×9列となるように、直線L3,L4をそれぞれ9つとした。
本第1実施形態では、第3直線L3は、第1インターポーザ213の一つの端辺213cと平行に延び、端辺213cと直交する端辺213dの延びる方向に等間隔に配置されている。第4直線L4は、第3直線L3と直交する方向に延び、端辺213cの延びる方向に等間隔に配置されている。
そして、第1ボール電極215は、アレイ状となるよう格子点Pに配置されるが、最外周部に位置する格子点Pから順次内周部に向かって必要数配置されており、余った中央部の格子点P1oが非接合格子点となっている。なお、中央部の格子点P1oにダミーのボール電極を配置して機械的に第1インターポーザ213をマザーボード300に接合してもよい。以上の配置構成により、第1及び第2ボール電極215,235の配置関係は、図2(c)のようになる。
非接合格子点とは、例えば、図3(a)に示すように、各インターポーザ213,233に電極パッド219,237を設けても、ボール電極で接合されない格子点や、図3(b)に示すように、電極パッド及びボール電極が設けられない格子点である。
ここで、第2インターポーザ233の一方の面233aにおいて、中央部格子点P2oを非接合格子点としたのは、対向する位置に第1半導体素子211があるためである。
また、一方の面233aにおいて、角部格子点P2aを非接合格子点としたのは、半導体素子231,211の発熱により第2インターポーザ233が熱膨張し、第2インターポーザ233の4つの角部233e近傍の歪みが大きくなるためである。
このように、角部格子点P2aを避けた格子点Pに第2ボール電極235を配置したので、第2インターポーザ233に歪みが生じても、第2インターポーザ233の歪みに起因する第1インターポーザ213の歪みを抑制することができる。これにより、第1インターポーザ213の角部213eに近接する第1ボール電極215にかかる応力を低減することができ、第1ボール電極215における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極235,215特に第1ボール電極215を大型化する必要がないため、小型の半導体装置200を実現することができる。
以下、各ボール電極215,135の配置関係についてより具体的に説明する。図4は、各インターポーザ213,233の要部を拡大した説明図である。
本第1実施形態では、図4(a)に示すように、第1ボール電極215は第1インターポーザ213の一方の面213aにアレイ状に配置されている。第1インターポーザ213の角部213eに最も近い第1ボール電極215を含んでいる単位格子Gの外縁が4つの格子点P1a〜P1dを結んで形成されている。これら4つの格子点P1a〜P1dのうち、第1インターポーザ213の角部213eに最も近い格子点P1aを除く3つの格子点P1b〜P1dを、図4(b)に示すように、第2インターポーザ233の一方の面233aに仮想的に投影する。これら3つの投影点P1b〜P1dのうち、第2インターポーザ233の角部233eから最も遠い投影点P1bと残りの2つの投影点P1c,P1dとをそれぞれ通る2つの直線L11,L12を仮想的に引く。そして、2つの直線L11,L12と第2インターポーザ233の角部233eで交差する2つの端辺233c,233dとで囲まれた囲繞領域Rを定義する。
この囲繞領域Rには、非接合格子点となる角部格子点P2aが配置されるよう設定されている。つまり、本第1実施形態では、複数の第1ボール電極(第1ボール電極群)215の最外周部と、複数の第2ボール電極(第2ボール電極群)235の最外周部とのずれが、1ピッチ以内に設定されている。このような場合、角部格子点P1aと角部格子点P2aとの距離が近い。仮に角部格子点P2aに第2ボール電極を配置した場合には、角部格子点P1aに配置された第1ボール電極215には、第2インターポーザ233の角部領域の歪みにより大きな応力が作用することになる。
この囲繞領域Rは、第2インターポーザ233の角部領域であり、本第1実施形態では角部格子点P2aがこの囲繞領域Rに含まれている。この囲繞領域Rに含まれている角部格子点P2aを非接合格子点とすることで、第2インターポーザ233に起因する第1インターポーザ213の角部近傍の歪みをより効果的に抑制することができる。したがって、第1ボール電極215、特に第1ボール電極215における接合信頼性をより向上させることができる。
次に、4つの角部格子点P2aを非接合格子点とし、非接合状態とした場合(以下、四隅非接合という)と、比較例として4つの角部格子点P2aにボール電極を配置して接合した場合(以下、四隅接合という)とを比較した実験結果について説明する。
表1に四隅接合の有無によるサンプルの温度サイクル試験の累積不良率結果を示す。
Figure 0006091053
これより四隅接合品は900サイクルで100%不良が発生したのに対し、四隅非接合品では1000サイクルでも20%の不良率と低く、接合信頼性が高いことが確認できた。
次に、第1及び第2ボール電極215,235の位置関係と、四隅接合・四隅非接合による第1ボール電極215にかかる応力への影響を検証するために、構造解析を行った。解析のモデルとして、第1半導体素子211は□6mm・厚さt0.1mm、第1インターポーザ213は□10mm・厚さt0.55mm、第1ボール電極215のはんだボール径はφ0.3mm、隣り合う2つの第1ボール電極215の間隔は0.5mmとした。また第2半導体素子231は□8mm・厚さt0.1mm、第2インターポーザ233は□10mm・厚さt0.15mm、第2ボール電極235のはんだボール径はφ0.3mm、隣り合う2つの第2ボール電極235の間隔は0.5mmとした。さらにマザーボード300は□30mm・厚さt0.8mmとした。
図5は、構造解析の条件で、第1ボール電極215と第2ボール電極235の四隅の位置関係を示しており、「黒丸」が第1ボール電極215、「白丸」が第2ボール電極235、斜線部領域は囲繞領域Rを示す。
図5(a)は、複数の第2ボール電極(第2ボール電極群)235の外周部が複数の第1ボール電極(第1ボール電極群)215の外周部よりも半ピッチ外側にずれている場合(A)である。図5(b)は、複数の第2ボール電極(第2ボール電極群)235の外周部が複数の第1ボール電極(第1ボール電極群)215の外周部よりも半ピッチ内側にずれている場合(B)である。図5(c)は、複数の第2ボール電極(第2ボール電極群)235の外周部が複数の第1ボール電極(第1ボール電極群)215の外周部よりも1.5ピッチ内側にずれている場合(C)である。
具体的には、図5(a)のAの状態の場合、第2ボール電極235が第1ボール電極215に比べ、図5(a)で、水平および垂直方向にそれぞれ0.25mm外側(左上)に位置している。また図5(b)のBの状態の場合、第2ボール電極235が第1ボール電極215に比べ、図5(b)で、水平および垂直方向にそれぞれ0.25mm内側(右下)に位置している。更に図5(c)のCの状態の場合、図5(b)のBの状態より更に0.5mm内側(右下)に位置している。なお、図5(a)〜図5(c)において、点線で示した白丸は、比較例として第2ボール電極235を配置した状態を示している。
表2は上記条件下での構造解析結果で、四隅接合・四隅非接合により、第1ボール電極215にかかる応力値と変化率を示している。
Figure 0006091053
Aの状態では応力変化率が−30%と最も低下しており、Bの状態では応力変化率が−24%であり、Cの状態では応力変化率が−5%であった。
ここで応力変化率の絶対値が大きいほど接合信頼性が高くなると言えるので、囲繞領域Rに角部格子点P2aが位置している場合に、当該角部格子点P2aを非接合格子点とすることで、より効果的に接合信頼性が高くなることが確認できた。
ところで、図5(a)において、囲繞領域Rに含まれ且つ角部格子点P2aに隣接する格子点P2b〜P2dを、非接合格子点とし得る。したがって、更に、囲繞領域Rに含まれ且つ角部格子点P2aに隣接する格子点P2b〜P2dのうち、少なくとも1つを、非接合格子点としてもよい。これにより、更により効果的に第1ボール電極215に作用する応力を軽減することができる。
なお以上の説明では、第1ボール電極215は9行×9列、第2ボール電極235は8行×8列で配置されているが、これに限定するものではなく、ボール電極の配置、配列、間隔は任意とする。
[第2実施形態]
次に、本発明の第2実施形態に係る半導体装置について説明する。本第2実施形態の半導体装置において、上記第1実施形態の半導体装置と異なる点は、第1ボール電極の配置である。図6は、本発明の第2実施形態に係る半導体装置の各第1及び第2ボール電極215,235の配置関係を説明するための図である。図6(a)は第1ボール電極215の配置を説明するための図、図6(b)は各第1ボール電極215を第2インターポーザ233に投影したときの各ボール電極215,235の配置を説明するための図である。なお、この図6において、上記第1実施形態と同様の構成については同一符号を付している。また、第1ボール電極215を「黒丸」、第2ボール電極235を「白丸」で表している。
本第2実施形態では、図6(a)に示すように、第1ボール電極215は、千鳥状となるよう格子点Pに配置される。第1インターポーザ213の角部213eに最も近い第1ボール電極215を含んでいる単位格子Gの外縁が4つの格子点P1a〜P1dを結んで形成されている。これら4つの格子点P1a〜P1dのうち、第1インターポーザ213の角部213eに最も近い格子点P1aを除く3つの格子点P1b〜P1dを、図6(b)に示すように、第2インターポーザ233に仮想的に投影する。これら3つの投影点P1b〜P1dのうち、第2インターポーザ233の角部233eから最も遠い投影点P1bと残りの2つの投影点P1c,P1dとをそれぞれ通る2つの直線L11,L12を仮想的に引く。そして、第2インターポーザ233の角部233eで交差する2つの端辺233c,233dとで囲まれた囲繞領域Rを定義する。
この囲繞領域Rには、非接合格子点となる角部格子点P2aが配置されるよう設定されている。つまり、複数の第1ボール電極(第1ボール電極群)215の最外周部と、複数の第2ボール電極(第2ボール電極群)235の最外周部とのずれが、1ピッチ以内に設定されている。
本第2実施形態でも、角部格子点P2aは、第1インターポーザ213と第2インターポーザ233とが接合されない非接合格子点としている。したがって、第2インターポーザ233に歪みが生じても、第2インターポーザ233の歪みに起因する第1インターポーザ213の歪みを抑制することができる。これにより、第1インターポーザ213の角部213eに近接する第1ボール電極215にかかる応力を低減することができ、第1ボール電極215における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極235,215特に第1ボール電極215を大型化する必要がないため、小型の半導体装置200を実現することができる。
更に、本第2実施形態では、囲繞領域Rに角部格子点P2aが含まれているので、より効果的に第1ボール電極215にかかる応力を低減することができる。
なお、囲繞領域Rに含まれ且つ角部格子点P2aに隣接する格子点P2b〜P2dを、非接合格子点とし得る。即ち、格子点P2b〜P2dのうち少なくとも1つの格子点を非接合格子点としてもよい。これにより、第1ボール電極2151にかかる応力をより効果的に低減することができる。
ここで本第2実施形態において、第2ボール電極の四隅接合有無による第1ボール電極215にかかる応力への影響を検証するために行った構造解析結果を示す。解析のモデルとして、第1ボール電極は千鳥配置として間隙は0.25mmとした。
表3は上記条件下での構造解析結果で、第1ボール電極にかかる応力値と変化率を示している。
Figure 0006091053
四隅接合時は103MPa、非接合時は96MPaという結果になり、応力変化率は−7%低下し、接合信頼性向上が確認できた。
[第3実施形態]
本発明の第3実施形態に係る半導体装置について説明する。図7は、本発明の第3実施形態に係る半導体装置の各第1及び第2ボール電極215,235の配置関係を説明するための図である。図7(a)は第1ボール電極215の配置を説明するための図、図7(b)は各第1ボール電極215を第2インターポーザ233に投影したときの各ボール電極215,235の配置を説明するための図である。なお、この図7において、第1ボール電極215を「黒丸」、第2ボール電極235を「白丸」で表している。
図7(a)に示すように、一部のボール電極215、例えば第1インターポーザ213の角部213eに最も近い第1ボール電極215が格子点からずれていてもよい。
この場合も、図7(b)に示す第2インターポーザ233における囲繞領域R内では、第2ボール電極235では接合されていない。これにより第2インターポーザ233の応力影響が第1インターポーザ213に伝わるのを軽減することができるので、第1ボール電極215にかかる応力を緩和させ、接合信頼性が向上する効果を得ることができる。
ここで本第3実施形態において、第2ボール電極の四隅接合有無による第1ボール電極215にかかる応力への影響を検証するために行った構造解析結果を示す。解析のモデルとして、第1ボール電極215は0.5mmの格子上からはずれた配置とした。
表4は上記条件下での構造解析結果で、第1ボール電極215にかかる応力値と変化率を示している。
Figure 0006091053
四隅接合時は65MPa、非接合時は57MPaという結果になり、応力変化率は−13%低下し、接合信頼性向上が確認できた。
なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
上記実施形態では外形状の寸法を記載しているが、それらの値に限定したのもではない。また各ボール電極をはんだボールとしたが、これに限定するものではなく、ボール電極が、樹脂ボール又は金属ボールをはんだで囲んで構成されていてもよい。
また、上記実施形態では、4つの角部格子点の全てを非接合格子点としたが、これに限定するものではない。4つの角部格子点の全てを非接合格子点とした場合が最も効果的であるが、全ての角部格子点を非接合格子点にしなくてもよく、少なくとも1つの角部格子点が非接合格子点であればよい。
また、上記実施形態では、第2ボール電極がアレイ状に配列される場合について説明したが、千鳥状に配列される場合であってもよい。
また、上記実施形態では、第1直線と第2直線とが直交する場合について説明したが、直交する場合に限定するものではなく、交差していればよい。第3及び第4直線についても同様である。
また、上記実施形態では、第1半導体素子が第1インターポーザの他方の面に実装される場合について説明したが、一方の面に実装される場合であってもよい。また、上記実施形態では、第2半導体素子が第2インターポーザの他方の面に実装される場合について説明したが、一方の面に実装させる場合であってもよい。
100…プリント回路板、200…半導体装置、211…第1半導体素子、213…第1インターポーザ、215…第1ボール電極、231…第2半導体素子、233…第2インターポーザ、235…第2ボール電極、300…マザーボード(プリント配線板)、L1…第1直線、L2…第2直線、L3…第3直線、L4…第4直線、P2a…角部格子点、R…囲繞領域

Claims (7)

  1. 第1半導体素子と、
    前記第1半導体素子が実装されている第1インターポーザと、
    前記第1インターポーザの一方の面に配列されている複数の第1ボール電極と、
    第2半導体素子と、
    前記第1インターポーザに積層され、前記第2半導体素子が実装されている第2インターポーザと、
    前記第2インターポーザの前記第1インターポーザと対向する面に配列され、該第2インターポーザを前記第1インターポーザに接合する複数の第2ボール電極と、を備え、
    前記第2インターポーザの前記第1インターポーザと対向する面において、一方向に延びる複数の第1直線と、該第1直線と異なる方向に延びる複数の第2直線との交差点を格子点とし、該格子点には、前記第2ボール電極が配置された格子点と、前記第2ボール電極が配置されていない格子点とがあり、前記第2ボール電極が配置されていない格子点には、前記第2インターポーザの角部に最も近い角部格子点が含まれており、
    前記第1インターポーザの一方の面において、一方向に延びる複数の第3直線と、該第3直線と異なる方向に延びる複数の第4直線との交差点を格子点とし、該格子点には、前記第1ボール電極が配置された格子点と、前記第1ボール電極が配置されていない格子点とがあり、
    前記第1インターポーザの一方の面において前記第1インターポーザの角部に最も近い単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点を除く3つの格子点を前記第2インターポーザに投影し、これら3つの投影点のうち、前記第2インターポーザの角部から最も遠い投影点と残りの2つの投影点とをそれぞれ通る2つの直線と、前記第2インターポーザの角部で交差する2つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、
    前記第1インターポーザの角部に最も近い前記第1ボール電極は、前記単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点に配置されていることを特徴とする半導体装置。
  2. 第1半導体素子と、
    前記第1半導体素子が実装されている第1インターポーザと、
    前記第1インターポーザの一方の面に配列されている複数の第1ボール電極と、
    第2半導体素子と、
    前記第1インターポーザに積層され、前記第2半導体素子が実装されている第2インターポーザと、
    前記第2インターポーザの前記第1インターポーザと対向する面に配列され、該第2インターポーザを前記第1インターポーザに接合する複数の第2ボール電極と、を備え、
    前記第2インターポーザの前記第1インターポーザと対向する面において、一方向に延びる複数の第1直線と、該第1直線と異なる方向に延びる複数の第2直線との交差点を格子点とし、該格子点には、前記第2ボール電極が配置された格子点と、前記第2ボール電極が配置されていない格子点とがあり、前記第2ボール電極が配置されていない格子点には、前記第2インターポーザの角部に最も近い角部格子点が含まれており、
    前記第1インターポーザの一方の面において、一方向に延びる複数の第3直線と、該第3直線と異なる方向に延びる複数の第4直線との交差点を格子点とし、該格子点には、前記第1ボール電極が配置された格子点と、前記第1ボール電極が配置されていない格子点とがあり、
    前記第1インターポーザの一方の面において前記第1インターポーザの角部に最も近い単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点を除く3つの格子点を前記第2インターポーザに投影し、これら3つの投影点のうち、前記第2インターポーザの角部から最も遠い投影点と残りの2つの投影点とをそれぞれ通る2つの直線と、前記第2インターポーザの角部で交差する2つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、
    前記第1インターポーザの角部に最も近い前記第1ボール電極は、前記単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点に対し、前記第1インターポーザの角部に近づく方向にずれた位置に配置されていることを特徴とする半導体装置。
  3. 前記第2ボール電極が配置されていない格子点には、前記囲繞領域に含まれ且つ前記角部格子点に隣接する格子点のうちの少なくとも1つの格子点が含まれていることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記単位格子の外縁を形成する4つの格子点のうち、前記第1インターポーザの角部に最も近い格子点を除く3つの格子点には、それぞれ前記第1ボール電極が配置されていることを特徴とする請求項乃至のいずれか1項に記載の半導体装置。
  5. 請求項1乃至のいずれか1項に記載の半導体装置と、前記半導体装置が実装されたプリント配線板と、を備えたことを特徴とするプリント回路板。
  6. 前記半導体装置が、前記複数の第1ボール電極で前記プリント配線板に接合されていることを特徴とする請求項に記載のプリント回路板。
  7. 請求項又はに記載のプリント回路板を備えた電子製品。
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