JP2008085262A - 積層型半導体パッケージ - Google Patents

Abstract

【課題】 積層型半導体パッケージにおいて、上下の電極端子に挟まれた１層目プリント配線板は、上下の電極端子により温度変動による変形が拘束される。そのため、ひずみを開放することができず、ある特定の電極端子に応力が集中するため、信頼性を低下させていた。
【解決手段】 本発明では、積層型半導体パッケージにおいて、１層目の半導体パッケージに形成された第１の電極端子と、２層目の半導体パッケージに形成された第２の電極端子は、同一ピッチサイズを有しており、前記第１及び第２の電極端子の配置は、平面的にＸおよびＹ方向において互いが重ならないように配置されている。これにより電極端子への応力集中を緩和し、温度変動による接続信頼性を向上させるものである。
【選択図】 図１

Description

本発明は少なくとも２つ以上の半導体パッケージが積み重って構成された３次元実装構造を有する積層型半導体パッケージに関するものである。

携帯電話、デジタルカメラ、ＰＤＡ（Ｐａｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等電子製品について高機能化、高性能化、軽薄短小化が年々進んでいる。このような市場動向に対応するために、その製品で使用される半導体パッケージについても高機能化、小型化が求められている。この要求を満たす半導体パッケージの形態のひとつとして、特許文献１に示すような、半導体パッケージ上に半導体パッケージを搭載したＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）と呼ばれる積層型半導体パッケージが知られている。ＰｏＰは実装面積割合を小さくすることができるため、高密度実装が可能であり、プリント回路板を小型化できる。また、平面的に並べて実装するよりも信号配線間距離を短くすることが可能であり、高速伝送に適している。

一方、半導体パッケージをプリント配線板に実装した状態では、次のような現象が発生することが知られている。半導体パッケージを構成する半導体素子（シリコン）とプリント配線板（ガラスエポキシ材）の線膨張係数には大きな差がある。そのため、半導体パッケージには、自らの発熱等による温度変動を繰り返すことで、線膨張係数の差によりひずみが生じ、プリント配線板との接続箇所に応力がかかることとなる。その応力が接続箇所である電極端子に繰返しかかると、電極端子に亀裂が入ったり、場合によっては電極端子が完全に切断され接続不良となることも有る。

この課題は、１層目の半導体パッケージの上に２層目の半導体パッケージが実装されている積層型半導体パッケージにおいて更に顕著となる。すなわち積層型半導体パッケージの場合、１層目の半導体パッケージを構成する１層目プリント配線板は、その表裏面において電極端子によりその変形が拘束される。そのためひずみが開放されず、発生した応力は電極端子に集中することとなる。そのため、平面実装の半導体パッケージに比べ、少ない温度変動や、少ない温度変動の繰返し回数により、接続不良を発生してしまう。

そこでこのような電極端子への応力集中を回避するために、特許文献２が提案されている。特許文献２では、１層目の半導体パッケージの電極端子を、１層目プリント配線板（モジュール基板）の中央に寄せて配置し、１層目プリント配線板の上には、前記電極端子を避けて２層目の半導体パッケージ（エリアアレイ部品）を実装している。これにより、１層目プリント配線板の外周部の変形によるひずみは開放され、応力集中による電極端子の破壊を防止している。
特開平０６−０１３５４１号公報 特開２００１−１４８５５２号公報

しかしながら、前述の特許文献２に記載の方法では、（エリアアレイ部品）が大きいほど、１層目プリント配線板（モジュール基板）も必然的に大きくなってしまう。そのため、この方法を小型化が要求されている半導体パッケージに適用することは非常に困難であると考えられる。

また近年、積層型半導体パッケージには、更なる高速伝送が要求されている。そのため、積み重ねられる半導体パッケージの電極端子同士の距離はより短く配線することが必要となる。そのため、１層目の半導体パッケージと２層目の半導体パッケージの電極端子の配置ピッチが同じ場合には、平面的に見ると同じ場所（同軸箇所）に電極端子を配置し、配線の距離を最短とすることが考えられる。

しかしこの場合、上下の電極端子に挟まれた１層目プリント配線板は、上下の電極端子により温度変動による変形が拘束される。そのため、ひずみを開放することができず、ある特定の電極端子に応力が集中する。

更に複数の半導体パッケージを積み重ねた場合、１層目プリント配線板とマザー基板の間の電極端子だけでなく、１層目プリント配線板と２層目プリント配線板の半導体パッケージの間の電極端子にかかる応力も考慮する必要がある。この時、各半導体パッケージ間の電極端子へかかる応力は、各々の半導体パッケージ単体の変形に加えて相互の干渉による変形も考慮する必要がある。今後、積層型半導体パッケージの高機能化・小型化にともない、電極端子に集中する応力に対する対策が重要となる。

そこで本発明の目的は、積層型半導体パッケージにおいて、パッケージサイズを大きくすることなく、各層半導体パッケージを接続している電極端子の応力を緩和することにあります。

前記課題を解決するために、本発明では、プリント配線板の上面に少なくとも１つの半導体素子が取り付けられ、下面にグリッドアレイ状の電極端子が形成されている半導体パッケージを、少なくとも２層積層して形成される積層型半導体パッケージにおいて、１層目の半導体パッケージに形成された第１の電極端子と、２層目の半導体パッケージに形成された第２の電極端子は、同一ピッチサイズを有しており、前記第１及び第２の電極端子の配置は、平面的にＸおよびＹ方向において互いが重ならないように配置されている半導体パッケージを提供するものである。

本発明によれば、積層型半導体パッケージにおける各電極端子の位置を、平面的に同一の箇所にならないように配置することにより、電極端子の応力を緩和することが可能である。特に、各半導体パッケージの電極端子の配置ピッチが同じ場合において、各層の電極端子を、平面的にＸおよび／またはＹ方向に互いに重ならないように１／２ピッチずらして配置することで、積層型半導体パッケージの小型化と高機能化を同時に実現するものである。

本発明の実施の形態を説明する。

図１は本発明を適用できる第１の実施例の断面図である。１層目半導体パッケージ４は、半導体素子１、１層目プリント配線板２、グリッドアレイ状の電極端子３から構成される。また同様に２層目半導体パッケージ８は、半導体素子５、２層目プリント配線基板６、グリッドアレイ状の電極端子７から構成される。１層目半導体パッケージ４と２層目半導体パッケージ８を積み重ねることにより積層型半導体パッケージ１０を構成しており、プリント配線板（マザー基板）９上に実装されている。図２はその積層型半導体パッケージ１００の上面図であり、電極端子３および７の位置示すために、１層目半導体パッケージ４及び２層目半導体パッケージ８を透視した図となっている。電極端子３および電極端子７は同ピッチのグリッドアレイであり、平面的に電極端子７は隣接する４つの電極端子３の中央に配置されている。

このように、電極端子３および電極端子７の位置が平面的に重ならないように配置することにより、電極端子３、７に加わる応力を緩和することが可能となる。従って、温度変化による信頼性を大幅に向上させることができる。

尚、２層目半導体パッケージ８に比べて半導体パッケージ４の外形が大きい場合、１層目半導体パッケージ４の外形内で２層目半導体パッケージ８の外形がはみ出さないように配置されている。これにより電極端子３と電極端子７が重ならないように最小のずらし量で配置することができ、半導体パッケージの小型化が可能となる。

ここで本実施例において、電極端子３および電極端子７の位置関係と、低減される応力の割合の関係を調査するため構造解析を行った。解析モデルは図１に示す積層型半導体パッケージ１００を使用した。表１は、構造解析に使用した積層型半導体パッケージ１００を構成する部材の主な物性値を示す。尚ダイボンドは、各半導体素子をプリント配線板の間に配置され、半導体素子をプリント配線板に固定する際の接着剤の役割をはたす。

積層型半導体パッケージ１００を、温度条件２５℃から１２５℃まで変化させた時の電極端子３および電極端子７にかかる応力について解析を行った。電極端子３と電極端子７が２次元平面的に同一箇所にある場合の応力値に対して、互いに重ならないようにＸおよびＹの二方向にずらした時に低減される割合を求めた。また、表２および図３はその解析結果である。表２において「端子ピッチに対するずれ割合」が０％とは、電極端子３と電極端子７が平面的に同じ位置にある場合を示す。また「端子ピッチに対するずれ割合」が５０％とは、電極端子３と電極端子７が、図２に示すように電極端子７が隣接する電極端子３の中央に位置する場合を示す。

表２および図３からわかるように、１層目半導体パッケージ４の電極端子３と２層目半導体パッケージ８の電極端子７が、電極端子ピッチに対して２５％〜５０％ずれた時に両方にかかる応力が同時に低減され、本発明の効果を得ることができる。また電極端子ピッチの４０％と５０％のずれ量の時にそれぞれ応力の低減が最大となることがわかる。

次に電極端子３と電極端子７とが同一箇所にある場合と、ちょうど電極端子ピッチの５０％ずれた場合のサンプルについて、−２５〜１２５℃の条件で温度サイクル試験を行った。その接続信頼性（累積不良率）結果を表３に示す。

表３からわかるように、電極端子を互いに重ならないように５０％ずらした場合、同一箇所に配置される場合よりも接続信頼性は６００サイクルから１２００サイクルへと約２倍に伸びその効果が確認できた。

図４および図５は本発明を適用できる第２の実施例を説明する平面図である。尚実施例１を示す図１、２と同じ部材には同じ符号を付している。図４において、２層目半導体パッケージ８の電極端子７は、１層目半導体パッケージ４と同じＸ軸上で、電極端子３の間に配置されている。また同様に、図５において、２層目半導体パッケージ８の電極端子７は、１層目半導体パッケージ４と同じＹ軸上で、電極端子３の間に配置されている。

電極端子の列数がＸＹ方向で異なる場合、または半導体パッケージ外形が長方形の場合、その最外電極端子までの距離はＸ方向、Ｙ方向において互いに異なる。しかし２次元平面的にＸまたはＹのどちらか一方向だけに電極端子が重ならないように搭載することにより、実施例１と同様の接続信頼性を向上させる効果を得ることができる。

図６および図７は本発明を適用できる第３の実施例を断面図及び平面図である。尚実施例１を示す図１、２と同じ部材には同じ符号を付している。１層目半導体パッケージ４は、半導体素子１、プリント配線基板２、グリッドアレイ状の電極端子３から構成される。また同様に２層目半導体パッケージ８は、プリント配線基板６、グリッドアレイ状の電極端子７から構成される。第一半導体パッケージ４上に中継基板１０が電極端子１１で接続され、さらにその上に第二半導体パッケージ８が積み重なり積層型半導体素子２００となっている。積層型半導体素子２００はプリント配線基板（マザー基板）９上に実装されている。

図７はその積層型半導体パッケージ２００の上面図であり、電極端子３および７の位置示すために、２層目半導体パッケージ８及び中継基板１０を透視した図となっている。電極端子７および電極端子１１は同ピッチのグリッドアレイであり、平面的に電極端子７は隣接する４つの電極端子３の中央に配置されている。これにより電極端子７は電極端子１１と互いに拘束しあわずに、かかる応力が低減されて接続信頼性が向上する。また中継基板が応力緩和に一層効果をもたらし実施例１と同等以上の接続信頼性を向上させる効果を得ることができる。

図８および図９は本発明を適用できる第４の実施例を説明する平面図である。尚実施例３を示す図６、７と同じ部材には同じ符号を付している。図８において、中継基板１０の電極端子１１は、２層目半導体パッケージ８の電極端子７と同じＸ軸上で、電極端子７の間に配置されている。また同様に、図９において、中継基板１０の電極端子１１は、２層目半導体パッケージ８の電極端子７と同じＹ軸上で、電極端子７の間に配置されている。

これにより中継基板１０上に周辺部品１２が搭載されることで、電極端子同士が重ならないように配置する領域が制限されている場合でも、ＸまたはＹのどちらか一方向にのみずらすことにより応力低減の効果を得ることができる。

またさらに半導体パッケージ４または半導体パッケージ８の外形に比べて中継基板１０が大きい場合、中継基板１０の外形内で半導体パッケージ４および半導体パッケージ８の外形がはみ出さないように配置されている。これにより電極端子１１と電極端子７が重ならないように最小のずらし量で配置することができ、半導体パッケージの小型化が可能となる。

図１０および図１１は本発明を適用できる第５の実施例を説明する断面図及び平面図である。尚実施例１を示す図１、２と同じ部材には同じ符号を付している。１層目半導体パッケージ４は半導体素子１、プリント配線基板２、グリッドアレイ状の電極端子３から構成される。また同様に２層目半導体パッケージ８は半導体素子５、プリント配線基板６、グリッドアレイ状の電極端子７から構成される。１層目半導体パッケージ４と２層目半導体パッケージ８を積み重ねることにより積層型半導体パッケージ１０を構成しており、プリント配線板（マザー基板）９上に実装されている。

図１１はその積層型半導体パッケージ３００の上面図であり、電極端子３および７の位置示すために、１層目半導体パッケージ４及び２層目半導体パッケージ８を透視した図となっている。半導体パッケージ４と半導体パッケージ８の重心は一致している。２層目半導体パッケージ８の電極端子７は、２層目半導体パッケージ８の外形に対して軸対象に配置されておらず、図１１では、右上方向にずれた形成されている。その際、電極端子３と電極端子７が重ならないように配置されている。このようにすることにより、１層目半導体パッケージ４と２層目半導体パッケージ８の外形は、お互いにはみだすこと無く積層型半導体パッケージの外形を小さく抑えることができる。

実施例１に係る積層型半導体パッケージの断面図。 実施例１に係る積層型半導体パッケージの平面図。 実施例１に係る積層型半導体パッケージにおける、電極端子の応力を示すグラフ。 実施例２に係る積層型半導体パッケージの平面図。 実施例２に係る積層型半導体パッケージの平面図。 実施例３に係る積層型半導体パッケージの断面図。 実施例３に係る積層型半導体パッケージの平面図。 実施例４に係る積層型半導体パッケージの平面図。 実施例４に係る積層型半導体パッケージの平面図。 実施例５に係る積層型半導体パッケージの断面図。 実施例５に係る積層型半導体パッケージの平面図。

符号の説明

１、５ 半導体素子
２ １層目プリント配線板
３、７、１１ 電極端子
４ １層目半導体パッケージ
６ ２層目半導体パッケージ
８ ２層目プリント配線板
９ プリント配線板（マザー基板）
１０ 中継基板
１２ 周辺部品
１００、２００、３００ 積層型半導体パッケージ

Claims (5)

1. プリント配線板の上面に少なくとも１つの半導体素子が取り付けられ、下面にグリッドアレイ状の電極端子が形成されている半導体パッケージを、少なくとも２層積層して形成される積層型半導体パッケージにおいて、
   １層目の半導体パッケージに形成された第１の電極端子と、２層目の半導体パッケージに形成された第２の電極端子は、同一ピッチサイズを有しており、前記第１及び第２の電極端子の配置は、平面的にＸおよびＹ方向において互いが重ならないように配置されていることを特徴とする半導体パッケージ。
2. 前記１層目の半導体パッケージと２層目の半導体パッケージの電極端子の配置は、平面的に一方の電極端子が、他方の隣接する４つの電極端子の中央に位置するように配置されていることを特徴とする請求項１に記載の半導体パッケージ。
3. 前記１層目の半導体パッケージと２層目の半導体パッケージの電極端子の配置は、平面的に一方の電極端子が、他方の隣接する２つの電極端子の中央に位置するように配置されていることを特徴とする請求項１に記載の半導体パッケージ。
4. 前記１層目の半導体パッケージと２層目の半導体パッケージの間には、第３の電源端子を有する中継基板が配置されており、前記第１の電極端子と第３の電源端子、もしくは前記第２の電極端子と第３の電源端子は、同一ピッチサイズを有しており、前記第１と２の電極端子、もしくは前記第２と３の電極端子は、平面的にＸおよびＹ方向において互いが重ならないように配置されていることを特徴とする請求項１に記載の半導体パッケージ。
5. プリント配線板の上面に少なくとも１つの半導体素子が取り付けられ、下面にグリッドアレイ状の電極端子が形成されている半導体パッケージを、２層積層して形成される積層型半導体パッケージにおいて、
   １層目の半導体パッケージに形成された第１の電極端子と、２層目の半導体パッケージに形成された第２の電極端子は、同一ピッチサイズを有しており、前記第１及び第２の電極端子の配置は、平面的にＸおよびＹ方向において互いが各ピッチに対して、４０％以上５０％以下のずれ量で配置されていることを特徴とする半導体パッケージ。

Images