JP4086657B2 - 積層型半導体装置 - Google Patents
積層型半導体装置 Download PDFInfo
- Publication number
- JP4086657B2 JP4086657B2 JP2002382046A JP2002382046A JP4086657B2 JP 4086657 B2 JP4086657 B2 JP 4086657B2 JP 2002382046 A JP2002382046 A JP 2002382046A JP 2002382046 A JP2002382046 A JP 2002382046A JP 4086657 B2 JP4086657 B2 JP 4086657B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor device
- wiring
- stacked semiconductor
- stacked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Combinations Of Printed Boards (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は積層型半導体装置に関する。
【０００２】
【従来の技術】
近年の電子機器の発達にともない、電子機器に使用される半導体装置には小型化、薄型化、多機能化、高機能化、高密度化が要求されている。このような要求に対処すべく、複数の回路基板を積層した積層型半導体装置が提案されている（例えば、特許文献１、２参照) 。半導体素子が載置された第１の配線基板を、半導体素子が載置された第２の配線基板の上に配置して積層してなる積層型半導体装置が提案されている。
【０００３】
第１の配線基板と第２の配線基板とを積層してなる積層型半導体装置においては、複数の電極端子が第１の配線基板と第２の配線基板とを電気的に接続する。典型的には、電極端子ははんだボールからなる。はんだボールの大きさを半導体素子の厚さより大きくし、はんだボールが第１の配線基板と第２の配線基板との間の間隔を維持するスペーサの作用をするようにした提案がある（特許文献１参照）。
【０００４】
積層型半導体装置はさらにマザーボード等の外部配線基板に搭載される。積層型半導体装置の配線基板の材料が外部配線基板の材料と異なっていると、両者の熱膨張の差によって積層型半導体装置の第１の配線基板と第２の配線基板とを電気的に接続する電極端子が疲労する。そこで、これらの電気的に接続する電極端子とは別に、電気的に接続しない補助電極端子を設け、電気的に接続する電極端子の疲労を緩和する提案がある（特許文献２参照) 。
【０００５】
【特許文献１】
特開２００１−２２３２９７号公報
【特許文献２】
特開２００２−１７０９２４号公報（第２〜３頁）
【０００６】
【発明が解決しようとする課題】
配線基板とを積層した積層型半導体装置はその搬送（運搬）、試験等に於ける取扱い（ハンドリング）ならびに電子機器のプリント基板、マザーボード等への高密度実装のために、直方体とするのが好ましく、そこで、積層型半導体装置においては、第１の配線基板の外形と第２の配線基板の外形とを等しく形成し、両者が積層されてなる積層型半導体装置を上方から見たときに第１の配線基板の外形と第２の配線基板の外形とが全く重なって見えるような構造にする。
【０００７】
しかし、積層時に第１の配線基板と第２の配線基板との間に位置ずれが生じると、第１の配線基板の外形の一部が第２の配線基板の外形から突出し（あるいは逆に第２の配線基板の外形の一部が第１の配線基板の外形から突出し）、積層型半導体装置の外形寸法公差が大きくなる。積層する配線基板の数が増加すると、積層型半導体装置の外形寸法公差がさらに大きくなる可能性がある。
【０００８】
図５は従来の積層型半導体装置を上から見た略断面図である。上方の配線基板１２ａと中間の配線基板１４ａとは同じ外形形状及び外形サイズを有する。この場合、図５に示されるように、上方の配線基板１２ａと中間の配線基板１４ａとを積層する際に両者間に位置ずれがあると、中間の配線基板１４ａの一部が見える、すなわち、中間の配線基板１４ａの一部が上方の配線基板１２ａから突出する。このために、積層型半導体装置の側面に人の指や工具を当ててハンドリングする場合、指や工具が突出した配線基板の外形の一部に当たり、１枚の基板に応力が集中して、配線基板にクラックが生じやすい。
【０００９】
このため、積層型半導体装置をハンドリングする場合に問題が生じる。
【００１０】
例えば、積層型半導体装置を収容するトレー又は半導体装置を輸送する際に用いるトレーについて、半導体装置の外形寸法公差が大きくなると、それに合わせてトレーの寸法も大きくする必要がある。すると、トレー内での積層型半導体装置のガタツキが大きくなり、輸送時に積層型半導体装置に加わる振動が増大し、配線基板にクラックが生じやすくなる。
【００１１】
積層型半導体装置を試験用のソケットに載せる場合には、積層型半導体装置の基準位置がソケットの基準位置に合っていないと、端子間の位置ずれが生じる。
【００１２】
積層型半導体装置の側面に人の指や工具を当ててハンドリングする場合、突出した配線基板に応力が集中するため、配線基板にクラックが生じやすい。
【００１３】
配線基板が樹脂ガラス−エポキシ樹脂複合材料やガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等の有機基板で作られている場合、そして特に配線基板の厚さが薄い（例えば０．１ｍｍ〜０．３ｍｍ）場合は特に外力に対して弱いため、配線基板にクラックが生じやすい。
【００１４】
又、配線基板の位置ずれがあると、積層型半導体装置の外形を画像認識して取り扱う場合、画像認識のずれが大きくなり、自動化処理できない問題も発生する。
【００１５】
本発明は、このような積層型半導体装置において配線基板へのクラックの発生を防止することができる積層型半導体装置を提供するものである。
【００１６】
【課題を解決するための手段】
本発明による積層型半導体装置は、少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、該複数の基板のうち、最上段の基板の外形寸法は、他の基板の外形寸法より大きく、前記他の基板は、前記最上段の基板の外形の内側に収まっていて、該複数の基板のうち最下段の基板にのみ外部電極端子が設けられ、前記最上段の基板に実装された半導体素子は、封止樹脂により封止されており、前記封止樹脂の外形寸法を、前記最上段の基板の外形寸法に等しくすることを特徴とするものである。
【００１８】
また、この構成によれば、大きい最上層の配線基板が封止樹脂により強化されており、且つハンドリングに際して人の指や工具が最上層の配線基板の側面及び封止樹脂の側面に接触し、下段の配線基板の側面には接触しないため、配線基板のクラックの発生をより低減できる。
【００２１】
【発明の実施の形態】
以下本発明の実施例について図面を参照して説明する。
【００２２】
図１は本発明の第一実施例（参考例）の積層型半導体装置を示す断面図である。図１において、積層型半導体装置１０は、上方（第１）の配線基板１２と、中間（第２）の配線基板１４と、下方（第３）の配線基板１６とを積層して構成されている。これらの配線基板１２、１４、１６は、コアが樹脂ガラス−エポキシ樹脂複合材料あるいはガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等の有機基板から形成され、その内部及び／又は表面に銅（Ｃｕ）などからなる電極／配線層が配設されている。
【００２３】
上方の配線基板１２には半導体素子（半導体チップ）１８が搭載されている。半導体素子１８はバンプ２０を有し、バンプ２０で上方の配線基板１２にフリップチップボンディングされている。半導体素子１８と配線基板１２は接着剤２２によって固着されている。
【００２４】
配線基板１２の下面（半導体素子１８が搭載されている側とは反対側の表面）には、はんだボールからなる電極端子２４が配設されている。はんだボール２４は前記配線層を介して半導体素子１８に電気的に接続されている。
【００２５】
同様に、中間の配線基板１４には半導体素子２６が搭載されている。当該半導体素子２６はバンプ２８を有し、バンプ２８で中間の配線基板１４にフリップチップボンディングされている。半導体素子２６と中間の配線基板１４は接着剤３０によって固着されている。配線基板１４の下面には、外部接続電極３２が配設されている。外部接続電極３２は前記配線層を介して半導体素子２６に電気的に接続されている。
【００２６】
配線基板１２のはんだボール２４は配線基板１２と配線基板１４とを電気的に接続している。はんだボール２４の大きさは半導体素子２６の厚さより大きく、配線基板１２と配線基板１４との間の間隔を維持するスペーサの作用もする。
【００２７】
同様に、配線基板１６には半導体素子３４が搭載されている。当該半導体素子３４はバンプ３６を有し、バンプ３６によって配線基板１６にフリップチップボンディングされている。半導体素子３４と下方の配線基板１６は接着剤（アンダーフィル）３８によって固着されている。配線基板１６の下面には外部接続電極４０が取りつけられている。外部接続電極４０は前記配線層を介して半導体素子３４に電気的に接続されている。
【００２８】
前記配線基板１４の外部接続電極３２は当該配線基板１４と配線基板１６とを電気的に接続するとともに、両配線基板間の間隔を維持している。
【００２９】
下方の配線基板１６の外部接続電極４０はマザーボード等の外部配線基板（図示せず）に電気的に接続される。
【００３０】
第１の実施例にあっては、中間の配線基板１４と下方の配線基板１６とは同じ外形形状及び外形サイズ（寸法）を有する。
【００３１】
一方、配線基板１２は配線基板１４及び配線基板１６とは基本的に同じ外形形状を有するものの、配線基板１２の外形サイズは配線基板１４、１６の外形サイズよりも若干大きなものとされる。従って、配線基板１４、１６の外形は、配線基板１２の外形の範囲内に収まる。
【００３２】
図４は第１実施例の積層型半導体装置１０を上から見た平面図である。
【００３３】
同図において、配線基板１２のサイズは１１．１ｍｍ×１５．１ｍｍであり、配線基板１４、１６のサイズは１１ｍｍ×１５ｍｍである。配線基板１２と、配線基板１４、１６との寸法差０．１ｍｍは、配線基板相互の位置ずれを吸収するものであって配線基板１２のサイズを１１．２ｍｍ×１５．２ｍｍとして、位置ずれの吸収量を拡大することもできる。このような構成により配線基板１４、１６は配線基板１２の外形の範囲内に収容され、積層型半導体装置１０を上から見た時、配線基板１４、１６は配線基板１２から突出している部分がない。
【００３４】
本実施例によれば、配線基板１２は配線基板１４及び配線基板１６とは基本的に同じ外形形状を有し、且つ配線基板１２のサイズを配線基板１４、１６のサイズより大きくしている。こうすれば、配線基板１２を基準として、積層型半導体装置１０の形状を認識し、ハンドリングすることができるので、指や工具が予期せぬところに接触することを防止することができる。よって配線基板にクラックが生じることがない。
【００３５】
図２は本発明の第２実施例（参考例）の積層型半導体装置を示す断面図である。本実施例における積層型半導体装置１０は、第１実施例の積層型半導体装置１０と基本的に同様に構成されるが、最下段の配線基板１６の外形寸法が大きくされている点が異なる。即ち、配線基板１２と中間の配線基板１４とは同じ外形形状及び外形サイズを有し、下方の配線基板１６は上方の配線基板１２と中間の配線基板１４とは基本的に同じ外形形状を有するものの、その外形サイズは上方の配線基板１２と中間の配線基板１４の外形サイズよりも若干大きなものとされる。従って配線基板１２と配線基板１４の外形が配線基板１６の外形の範囲内に収まる。本実施例では、下段の配線基板１６の外形サイズを大きくしているため、試験時において、試験ソケットの位置あわせが容易となるメリットもある。
【００３６】
第１、第２実施例においては、積層型半導体装置は３つの配線基板１２、１４、１６を積層してなるものであったが、本発明は３つの配線基板１２、１４、１６を積層してなる積層型半導体装置に限定されるものではなく、２つの配線基板を積層したもの、あるいは４つ以上の配線基板を積層したものとすることができる。
【００３７】
また、各配線基板１２、１４、１６はそれぞれ１つの半導体素子１８、２６、３４を実装するものに限定されず、少なくとも１つの配線基板は複数の半導体素子を実装するものとすることができる。また、各配線基板１２、１４、１６はそれぞれ上面側に半導体素子１８、２６、３４を有するものに限定されず、下面側に半導体素子を有するものとすることができる。
【００３８】
また、各半導体素子１８、２６、３４は配線基板にフリップチップボンディングされるか、ワイヤボンディングされる。
【００３９】
積層型半導体装置が３つ以上の配線基板を積層してなるものである場合に、最上方又は最下方の配線基板の外形サイズを最大にするのが好ましい。尚、各配線基板１２、１４、１６は単層型配線基板又は多層型配線基板とすることができる。
【００４０】
よって、トレー寸法を最大外形サイズの配線基板に合わせることで、トレー内でのガタツキをなくすことができる。さらに、第２の実施例において試験ソケットに半導体装置を装着する際、外部端子を備えた下方の配線基板を大きくして、その外形サイズで積層型半導体装置の位置決めをすると、試験時のソケットと積層型半導体装置の位置ずれが低減できる。
【００４１】
図３は本発明の第３実施例の積層型半導体装置を示す断面図である。本実施例の積層型半導体装置１０は、第１実施例の積層型半導体装置１０と基本的に同様な構成を有し、大きい上方の配線基板１２の表面は樹脂４２により封止されており、封止樹脂４２の外形は上方の配線基板１２の外形と等しくされている。本実施例においては、上方の配線基板１２には、３つの半導体素子１８ａ、１８ｂ、１８ｃが積層実装された構造となっており、半導体素子１８ａは上方の配線基板１２にフリップチップボンディングされている。半導体素子１８ｂは半導体素子１８ａに積層されて、半導体素子１８ｂの接続端子は上方の配線基板１２にワイヤボンディングされ、半導体素子１８ｃは半導体素子１８ｂに積層されて、半導体素子１８ｃの接続端子は上方の配線基板１２にワイヤボンディングされている。また、下方の配線基板１６は２つの半導体素子３４ａ、３４ｂを実装する。
【００４２】
本実施例においては、上方の配線基板１２の外形サイズが最大であり、他の配線基板１４、１６の外形はその最大外形内に収まるように積層されている。上方の配線基板１２の半導体素子１８ａ、１８ｂ、１８ｃが搭載された面はトランスファーモールドにより樹脂４２で封止されている。封止樹脂４２の外形は、配線基板１２の外形と等しくされている。従って、上方の配線基板１２の側面と封止樹脂４２の側面は面一である。かかる接着剤の配設は、前記第１実施例、第２実施例、並びに後述する第４乃至第６実施例においても適用することができる。半導体素子２６、３４、３４ａ、３４ｂとその上にある配線基板１４、１６との間に接着剤を挿入することもできる。
【００４３】
本実施例の積層型半導体装置１０においては、第１の実施例の積層型半導体装置と同様、完成体である積層型半導体装置１０の外形公差を最大外形サイズを有する上方の配線基板１２の外形寸法で管理することができる。さらに、積層型半導体装置１０を収容し、輸送する際、積層型半導体装置１０がトレー内で振動しても上方の配線基板１２及び封止樹脂４２の側面がトレー内壁に接触し、他の配線基板の側面は接触しないため、クラックの発生を防止することができる。
【００４４】
第１、第２、第３の実施例においては、複数の配線基板を互いに積層する際に配線基板間に位置ずれが生じても、他の配線基板が最大の配線基板の外形サイズの範囲内に収まるように積層されているので、完成体である積層型半導体装置の外形公差を最大外形サイズの配線基板の外形寸法で管理できる。
【００４５】
図６は本発明の第４実施例（参考例）の積層型半導体装置を示す断面図、図７は図６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面である。
【００４６】
図６において、積層型半導体装置１０は、それぞれ半導体素子が搭載された２枚の配線基板、即ち配線基板１２と、配線基板１４とを積層して構成される。これらの配線基板１２、１４は、コアが樹脂ガラス−エポキシ樹脂複合材料あるいは、ガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等で作られている有機基板からなる。
【００４７】
上方の配線基板１２には半導体素子（半導体チップ）１８ａ、１８ｂ、１８ｃが搭載されている。これらの半導体素子１８ａ、１８ｂ、１８ｃは、配線基板１２にフリップチップボンディングされ、あるいはワイヤボンディングされる。上方の配線基板１２の上面は樹脂４２で封止される。
【００４８】
上方の配線基板１２の下面にははんだボール（電極端子）２４が取りつけられている。上方の配線基板１２は回路パターンを有し、はんだボール２４は回路パターンを介して半導体素子１８ａ、１８ｂ、１８ｃに電気的に接続されている。
【００４９】
下方の配線基板１４は半導体素子２６を実装し、半導体素子２６は下方の配線基板１４にフリップチップボンディングされている。下方の配線基板１４の下面には外部接続電極３２が取りつけられている。中間の配線基板１４は回路パターンを有し、外部接続電極３２は回路パターンを介して半導体素子２６に電気的に接続されている。上方の配線基板１２のはんだボール２４は、上方の配線基板１２と下方の配線基板１４とを電気的に接続している。
【００５０】
本実施例によれば、上方の配線基板１２と下方の配線基板１４とを機械的に固定する補強部４４が上方及び下方の配線基板１２、１４の四隅を含む周辺領域に配設される。
【００５１】
補強部４４は、はんだボール２４の最外側の列上またはそれより外側で上方及び下方の配線基板１２、１４の四隅を含む周辺領域に配設される。図７においては、補強部４４ははんだボール２４の外側で上方及び下方の配線基板１２、１４の四隅に設けられる。
【００５２】
補強部４４は例えば次の幾つかのグループの中の１つの材料から形成することができる。
【００５３】
（ａ）液状のエポキシ、ポリイミド、アクリル等の絶縁性樹脂をディスペンス法やスタンピング法で形成した後に加熱硬化させて固着させたもの。
【００５４】
（ｂ）Ｂステージで半硬化状態とされた樹脂フィルム。
【００５５】
（ｃ）両面に粘着剤が形成されたＰＥＴ等のフィルムを貼りつけた後に加熱硬化させて固着させたもの。
【００５６】
（ｄ）配線基板のコア材と同じ材料（ガラス−エポキシ樹脂、ガラス−ＢＴ樹脂）で両面に熱硬化性の接着剤が形成されたもの。
【００５７】
（ｅ）Ｃｕ、Ａｌ、Ｗ、Ｆｅ、Ｎｉ、４２アロイ剤等の金属およびそれらの合金で、両面に熱硬化性の接着剤が形成されたもの。
【００５８】
このように、上下の配線基板１２、１４の四隅が支持固定されていることにより、外的な機械的ストレスが一方の配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止することができる。
【００５９】
図８から図１４は第４実施例の変形例を示す図である。
【００６０】
図８に示される例においては、配線基板１２、１４の一辺の長さに相当する長い補強部４４が、配線基板１２、１４の対向する２辺に沿って配置される。これにより、補強部４４は、配線基板１２、１４間を支持固定して、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止する。また、配線基板１２、１４の辺の中央部に局所的な力が加わった場合にも、クラックの発生を防止することができる。
【００６１】
図９においては、長い補強部４４が配線基板１２、１４の４辺に沿って配置される。各辺の補強部４４は独立しており、隣接する２つの補強部４４の端部の間に隙間４６が設けられている。これにより、補強部４４は、配線基板１２、１４の四隅を支持固定して、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止する。また、配線基板１２、１４の辺の中央部に局所的な力が加わった場合にもクラックの発生を防止することができる。補強部４４が配線基板１２、１４の４辺に沿って配置されているので、よりクラックの発生を低減できる。又、熱処理時における基板の反りもおさえる効果がある。配線基板１２、１４の４隅に近い位置に隙間４６が設けられているので、組立て工程における積層配線基板の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６２】
図１０から図１２においては、閉じていない（不連続な）環状（枠状）の補強部４４が配線基板１２、１４の４辺に沿って配設される。補強部４４の配線基板１２、１４と接する面には接着剤４８が塗布されている。接着剤４８は配線基板１４に予め取り付けておくこともできる。図１１は、接着剤４８が配線基板１４に塗布された図を示す。隙間４６とスリット５０にあたる部分には塗布されていない。接着剤４８は補強部４４を配線基板１２、１４に固定するものである。
【００６３】
補強部４４の配線基板１２、１４の一隅に近い位置に隙間４６を設ける。接着剤４８は補強部４４の隙間４６に相当する位置及び隙間４６と対角線上の位置にスリット５０を有する。従って、この場合にも、配線基板１２、１４の四隅及び辺の中央部に外的な機械的ストレスが加わった場合に、配線基板１２、１４のクラックの発生を低減できる。また、補強部４４が略環状になっているので、積層型半導体装置１０の剛性が高まり、熱時の反りや変形をも軽減することができる。補強部４４に隙間４６があり且つ接着剤４８にスリット５０が入っているため、配線基板積層時の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６４】
図１３及び図１４においては、閉じた（連続な）環状（枠状）の補強部４４が配線基板１２、１４の４辺に沿って配置される。補強部４４の配線基板１２、１４と接する面には接着剤４８が塗布又は取り付けられている。この例では、補強部４４には図１０の隙間４６がない。このため、補強部４４の剛性はより高くなる。従って、この場合にも、配線基板１２、１４の四隅あるいは辺の中央部に外的な機械的ストレスが加わった場合に、配線基板１２、１４のクラックの発生を防止することができる。配線基板１２、１４の四隅に近い位置に接着剤４８の塗布されていないスリット５０を有する。よって、配線基板積層時の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６５】
図８から図１４の補強部４４は上記したグループ（ａ）から（ｅ）のいずれかの材料により形成することができる。
【００６６】
図１５及び図１６は第５の実施例（参考例）を示す図である。
【００６７】
この例においては、上下の配線基板１２、１４を接続するはんだボール（電極端子）２４と同じ材料で構成され、補強部４４は上下の配線基板１２、１４の四隅に配置される。かかる構成によれば、補強部４４が電極端子と同じ材料により構成されるので、材料コストを低減でき、組立て工程も従来と同様にできる。配線基板１２、１４の四隅が補強部４４によって支持固定されているので、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板のクラック１２、１４の発生を低減できる。尚、上方の配線基板１２を樹脂４２で封止してある。
【００６８】
図１７（Ａ）〜（Ｄ）は第５の実施例の変形例を示す図である。図１７（Ａ）においては、上下の配線基板１２、１４の四隅に複数の補強部４４が配設される。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅をより強化することができる。
【００６９】
図１７（Ｂ）においては、複数の補強部４４が上下の配線基板１２、１４の四隅及び辺の中央部に配置される。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅及び辺をより強化することができる。
【００７０】
図１７（Ｃ）においては、補強部４４が上下の配線基板１２、１４の四隅ではんだボール２４の最外側の列の延長線上に配置される。補強部４４をはんだボール２４と等ピッチをなす位置に配置することで、試験ソケットの作成が容易になる。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅を強化することができる。
【００７１】
図１７（Ｄ）においては、補強部４４が上下の配線基板１２、１４の四隅ではんだボール２４の最外側の直交する２つの列の交差部に配置される。はんだボール２４（電極端子）の列が配線基板１２、１４の側縁部近傍に配置されている場合には、最外側のはんだボール２４の列の列上に配置され、はんだボール２４と等ピッチで配置することで、試験ソケットの作成が容易になる。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅を強化することができる。
【００７２】
図１８及び図１９は第６の実施例を示す図である。本実施例は、第１実施例と第５の実施例とを組み合わせたものに相当する。上方の配線基板１２の外形は大きく、樹脂４２で封止されている。上方の配線基板１２の外形と封止樹脂４２の外形は等しい。補強部４４は上下の配線基板１２、１４の四隅に配置され、上下の配線基板１２、１４を電気的に接続するはんだボール（電極端子）２４と同じ材料で形成されている。従って、複数の配線基板の積層の位置ずれが生じても、クラックの発生を低減できる。
【００７３】
尚、補強部４４は、はんだボールと同じ材料の他に、一般の電極に用いられる材料を用いてもよい。
【００７４】
本発明の第７実施例を、図１５、図１６に示す。
【００７５】
本実施例にあっては、前記第１の実施例にて採られた構成と、前記第５実施例にて採られた構成を含んでいる。
【００７６】
即ち、一方の主面に半導体素子が搭載された配線基板１２は、同じく半導体素子が搭載された配線基板１４よりも、その外形サイズ（寸法）が大とされている。
【００７７】
前記配線基板の一方の主面に搭載された半導体素子は、樹脂４２によって封止されている。樹脂４２の外形寸法は、配線基板１２と同じとされ、当該配線基板１２の側面は表出している。
【００７８】
又、配線基板１２と下方の配線基板１４とは、その隅部に配設されたはんだボールからなる補強部４４によって、機械的に一体化されている。
【００７９】
このような構成によれば、上方の配線基板１２及び封止樹脂４２を基準として、当該積層型半導体装置１０を認識し、ハンドリングすることができる。
【００８０】
従って、ハンドリング用治具などが予期せぬ箇所に接触することを防止することができ、もって配線基板にクラックなどを生じることが無い。
【００８１】
また、配線基板１２と配線基板１４とが機械的に一体化されることにより、配線基板としての剛性が向上し、機械的なストレスが加わった場合にも、当該配線基板へのクラックの発生を防止することができる。
【００８２】
〔付記１〕 少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、
該複数の基板のうち、少なくとも１つの基板の外形寸法は、他の基板の外形寸法より大きく、
該少なくとも１つの基板の外形寸法が該搭載型半導体装置の最大外形寸法と等しく、
該複数の基板のうち最下段の基板にのみ外部電極端子が設けられている
ことを特徴とする積層型半導体装置。（１）
〔付記２〕 該複数の基板のうち、最上段の基板の外形寸法が、該最上段の基板よりも下に位置する基板の外形寸法より大きい
ことを特徴とする付記１に記載の積層型半導体装置。（２）
〔付記３〕 該複数の基板のうち、最上段に位置する基板の半導体素子が実装された表面が樹脂封止されており、
該樹脂の外形寸法が該最上に位置する基板の外形寸法と等しい
ことを特徴とする付記２に記載の積層型半導体装置。
【００８３】
〔付記４〕 該複数の基板のうち、最下段の基板の外形寸法が、該最下段の基板よりも上に位置する基板の外形寸法より大きい
ことを特徴とする付記１に記載の積層型半導体装置。（３）
〔付記５〕 少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、
該複数の基板の少なくとも隅部において、該複数の基板間を機械的に接合する補強部が配置されている
ことを特徴とする積層型半導体装置。（４）
〔付記６〕 該支持部材は、対向する該複数の基板の４隅に複数個配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（５）
〔付記７〕 該補強部は、対向する該複数の基板の外周の少なくとも対向する２辺において、辺にわたって配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（６）
〔付記８〕 該補強部は、対向する該複数の基板の外周に沿って配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（７）
〔付記９〕 該補強部は、該複数の基板のコア材と同じ材料あるいは、エポキシ、ポリイミド、アクリル等の樹脂あるいは、Ｃｕ、Ａｌ、Ｗ、Ｆｅ、Ｎｉ、４２アロイ材等の金属およびそれらの合金からなる
ことを特徴とする付記５乃至付記８に記載の積層型半導体装置。
【００８４】
〔付記１０〕 該補強部は、該複数の基板に接着剤によって固定されている
ことを特徴とする付記５乃至付記９に記載の積層型半導体装置。（８）
〔付記１１〕 該補強部は、該複数の基板を電気的に接続する電極端子と同じ材料からなる
ことを特徴とする付記５に記載の積層型半導体装置。（９）
〔付記１２〕 該複数の基板の材質が有機樹脂を含む材料からなる
ことを特徴とする付記５乃至付記１１に記載の積層型半導体装置。
【００８５】
〔付記１３〕 該複数の基板のうち、少なくとも１つの基板の外形寸法は、他の基板の外形寸法より大きく、
該少なくとも１つの基板の外形寸法が該搭載型半導体装置の最大外形寸法と等しい
ことを特徴とする付記５乃至付記１２に記載の積層型半導体装置。（１０）
【００８６】
【発明の効果】
以上説明したように、本発明によれば、配線基板のクラックの発生を防止することができるようにした積層型半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の積層型半導体装置を示す断面図である。
【図２】本発明の第２実施例の積層型半導体装置を示す断面図である。
【図３】本発明の第３実施例の積層型半導体装置を示す断面図である。
【図４】第１実施例の積層型半導体装置を上から見た略断面図である。
【図５】従来の積層型半導体装置を上から見た略断面図である。
【図６】本発明の第４実施例の積層型半導体装置を示す断面図である。
【図７】図６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【図８】第４実施例の変形例を示す配線基板の断面図である。
【図９】第４実施例の変形例を示す配線基板の断面図である。
【図１０】第４実施例の変形例を示す配線基板の断面図である。
【図１１】図１０の配線基板の底面図である。
【図１２】配線基板に塗布された接着剤を示す図である。
【図１３】第４実施例の変形例を示す配線基板の断面図である。
【図１４】図１３の配線基板の底面図である。
【図１５】本発明の第５実施例の積層型半導体装置を示す断面図である。
【図１６】図１５の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【図１７】図１６の変形例を示す配線基板の断面図である。
【図１８】本発明の第６実施例の積層型半導体装置を示す断面図である。
【図１９】図１６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【符号の説明】
１０…積層型半導体装置
１２、１４、１６…配線基板
１８…半導体素子
２４…はんだボール
２６…半導体素子
３２…外部接続電極
３４…半導体素子
４０…外部接続電極
４２…封止樹脂
４４…補強部
４６…隙間
５０…スリット
【発明の属する技術分野】
本発明は積層型半導体装置に関する。
【０００２】
【従来の技術】
近年の電子機器の発達にともない、電子機器に使用される半導体装置には小型化、薄型化、多機能化、高機能化、高密度化が要求されている。このような要求に対処すべく、複数の回路基板を積層した積層型半導体装置が提案されている（例えば、特許文献１、２参照) 。半導体素子が載置された第１の配線基板を、半導体素子が載置された第２の配線基板の上に配置して積層してなる積層型半導体装置が提案されている。
【０００３】
第１の配線基板と第２の配線基板とを積層してなる積層型半導体装置においては、複数の電極端子が第１の配線基板と第２の配線基板とを電気的に接続する。典型的には、電極端子ははんだボールからなる。はんだボールの大きさを半導体素子の厚さより大きくし、はんだボールが第１の配線基板と第２の配線基板との間の間隔を維持するスペーサの作用をするようにした提案がある（特許文献１参照）。
【０００４】
積層型半導体装置はさらにマザーボード等の外部配線基板に搭載される。積層型半導体装置の配線基板の材料が外部配線基板の材料と異なっていると、両者の熱膨張の差によって積層型半導体装置の第１の配線基板と第２の配線基板とを電気的に接続する電極端子が疲労する。そこで、これらの電気的に接続する電極端子とは別に、電気的に接続しない補助電極端子を設け、電気的に接続する電極端子の疲労を緩和する提案がある（特許文献２参照) 。
【０００５】
【特許文献１】
特開２００１−２２３２９７号公報
【特許文献２】
特開２００２−１７０９２４号公報（第２〜３頁）
【０００６】
【発明が解決しようとする課題】
配線基板とを積層した積層型半導体装置はその搬送（運搬）、試験等に於ける取扱い（ハンドリング）ならびに電子機器のプリント基板、マザーボード等への高密度実装のために、直方体とするのが好ましく、そこで、積層型半導体装置においては、第１の配線基板の外形と第２の配線基板の外形とを等しく形成し、両者が積層されてなる積層型半導体装置を上方から見たときに第１の配線基板の外形と第２の配線基板の外形とが全く重なって見えるような構造にする。
【０００７】
しかし、積層時に第１の配線基板と第２の配線基板との間に位置ずれが生じると、第１の配線基板の外形の一部が第２の配線基板の外形から突出し（あるいは逆に第２の配線基板の外形の一部が第１の配線基板の外形から突出し）、積層型半導体装置の外形寸法公差が大きくなる。積層する配線基板の数が増加すると、積層型半導体装置の外形寸法公差がさらに大きくなる可能性がある。
【０００８】
図５は従来の積層型半導体装置を上から見た略断面図である。上方の配線基板１２ａと中間の配線基板１４ａとは同じ外形形状及び外形サイズを有する。この場合、図５に示されるように、上方の配線基板１２ａと中間の配線基板１４ａとを積層する際に両者間に位置ずれがあると、中間の配線基板１４ａの一部が見える、すなわち、中間の配線基板１４ａの一部が上方の配線基板１２ａから突出する。このために、積層型半導体装置の側面に人の指や工具を当ててハンドリングする場合、指や工具が突出した配線基板の外形の一部に当たり、１枚の基板に応力が集中して、配線基板にクラックが生じやすい。
【０００９】
このため、積層型半導体装置をハンドリングする場合に問題が生じる。
【００１０】
例えば、積層型半導体装置を収容するトレー又は半導体装置を輸送する際に用いるトレーについて、半導体装置の外形寸法公差が大きくなると、それに合わせてトレーの寸法も大きくする必要がある。すると、トレー内での積層型半導体装置のガタツキが大きくなり、輸送時に積層型半導体装置に加わる振動が増大し、配線基板にクラックが生じやすくなる。
【００１１】
積層型半導体装置を試験用のソケットに載せる場合には、積層型半導体装置の基準位置がソケットの基準位置に合っていないと、端子間の位置ずれが生じる。
【００１２】
積層型半導体装置の側面に人の指や工具を当ててハンドリングする場合、突出した配線基板に応力が集中するため、配線基板にクラックが生じやすい。
【００１３】
配線基板が樹脂ガラス−エポキシ樹脂複合材料やガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等の有機基板で作られている場合、そして特に配線基板の厚さが薄い（例えば０．１ｍｍ〜０．３ｍｍ）場合は特に外力に対して弱いため、配線基板にクラックが生じやすい。
【００１４】
又、配線基板の位置ずれがあると、積層型半導体装置の外形を画像認識して取り扱う場合、画像認識のずれが大きくなり、自動化処理できない問題も発生する。
【００１５】
本発明は、このような積層型半導体装置において配線基板へのクラックの発生を防止することができる積層型半導体装置を提供するものである。
【００１６】
【課題を解決するための手段】
本発明による積層型半導体装置は、少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、該複数の基板のうち、最上段の基板の外形寸法は、他の基板の外形寸法より大きく、前記他の基板は、前記最上段の基板の外形の内側に収まっていて、該複数の基板のうち最下段の基板にのみ外部電極端子が設けられ、前記最上段の基板に実装された半導体素子は、封止樹脂により封止されており、前記封止樹脂の外形寸法を、前記最上段の基板の外形寸法に等しくすることを特徴とするものである。
【００１８】
また、この構成によれば、大きい最上層の配線基板が封止樹脂により強化されており、且つハンドリングに際して人の指や工具が最上層の配線基板の側面及び封止樹脂の側面に接触し、下段の配線基板の側面には接触しないため、配線基板のクラックの発生をより低減できる。
【００２１】
【発明の実施の形態】
以下本発明の実施例について図面を参照して説明する。
【００２２】
図１は本発明の第一実施例（参考例）の積層型半導体装置を示す断面図である。図１において、積層型半導体装置１０は、上方（第１）の配線基板１２と、中間（第２）の配線基板１４と、下方（第３）の配線基板１６とを積層して構成されている。これらの配線基板１２、１４、１６は、コアが樹脂ガラス−エポキシ樹脂複合材料あるいはガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等の有機基板から形成され、その内部及び／又は表面に銅（Ｃｕ）などからなる電極／配線層が配設されている。
【００２３】
上方の配線基板１２には半導体素子（半導体チップ）１８が搭載されている。半導体素子１８はバンプ２０を有し、バンプ２０で上方の配線基板１２にフリップチップボンディングされている。半導体素子１８と配線基板１２は接着剤２２によって固着されている。
【００２４】
配線基板１２の下面（半導体素子１８が搭載されている側とは反対側の表面）には、はんだボールからなる電極端子２４が配設されている。はんだボール２４は前記配線層を介して半導体素子１８に電気的に接続されている。
【００２５】
同様に、中間の配線基板１４には半導体素子２６が搭載されている。当該半導体素子２６はバンプ２８を有し、バンプ２８で中間の配線基板１４にフリップチップボンディングされている。半導体素子２６と中間の配線基板１４は接着剤３０によって固着されている。配線基板１４の下面には、外部接続電極３２が配設されている。外部接続電極３２は前記配線層を介して半導体素子２６に電気的に接続されている。
【００２６】
配線基板１２のはんだボール２４は配線基板１２と配線基板１４とを電気的に接続している。はんだボール２４の大きさは半導体素子２６の厚さより大きく、配線基板１２と配線基板１４との間の間隔を維持するスペーサの作用もする。
【００２７】
同様に、配線基板１６には半導体素子３４が搭載されている。当該半導体素子３４はバンプ３６を有し、バンプ３６によって配線基板１６にフリップチップボンディングされている。半導体素子３４と下方の配線基板１６は接着剤（アンダーフィル）３８によって固着されている。配線基板１６の下面には外部接続電極４０が取りつけられている。外部接続電極４０は前記配線層を介して半導体素子３４に電気的に接続されている。
【００２８】
前記配線基板１４の外部接続電極３２は当該配線基板１４と配線基板１６とを電気的に接続するとともに、両配線基板間の間隔を維持している。
【００２９】
下方の配線基板１６の外部接続電極４０はマザーボード等の外部配線基板（図示せず）に電気的に接続される。
【００３０】
第１の実施例にあっては、中間の配線基板１４と下方の配線基板１６とは同じ外形形状及び外形サイズ（寸法）を有する。
【００３１】
一方、配線基板１２は配線基板１４及び配線基板１６とは基本的に同じ外形形状を有するものの、配線基板１２の外形サイズは配線基板１４、１６の外形サイズよりも若干大きなものとされる。従って、配線基板１４、１６の外形は、配線基板１２の外形の範囲内に収まる。
【００３２】
図４は第１実施例の積層型半導体装置１０を上から見た平面図である。
【００３３】
同図において、配線基板１２のサイズは１１．１ｍｍ×１５．１ｍｍであり、配線基板１４、１６のサイズは１１ｍｍ×１５ｍｍである。配線基板１２と、配線基板１４、１６との寸法差０．１ｍｍは、配線基板相互の位置ずれを吸収するものであって配線基板１２のサイズを１１．２ｍｍ×１５．２ｍｍとして、位置ずれの吸収量を拡大することもできる。このような構成により配線基板１４、１６は配線基板１２の外形の範囲内に収容され、積層型半導体装置１０を上から見た時、配線基板１４、１６は配線基板１２から突出している部分がない。
【００３４】
本実施例によれば、配線基板１２は配線基板１４及び配線基板１６とは基本的に同じ外形形状を有し、且つ配線基板１２のサイズを配線基板１４、１６のサイズより大きくしている。こうすれば、配線基板１２を基準として、積層型半導体装置１０の形状を認識し、ハンドリングすることができるので、指や工具が予期せぬところに接触することを防止することができる。よって配線基板にクラックが生じることがない。
【００３５】
図２は本発明の第２実施例（参考例）の積層型半導体装置を示す断面図である。本実施例における積層型半導体装置１０は、第１実施例の積層型半導体装置１０と基本的に同様に構成されるが、最下段の配線基板１６の外形寸法が大きくされている点が異なる。即ち、配線基板１２と中間の配線基板１４とは同じ外形形状及び外形サイズを有し、下方の配線基板１６は上方の配線基板１２と中間の配線基板１４とは基本的に同じ外形形状を有するものの、その外形サイズは上方の配線基板１２と中間の配線基板１４の外形サイズよりも若干大きなものとされる。従って配線基板１２と配線基板１４の外形が配線基板１６の外形の範囲内に収まる。本実施例では、下段の配線基板１６の外形サイズを大きくしているため、試験時において、試験ソケットの位置あわせが容易となるメリットもある。
【００３６】
第１、第２実施例においては、積層型半導体装置は３つの配線基板１２、１４、１６を積層してなるものであったが、本発明は３つの配線基板１２、１４、１６を積層してなる積層型半導体装置に限定されるものではなく、２つの配線基板を積層したもの、あるいは４つ以上の配線基板を積層したものとすることができる。
【００３７】
また、各配線基板１２、１４、１６はそれぞれ１つの半導体素子１８、２６、３４を実装するものに限定されず、少なくとも１つの配線基板は複数の半導体素子を実装するものとすることができる。また、各配線基板１２、１４、１６はそれぞれ上面側に半導体素子１８、２６、３４を有するものに限定されず、下面側に半導体素子を有するものとすることができる。
【００３８】
また、各半導体素子１８、２６、３４は配線基板にフリップチップボンディングされるか、ワイヤボンディングされる。
【００３９】
積層型半導体装置が３つ以上の配線基板を積層してなるものである場合に、最上方又は最下方の配線基板の外形サイズを最大にするのが好ましい。尚、各配線基板１２、１４、１６は単層型配線基板又は多層型配線基板とすることができる。
【００４０】
よって、トレー寸法を最大外形サイズの配線基板に合わせることで、トレー内でのガタツキをなくすことができる。さらに、第２の実施例において試験ソケットに半導体装置を装着する際、外部端子を備えた下方の配線基板を大きくして、その外形サイズで積層型半導体装置の位置決めをすると、試験時のソケットと積層型半導体装置の位置ずれが低減できる。
【００４１】
図３は本発明の第３実施例の積層型半導体装置を示す断面図である。本実施例の積層型半導体装置１０は、第１実施例の積層型半導体装置１０と基本的に同様な構成を有し、大きい上方の配線基板１２の表面は樹脂４２により封止されており、封止樹脂４２の外形は上方の配線基板１２の外形と等しくされている。本実施例においては、上方の配線基板１２には、３つの半導体素子１８ａ、１８ｂ、１８ｃが積層実装された構造となっており、半導体素子１８ａは上方の配線基板１２にフリップチップボンディングされている。半導体素子１８ｂは半導体素子１８ａに積層されて、半導体素子１８ｂの接続端子は上方の配線基板１２にワイヤボンディングされ、半導体素子１８ｃは半導体素子１８ｂに積層されて、半導体素子１８ｃの接続端子は上方の配線基板１２にワイヤボンディングされている。また、下方の配線基板１６は２つの半導体素子３４ａ、３４ｂを実装する。
【００４２】
本実施例においては、上方の配線基板１２の外形サイズが最大であり、他の配線基板１４、１６の外形はその最大外形内に収まるように積層されている。上方の配線基板１２の半導体素子１８ａ、１８ｂ、１８ｃが搭載された面はトランスファーモールドにより樹脂４２で封止されている。封止樹脂４２の外形は、配線基板１２の外形と等しくされている。従って、上方の配線基板１２の側面と封止樹脂４２の側面は面一である。かかる接着剤の配設は、前記第１実施例、第２実施例、並びに後述する第４乃至第６実施例においても適用することができる。半導体素子２６、３４、３４ａ、３４ｂとその上にある配線基板１４、１６との間に接着剤を挿入することもできる。
【００４３】
本実施例の積層型半導体装置１０においては、第１の実施例の積層型半導体装置と同様、完成体である積層型半導体装置１０の外形公差を最大外形サイズを有する上方の配線基板１２の外形寸法で管理することができる。さらに、積層型半導体装置１０を収容し、輸送する際、積層型半導体装置１０がトレー内で振動しても上方の配線基板１２及び封止樹脂４２の側面がトレー内壁に接触し、他の配線基板の側面は接触しないため、クラックの発生を防止することができる。
【００４４】
第１、第２、第３の実施例においては、複数の配線基板を互いに積層する際に配線基板間に位置ずれが生じても、他の配線基板が最大の配線基板の外形サイズの範囲内に収まるように積層されているので、完成体である積層型半導体装置の外形公差を最大外形サイズの配線基板の外形寸法で管理できる。
【００４５】
図６は本発明の第４実施例（参考例）の積層型半導体装置を示す断面図、図７は図６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面である。
【００４６】
図６において、積層型半導体装置１０は、それぞれ半導体素子が搭載された２枚の配線基板、即ち配線基板１２と、配線基板１４とを積層して構成される。これらの配線基板１２、１４は、コアが樹脂ガラス−エポキシ樹脂複合材料あるいは、ガラス−ＢＴ（ビスマレイミド・トリアジン）樹脂複合材料等で作られている有機基板からなる。
【００４７】
上方の配線基板１２には半導体素子（半導体チップ）１８ａ、１８ｂ、１８ｃが搭載されている。これらの半導体素子１８ａ、１８ｂ、１８ｃは、配線基板１２にフリップチップボンディングされ、あるいはワイヤボンディングされる。上方の配線基板１２の上面は樹脂４２で封止される。
【００４８】
上方の配線基板１２の下面にははんだボール（電極端子）２４が取りつけられている。上方の配線基板１２は回路パターンを有し、はんだボール２４は回路パターンを介して半導体素子１８ａ、１８ｂ、１８ｃに電気的に接続されている。
【００４９】
下方の配線基板１４は半導体素子２６を実装し、半導体素子２６は下方の配線基板１４にフリップチップボンディングされている。下方の配線基板１４の下面には外部接続電極３２が取りつけられている。中間の配線基板１４は回路パターンを有し、外部接続電極３２は回路パターンを介して半導体素子２６に電気的に接続されている。上方の配線基板１２のはんだボール２４は、上方の配線基板１２と下方の配線基板１４とを電気的に接続している。
【００５０】
本実施例によれば、上方の配線基板１２と下方の配線基板１４とを機械的に固定する補強部４４が上方及び下方の配線基板１２、１４の四隅を含む周辺領域に配設される。
【００５１】
補強部４４は、はんだボール２４の最外側の列上またはそれより外側で上方及び下方の配線基板１２、１４の四隅を含む周辺領域に配設される。図７においては、補強部４４ははんだボール２４の外側で上方及び下方の配線基板１２、１４の四隅に設けられる。
【００５２】
補強部４４は例えば次の幾つかのグループの中の１つの材料から形成することができる。
【００５３】
（ａ）液状のエポキシ、ポリイミド、アクリル等の絶縁性樹脂をディスペンス法やスタンピング法で形成した後に加熱硬化させて固着させたもの。
【００５４】
（ｂ）Ｂステージで半硬化状態とされた樹脂フィルム。
【００５５】
（ｃ）両面に粘着剤が形成されたＰＥＴ等のフィルムを貼りつけた後に加熱硬化させて固着させたもの。
【００５６】
（ｄ）配線基板のコア材と同じ材料（ガラス−エポキシ樹脂、ガラス−ＢＴ樹脂）で両面に熱硬化性の接着剤が形成されたもの。
【００５７】
（ｅ）Ｃｕ、Ａｌ、Ｗ、Ｆｅ、Ｎｉ、４２アロイ剤等の金属およびそれらの合金で、両面に熱硬化性の接着剤が形成されたもの。
【００５８】
このように、上下の配線基板１２、１４の四隅が支持固定されていることにより、外的な機械的ストレスが一方の配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止することができる。
【００５９】
図８から図１４は第４実施例の変形例を示す図である。
【００６０】
図８に示される例においては、配線基板１２、１４の一辺の長さに相当する長い補強部４４が、配線基板１２、１４の対向する２辺に沿って配置される。これにより、補強部４４は、配線基板１２、１４間を支持固定して、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止する。また、配線基板１２、１４の辺の中央部に局所的な力が加わった場合にも、クラックの発生を防止することができる。
【００６１】
図９においては、長い補強部４４が配線基板１２、１４の４辺に沿って配置される。各辺の補強部４４は独立しており、隣接する２つの補強部４４の端部の間に隙間４６が設けられている。これにより、補強部４４は、配線基板１２、１４の四隅を支持固定して、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板１２、１４のクラックの発生を防止する。また、配線基板１２、１４の辺の中央部に局所的な力が加わった場合にもクラックの発生を防止することができる。補強部４４が配線基板１２、１４の４辺に沿って配置されているので、よりクラックの発生を低減できる。又、熱処理時における基板の反りもおさえる効果がある。配線基板１２、１４の４隅に近い位置に隙間４６が設けられているので、組立て工程における積層配線基板の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６２】
図１０から図１２においては、閉じていない（不連続な）環状（枠状）の補強部４４が配線基板１２、１４の４辺に沿って配設される。補強部４４の配線基板１２、１４と接する面には接着剤４８が塗布されている。接着剤４８は配線基板１４に予め取り付けておくこともできる。図１１は、接着剤４８が配線基板１４に塗布された図を示す。隙間４６とスリット５０にあたる部分には塗布されていない。接着剤４８は補強部４４を配線基板１２、１４に固定するものである。
【００６３】
補強部４４の配線基板１２、１４の一隅に近い位置に隙間４６を設ける。接着剤４８は補強部４４の隙間４６に相当する位置及び隙間４６と対角線上の位置にスリット５０を有する。従って、この場合にも、配線基板１２、１４の四隅及び辺の中央部に外的な機械的ストレスが加わった場合に、配線基板１２、１４のクラックの発生を低減できる。また、補強部４４が略環状になっているので、積層型半導体装置１０の剛性が高まり、熱時の反りや変形をも軽減することができる。補強部４４に隙間４６があり且つ接着剤４８にスリット５０が入っているため、配線基板積層時の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６４】
図１３及び図１４においては、閉じた（連続な）環状（枠状）の補強部４４が配線基板１２、１４の４辺に沿って配置される。補強部４４の配線基板１２、１４と接する面には接着剤４８が塗布又は取り付けられている。この例では、補強部４４には図１０の隙間４６がない。このため、補強部４４の剛性はより高くなる。従って、この場合にも、配線基板１２、１４の四隅あるいは辺の中央部に外的な機械的ストレスが加わった場合に、配線基板１２、１４のクラックの発生を防止することができる。配線基板１２、１４の四隅に近い位置に接着剤４８の塗布されていないスリット５０を有する。よって、配線基板積層時の洗浄工程において、配線基板の間の接続端子部に洗浄液を容易に流入および流出させることができる。
【００６５】
図８から図１４の補強部４４は上記したグループ（ａ）から（ｅ）のいずれかの材料により形成することができる。
【００６６】
図１５及び図１６は第５の実施例（参考例）を示す図である。
【００６７】
この例においては、上下の配線基板１２、１４を接続するはんだボール（電極端子）２４と同じ材料で構成され、補強部４４は上下の配線基板１２、１４の四隅に配置される。かかる構成によれば、補強部４４が電極端子と同じ材料により構成されるので、材料コストを低減でき、組立て工程も従来と同様にできる。配線基板１２、１４の四隅が補強部４４によって支持固定されているので、外的な機械的ストレスが配線基板１２、１４の端部に加わった場合に、配線基板のクラック１２、１４の発生を低減できる。尚、上方の配線基板１２を樹脂４２で封止してある。
【００６８】
図１７（Ａ）〜（Ｄ）は第５の実施例の変形例を示す図である。図１７（Ａ）においては、上下の配線基板１２、１４の四隅に複数の補強部４４が配設される。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅をより強化することができる。
【００６９】
図１７（Ｂ）においては、複数の補強部４４が上下の配線基板１２、１４の四隅及び辺の中央部に配置される。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅及び辺をより強化することができる。
【００７０】
図１７（Ｃ）においては、補強部４４が上下の配線基板１２、１４の四隅ではんだボール２４の最外側の列の延長線上に配置される。補強部４４をはんだボール２４と等ピッチをなす位置に配置することで、試験ソケットの作成が容易になる。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅を強化することができる。
【００７１】
図１７（Ｄ）においては、補強部４４が上下の配線基板１２、１４の四隅ではんだボール２４の最外側の直交する２つの列の交差部に配置される。はんだボール２４（電極端子）の列が配線基板１２、１４の側縁部近傍に配置されている場合には、最外側のはんだボール２４の列の列上に配置され、はんだボール２４と等ピッチで配置することで、試験ソケットの作成が容易になる。補強部４４ははんだボール２４と同じ材料で作られる。これによって、上下の配線基板１２、１４の四隅を強化することができる。
【００７２】
図１８及び図１９は第６の実施例を示す図である。本実施例は、第１実施例と第５の実施例とを組み合わせたものに相当する。上方の配線基板１２の外形は大きく、樹脂４２で封止されている。上方の配線基板１２の外形と封止樹脂４２の外形は等しい。補強部４４は上下の配線基板１２、１４の四隅に配置され、上下の配線基板１２、１４を電気的に接続するはんだボール（電極端子）２４と同じ材料で形成されている。従って、複数の配線基板の積層の位置ずれが生じても、クラックの発生を低減できる。
【００７３】
尚、補強部４４は、はんだボールと同じ材料の他に、一般の電極に用いられる材料を用いてもよい。
【００７４】
本発明の第７実施例を、図１５、図１６に示す。
【００７５】
本実施例にあっては、前記第１の実施例にて採られた構成と、前記第５実施例にて採られた構成を含んでいる。
【００７６】
即ち、一方の主面に半導体素子が搭載された配線基板１２は、同じく半導体素子が搭載された配線基板１４よりも、その外形サイズ（寸法）が大とされている。
【００７７】
前記配線基板の一方の主面に搭載された半導体素子は、樹脂４２によって封止されている。樹脂４２の外形寸法は、配線基板１２と同じとされ、当該配線基板１２の側面は表出している。
【００７８】
又、配線基板１２と下方の配線基板１４とは、その隅部に配設されたはんだボールからなる補強部４４によって、機械的に一体化されている。
【００７９】
このような構成によれば、上方の配線基板１２及び封止樹脂４２を基準として、当該積層型半導体装置１０を認識し、ハンドリングすることができる。
【００８０】
従って、ハンドリング用治具などが予期せぬ箇所に接触することを防止することができ、もって配線基板にクラックなどを生じることが無い。
【００８１】
また、配線基板１２と配線基板１４とが機械的に一体化されることにより、配線基板としての剛性が向上し、機械的なストレスが加わった場合にも、当該配線基板へのクラックの発生を防止することができる。
【００８２】
〔付記１〕 少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、
該複数の基板のうち、少なくとも１つの基板の外形寸法は、他の基板の外形寸法より大きく、
該少なくとも１つの基板の外形寸法が該搭載型半導体装置の最大外形寸法と等しく、
該複数の基板のうち最下段の基板にのみ外部電極端子が設けられている
ことを特徴とする積層型半導体装置。（１）
〔付記２〕 該複数の基板のうち、最上段の基板の外形寸法が、該最上段の基板よりも下に位置する基板の外形寸法より大きい
ことを特徴とする付記１に記載の積層型半導体装置。（２）
〔付記３〕 該複数の基板のうち、最上段に位置する基板の半導体素子が実装された表面が樹脂封止されており、
該樹脂の外形寸法が該最上に位置する基板の外形寸法と等しい
ことを特徴とする付記２に記載の積層型半導体装置。
【００８３】
〔付記４〕 該複数の基板のうち、最下段の基板の外形寸法が、該最下段の基板よりも上に位置する基板の外形寸法より大きい
ことを特徴とする付記１に記載の積層型半導体装置。（３）
〔付記５〕 少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、
該複数の基板の少なくとも隅部において、該複数の基板間を機械的に接合する補強部が配置されている
ことを特徴とする積層型半導体装置。（４）
〔付記６〕 該支持部材は、対向する該複数の基板の４隅に複数個配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（５）
〔付記７〕 該補強部は、対向する該複数の基板の外周の少なくとも対向する２辺において、辺にわたって配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（６）
〔付記８〕 該補強部は、対向する該複数の基板の外周に沿って配置されている
ことを特徴とする付記５に記載の積層型半導体装置。（７）
〔付記９〕 該補強部は、該複数の基板のコア材と同じ材料あるいは、エポキシ、ポリイミド、アクリル等の樹脂あるいは、Ｃｕ、Ａｌ、Ｗ、Ｆｅ、Ｎｉ、４２アロイ材等の金属およびそれらの合金からなる
ことを特徴とする付記５乃至付記８に記載の積層型半導体装置。
【００８４】
〔付記１０〕 該補強部は、該複数の基板に接着剤によって固定されている
ことを特徴とする付記５乃至付記９に記載の積層型半導体装置。（８）
〔付記１１〕 該補強部は、該複数の基板を電気的に接続する電極端子と同じ材料からなる
ことを特徴とする付記５に記載の積層型半導体装置。（９）
〔付記１２〕 該複数の基板の材質が有機樹脂を含む材料からなる
ことを特徴とする付記５乃至付記１１に記載の積層型半導体装置。
【００８５】
〔付記１３〕 該複数の基板のうち、少なくとも１つの基板の外形寸法は、他の基板の外形寸法より大きく、
該少なくとも１つの基板の外形寸法が該搭載型半導体装置の最大外形寸法と等しい
ことを特徴とする付記５乃至付記１２に記載の積層型半導体装置。（１０）
【００８６】
【発明の効果】
以上説明したように、本発明によれば、配線基板のクラックの発生を防止することができるようにした積層型半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の積層型半導体装置を示す断面図である。
【図２】本発明の第２実施例の積層型半導体装置を示す断面図である。
【図３】本発明の第３実施例の積層型半導体装置を示す断面図である。
【図４】第１実施例の積層型半導体装置を上から見た略断面図である。
【図５】従来の積層型半導体装置を上から見た略断面図である。
【図６】本発明の第４実施例の積層型半導体装置を示す断面図である。
【図７】図６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【図８】第４実施例の変形例を示す配線基板の断面図である。
【図９】第４実施例の変形例を示す配線基板の断面図である。
【図１０】第４実施例の変形例を示す配線基板の断面図である。
【図１１】図１０の配線基板の底面図である。
【図１２】配線基板に塗布された接着剤を示す図である。
【図１３】第４実施例の変形例を示す配線基板の断面図である。
【図１４】図１３の配線基板の底面図である。
【図１５】本発明の第５実施例の積層型半導体装置を示す断面図である。
【図１６】図１５の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【図１７】図１６の変形例を示す配線基板の断面図である。
【図１８】本発明の第６実施例の積層型半導体装置を示す断面図である。
【図１９】図１６の積層型半導体装置の上方の配線基板のはんだボール及び支持部材を通る断面図である。
【符号の説明】
１０…積層型半導体装置
１２、１４、１６…配線基板
１８…半導体素子
２４…はんだボール
２６…半導体素子
３２…外部接続電極
３４…半導体素子
４０…外部接続電極
４２…封止樹脂
４４…補強部
４６…隙間
５０…スリット
Claims (1)
- 少なくとも１つの半導体素子が実装された基板を、複数積載してなる積層型半導体装置において、
該複数の基板のうち、最上段の基板の外形寸法は、他の基板の外形寸法より大きく、
前記他の基板は、前記最上段の基板の外形の内側に収まっていて、
該複数の基板のうち最下段の基板にのみ外部電極端子が設けられ、
前記最上段の基板に実装された半導体素子は、封止樹脂により封止されており、
前記封止樹脂の外形寸法を、前記最上段の基板の外形寸法に等しくすることを特徴とする積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002382046A JP4086657B2 (ja) | 2002-12-27 | 2002-12-27 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002382046A JP4086657B2 (ja) | 2002-12-27 | 2002-12-27 | 積層型半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007228247A Division JP2007318183A (ja) | 2007-09-03 | 2007-09-03 | 積層型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004214403A JP2004214403A (ja) | 2004-07-29 |
| JP4086657B2 true JP4086657B2 (ja) | 2008-05-14 |
Family
ID=32817780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002382046A Expired - Fee Related JP4086657B2 (ja) | 2002-12-27 | 2002-12-27 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4086657B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349495A (ja) | 2003-03-25 | 2004-12-09 | Seiko Epson Corp | 半導体装置、電子デバイス、電子機器および半導体装置の製造方法 |
| US7659623B2 (en) | 2005-04-11 | 2010-02-09 | Elpida Memory, Inc. | Semiconductor device having improved wiring |
| JP5265183B2 (ja) * | 2007-12-14 | 2013-08-14 | 新光電気工業株式会社 | 半導体装置 |
| JP5192860B2 (ja) * | 2008-03-18 | 2013-05-08 | 日本特殊陶業株式会社 | パッケージ |
| JP5170123B2 (ja) * | 2010-02-05 | 2013-03-27 | 日立電線株式会社 | 積層型半導体装置及びその製造方法 |
| TW201230259A (en) * | 2010-09-17 | 2012-07-16 | Sumitomo Bakelite Co | A semiconductor package and a semiconductor equipment |
| US9613933B2 (en) * | 2014-03-05 | 2017-04-04 | Intel Corporation | Package structure to enhance yield of TMI interconnections |
| JP7234876B2 (ja) * | 2019-09-20 | 2023-03-08 | 株式会社村田製作所 | 基板の接続構造 |
-
2002
- 2002-12-27 JP JP2002382046A patent/JP4086657B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004214403A (ja) | 2004-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101131138B1 (ko) | 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지 | |
| JP2008071953A (ja) | 半導体装置 | |
| US6664618B2 (en) | Tape carrier package having stacked semiconductor elements, and short and long leads | |
| JPH08330473A (ja) | ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ | |
| JP2003133518A (ja) | 半導体モジュール | |
| JPH1168026A (ja) | 配線用補助パッケージおよび印刷回路配線板構造 | |
| JP4965989B2 (ja) | 電子部品内蔵基板および電子部品内蔵基板の製造方法 | |
| JP4086657B2 (ja) | 積層型半導体装置 | |
| KR101890711B1 (ko) | 범프 버퍼 스프링패드부를 포함하는 전자 소자의 패키지 및 제조 방법 | |
| US20130307145A1 (en) | Semiconductor package and method of fabricating the same | |
| JP2006086149A (ja) | 半導体装置 | |
| JP2004172322A (ja) | 半導体パッケージ及び積層型半導体パッケージ | |
| KR100791576B1 (ko) | 볼 그리드 어레이 유형의 적층 패키지 | |
| JP2001230515A (ja) | 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。 | |
| JP2009026861A (ja) | 半導体装置及びその製造方法 | |
| JP4556671B2 (ja) | 半導体パッケージ及びフレキシブルサーキット基板 | |
| JP2002009228A (ja) | 半導体装置 | |
| JP2007318183A (ja) | 積層型半導体装置 | |
| KR100546359B1 (ko) | 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈 | |
| JP2008227429A (ja) | 電子回路モジュールおよび多層配線板 | |
| JP3867796B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US20090057916A1 (en) | Semiconductor package and apparatus using the same | |
| WO2016038795A1 (ja) | 電子デバイス、部品実装基板及び電子機器 | |
| KR20110067510A (ko) | 패키지 기판 및 그의 제조방법 | |
| JP2011066122A (ja) | 回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051007 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080219 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |