JP2008071953A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の薄型化を実現し、さらにその製造歩留まりの低下を抑制する。
【解決手段】半導体装置１００は、パッケージ基板１０１、パッケージ基板１０１のチップ搭載面にフリップ接続された第１半導体チップ１０３、ならびに第１半導体チップ１０３の搭載領域を含むパッケージ基板１０１のチップ搭載面の実質的に全面を被覆するアンダーフィル樹脂１０５および外周層１０７を含む。第１半導体チップ１０３のパッケージ基板１０１との対向面の裏面は、外周層１０７に被覆されていない。
【選択図】図１

Description

本発明は半導体装置に関し、特に、薄型の半導体パッケージや、パッケージオンパッケージ構造、半導体パッケージと半導体チップとが積層されたパッケージオンチップ構造を構成する半導体装置に関する。
フリップチップ型の半導体装置に関する従来技術として、特許文献１〜５および非特許文献１に記載のものがある。
特許文献１には、半導体チップと配線基板との間をアンダーフィル樹脂で封止する際に、半導体素子とアンダーフィル樹脂および配線基板の膨張率差によって応力が生じて、配線基板が半導体素子側に反ることが記載されている。また、同文献では、フリップ接続用配線基板に帯状の弾性体を埋め込むことにより、反りを抑制しようとしている。
特許文献２および３には、有機基板と半導体チップとの間の隙間にアンダーフィル材が充填され、その側部がフィレット材で封止された構造が記載されている。さらに、特許文献２では、アンダーフィル材を特定の条件で封止することにより、チップ面にかかる応力を均一化することにより、チップの剥離及びクラックを防止することができるとされている。
図１３は、特許文献２および３に記載の装置に対応する半導体装置の構成を示す断面図である。なお、図１３においては、アンダーフィル材とフィレット材とを区別せずに示す。
図１３に示した半導体装置においては、パッケージ基板２０１のチップ搭載面に半導体チップ２０３がバンプ電極２０９によりフリップ接続されている。パッケージ基板２０１と半導体チップ２０３との間の領域およびその側部には、アンダーフィル樹脂２０５が設けられている。なお、図１３には、同文献の構成に加えて、パッケージ基板２０１のチップ搭載面の裏面に設けられた外部接続電極２１１を示した。
特許文献４には、チップデバイスとキャリアとの間の間隙に特定の組成物を充填することが記載されている。また、この構成により、過激な熱サイクルの後もクラックを発生しないとされている。
特許文献５には、半導体チップを囲む枠状の補強材が搭載用基板に接着された半導体装置が記載されている。同文献によれば、補強材により、製造工程中の熱的・機械的応力による搭載用基板の反りを低減させるとともに強度が補強される。
また、非特許文献１は、複数のチップを含むパッケージに関するものである。同文献においては、基板を厚くすることでパッケージ反りを抑制していたと考えられる。
さらに、複数のチップを含むパッケージに関する従来技術としては、他に、非特許文献２に記載のものがある。同文献では、ワイヤボンディングパッケージの積層構造が採用されている。
図１４（ａ）および図１４（ｂ）は、非特許文献２に記載の装置に対応する半導体装置の構成を示す断面図である。
図１４（ａ）においては、パッケージ基板２０１上に半導体チップ２０３が搭載されている。そして、半導体チップ２０３とパッケージ基板２０１とがボンディングワイヤ２３１により接続されている。半導体チップ２０３およびボンディングワイヤ２３１が封止樹脂２３３により封止されており、半導体チップ２０３全体が封止樹脂２３３中に埋設されている。また、図１４（ｂ）には、図１４（ａ）の装置のパッケージ基板２０１の上部に基板接続電極２１３を介して半導体パッケージ２１５を積層した構成が示されている。
特開２００６−１０８４６０号公報 特開２０００−２９９４１４号公報 特開２０００−２６０８２０号公報 特開平５−２８３４５５号公報 特開２００４−２６０１３８号公報 「瞬間のチャンスを逃さない高速性」、［online］、［２００６年７月１８日検索］、インターネット＜URL：http://www.canon-sales.co.jp/camera/ixyd/60/feature04.html＞ 「半導体パッケージ次々量産」、［online］、２００６年１月１８日、半導体産業新聞、［２００６年７月１８日検索］、インターネット＜URL：http://www.semicon-news.co.jp/news/htm/sn1673-j.htm＞
ここで、携帯電話をはじめとする小型の携帯型電子機器等に半導体装置を適用しようとする場合、半導体装置全体の小型化、薄型化が求められる。
ところが、上述した従来の構成では、パッケージ基板を薄型化しつつ、その反りを抑制する点で、改善の余地があった。
一般のパッケージオンパーケージの構成としては、図１５（ｃ）に示すような構成がよく用いられている。図１５（ｃ）中、符号２１５は半導体パッケージであり、符号２１３は、基板接続電極である。
また、符号２０１はパッケージ基板、符号２０３は半導体チップ、符号２０５はアンダーフィル樹脂、符号２０９はバンプ電極、符号２１１は外部接続電極である。
図１５（ｃ）の構成を実現する一般的な手段としては、まず、図１５（ｂ）に示すパッケージ基板２０１、半導体チップ２０３等の部分を構成し、その後図１５（ａ）に示す半導体パッケージ部分を基板接続電極２１３を介して接続するというのが通常の手段であった。
この場合、たとえば、図１５（ｂ）に示した構成においては、半導体チップ２０３とパッケージ基板２０１の熱膨張差によって生じるパッケージ基板２０１の引っ張り応力、または半導体チップ２０３とアンダーフィル樹脂２０５の熱膨張差によって生じるアンダーフィル樹脂２０５の引っ張り応力によって、パッケージ基板２０１がチップ搭載面を上として凸に反っていた。
この凸部の反りが大きいと、図１５（ａ）に示す半導体パッケージ部分をパッケージ基板２０１に接続する際の障害となる。
そこで、従来は、反りを低減するために、半導体チップ２０３を搭載するパッケージ基板２０１を厚くする方法等がとられていた。こうして反りを低減させた図１５（ｂ）の構造体に対して基板接続電極２１３を介して半導体パッケージ２１５を積層することにより、図１５（ｃ）に示す構造が得られていた。なお、従来手段においても外部接続電極２１１は最終工程で接続する等の変形手段は種々あるがこれらの紹介は割愛する。
ところが、反り対策としてパッケージ基板２０１を厚くすることは半導体装置全体の薄型化に対して不利である。パッケージ基板２０１の剛性と半導体チップ２０３の剛性によってパッケージ基板２０１の反り量が決まるため、パッケージ基板２０１の剛性に対して支配的である基板の厚さが厚くなってしまうからである。このため、基板を厚くする方法は、基板自体の薄型化が求められる分野に適用することは困難であった。また、パッケージを積層する場合、部品取り付け高さが高くなり、薄型化の妨げとなる。
また、パッケージ基板２０１の反り対策として、他に、金属製の支持体を設ける方法もあるが、この場合、金属支持体の設置部には半導体パッケージ２１５との接続用の基板接続電極２１３を設けることができない。このため、部品の面積が大きくなり、実装密度が低下する。従って、半導体装置全体の小型化の障害となる。また、反り抑制のための充分な剛性維持のために金属支持体の厚くすると、装置全体の厚さが増加してしまう。
また、非特許文献２に記載の技術では、図１４（ａ）および図１４（ｂ）に示したように、半導体チップ２０３が封止樹脂２３３中に埋設されている。このため、部品取り付け高さの増加につながっていた。また、ワイヤボンディング工法で半導体チップとパッケージ基板の電気的接続を得ているため、同じ端子数を半導体チップ上に設ける場合、フリップ接続に比べてチップサイズが拡大してしまう。このため、部品の大型化につながっていた。
また、ワイヤボンディング工法でパッケージ基板２０１と半導体チップ２０３の電気的接続を得る場合、上記取り付け高さが高くなる点に加えて、パッケージ基板２０１に配置できる端子数がフリップチップ構造（図１３）と比較して少なくなる。このため、同じ端子数をチップ上に設ける場合、チップサイズが拡大してしまい、部品の小型化が妨げられる。
一方、単に基板を薄型化しただけでは、半導体チップと基板との熱膨張差や液状樹脂の硬化収縮などの反り発生要因に対して、基板の剛性が充分に確保できないことがあった。このため、装置の組み立て完了後に、基板の素子搭載面の側が凸状に湾曲して、反り上がってしまいやすかった。そして、上述した従来技術を用いてもなお、組み立て後の平坦性（コプラナリティ）の規格を満足することができず、歩留まりの低下をもたらす懸念があった。
本発明者は、以上の知見に基づき、半導体装置のチップ搭載基板の反りを抑制すべく鋭意検討を行った。その結果、半導体チップが搭載される配線基板の素子搭載面の実質全面に樹脂を設けるとともに、半導体チップの裏面については、当該樹脂で覆わない構成とすることにより、装置全体を薄型化しつつ、配線基板の反りを顕著に減少させることができることを見出した。
本発明によれば、
第１配線基板と、
前記第１配線基板の素子搭載面にフリップ接続された第１半導体素子と、
前記第１半導体素子の搭載領域を含む前記第１配線基板の前記素子搭載面の実質的に全面を被覆する樹脂層と、
を含み、
前記第１半導体素子の前記第１配線基板との対向面の裏面が、前記樹脂層に被覆されていない、半導体装置が提供される。
本発明においては、第１配線基板の素子搭載面の実質的に全面が樹脂層によって被覆されている。こうすることにより、素子搭載面の実質全面に収縮応力を発生させることができる。従来の半導体装置の組み立て工程においては、半導体チップと配線基板との熱膨張係数差によって発生する基板収縮応力、または半導体チップとアンダーフィル樹脂との熱膨張係数差によって発生する収縮応力によって、基板搭載面を上として凸状に反りが生じるのに対し、本発明では、上述した収縮応力によって、第１配線基板に、素子搭載面を上として凹状の反りを生じさせることができる。これにより、凸状の反りが相殺されて、平坦性を改善することができる。
よって、本発明によれば、配線基板の厚さが薄い場合にも、樹脂基板に生じる反りを確実に低減させることができるため、製造歩留まりの低下を抑制できる。また、本発明の半導体装置をたとえば積層パッケージに用いる際にも、積層工程における歩留まりを改善することができる。
ここで、樹脂層が素子搭載面の実質的に全面を被覆するとは、樹脂層が素子搭載面の端部まで達していることをいい、素子搭載面に電極や素子等が接合されている場合、これらの接合部分を除く素子搭載面の全体を樹脂層が被覆していてもよい。
また、第１半導体素子は、トランジスタ等の所定の素子を有する半導体チップであってもよいし、半導体チップに外部端子取り出しのための配線部材等を加えたもの、たとえば、インターポーザ等を介したものであってもよい。
インターポーザ等を介したものの場合、第１半導体素子は、バンプ電極からインターポーザ基板を介して第１配線基板に接続される構成であってもよい。この場合、インターポーザ基板の厚さは薄いことが好ましい。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、半導体装置の薄型化を実現し、さらにその製造歩留まりの低下を抑制することができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。また、図２は、図１に示した半導体装置１００の構成を示す平面図である。なお、図２では、バンプ電極１０９および外部接続電極１１１を不図示とした。
図１および図２に示した半導体装置１００は、第１配線基板（パッケージ基板１０１）、パッケージ基板１０１の素子（チップ）搭載面にフリップ接続された第１半導体素子（第１半導体チップ１０３）、および第１半導体チップ１０３の搭載領域を含むパッケージ基板１０１のチップ搭載面の実質的に全面を被覆する樹脂層（アンダーフィル樹脂１０５、外周層１０７）を含む。
パッケージ基板１０１は、所定の配線構造や電極が設けられた配線基板である。
パッケージ基板１０１の材料は、具体的には有機樹脂等の樹脂であり、絶縁性を有する樹脂材料から構成されているので、こういった観点からいえば、パッケージ基板１０１は、所定の配線構造や電極を有する絶縁基板であるとも言える。
また、パッケージ基板１０１が有機樹脂基板であるとき、有機樹脂基板は、たとえば、コア（不図示）の両面において、基板内部から外部に向かって、ビルトアップ（不図示）およびソルダーレジスト（不図示）がこの順に積層された構成である。パッケージ基板１０１は、さらに具体的には、ソルダーレジスト、ビルトアップ、コア、ビルトアップ、ソルダーレジストの順に下から積層されたものである。
コアの樹脂成分として、たとえばＢＴレジンやエポキシ樹脂等を用いる。また、コアの基材はたとえばガラスとする。また、ビルトアップは、たとえば、めっきやエッチングにより形成した配線層とエポキシ樹脂とフィラー等とを含む構成とする。コアの各面に積層するビルトアップの層数は、半導体装置１００の設計に応じて適宜決定することができる。また、ソルダーレジストとしては、たとえば感光性樹脂を用いることができる。感光性樹脂として、さらに具体的には、感光性エポキシ樹脂を用いる。
また、パッケージ基板１０１は、コアを有しないコアレス基板であってもよい。さらに、パッケージ基板１０１が、テープ基板等の可とう性を有する基板であってもよい。こうした基板を用いることにより、パッケージ基板１０１をさらに確実に薄型化することができる。
パッケージ基板１０１の厚さは、パッケージ全体を薄型化する観点では、好ましくは５６０μｍ（０．５６ｍｍ）以下、さらに好ましくは３００μｍ以下である。また、パッケージ基板１０１の厚さの下限に特に制限はないが、パッケージ基板１０１の強度をさらに確実に得る観点では、たとえば５０μｍ以上とする。
第１半導体チップ１０３は、パッケージ基板１０１のチップ搭載面に、バンプ電極１０９によりフリップ接続されている。第１半導体チップ１０３は、シリコン基板等の半導体基板と、その素子搭載面に設けられたトランジスタ等の所定の半導体素子とを有する。
第１半導体チップ１０３のパッケージ基板１０１との対向面は、バンプ電極１０９の形成領域を除いて、アンダーフィル樹脂１０５に被覆されている。また、第１半導体チップ１０３のパッケージ基板１０１との対向面の裏面は、アンダーフィル樹脂１０５および外周層１０７に被覆されていない。
第１半導体チップ１０３の厚さに特に制限はないが、たとえば２００μｍ以下とする。
本実施形態および以下の実施形態では、パッケージ基板１０１のチップ搭載面を被覆する樹脂層が、第１半導体チップ１０３の搭載領域に設けられた第１樹脂（アンダーフィル樹脂１０５）およびアンダーフィル樹脂１０５の周囲に設けられた第２樹脂（外周層１０７）からなる場合を例に説明する。ただし、樹脂層は、チップ搭載面の実質的に全面において、同一材料により構成されていてもよい。
アンダーフィル樹脂１０５は、パッケージ基板１０１のチップ搭載面と第１半導体チップ１０３の素子形成面との間の領域に充填されている。なお、本実施形態および以降の実施形態においては、アンダーフィル樹脂１０５が、パッケージ基板１０１と第１半導体チップ１０３との間の領域から第１半導体チップ１０３の側面の一部にわたって設けられている構造を例示する。
アンダーフィル樹脂１０５の材料は、たとえばエポキシ樹脂とする。また、組み立て工程で発生する反りをさらに低減させる観点で、アンダーフィル樹脂１０５の材料の２５℃からガラス転移温度までの温度帯における線膨張係数が、パッケージ基板１０１の線膨張係数よりも大きいことが好ましい。
また、アンダーフィル樹脂１０５の材料特性として、より具体的には、たとえばガラス転移点温度は７０℃以上である。また、アンダーフィル樹脂１０５の２５℃以上ガラス転移点温度以下での熱膨張係数は、たとえば２５ｐｐｍ／℃以上３５ｐｐｍ／℃以下が望ましい。
外周層１０７は、パッケージ基板１０１のチップ搭載面にアンダーフィル樹脂１０５と連続して設けられた樹脂層である。パッケージ基板１０１のチップ搭載面全面が外周層１０７またはアンダーフィル樹脂１０５によって被覆されている。アンダーフィル樹脂１０５および外周層１０７は、チップ搭載面の実質全面において、パッケージ基板１０１に接して設けられている。
外周層１０７は、パッケージ基板１０１のチップ搭載領域の側方から側面１３３の上部にわたって設けられている。外周層１０７は、第１半導体チップ１０３の側面にせり上がっており、第１半導体チップ１０３の側面の少なくとも一部を被覆している。第１半導体チップ１０３の側面における外周層１０７の厚さはｈ２である。
また、半導体装置１００の側面１３３に、パッケージ基板１０１の側面、つまりパッケージ基板１０１の外部接続電極１１１が接続される側の面と、第１半導体チップ１０３が搭載される側の面とを上下の面とする面が露出している。
なお、パッケージ基板１０１の平面形状が正方形や矩形である場合、この面はいうまでもないが４面ある。さらに、半導体装置１００の側面１３３には、所定の厚さの外周層１０７の端面が露出している。
また、側面１３３における外周層１０７の端面部分での厚さｈ１は、パッケージ基板１０１の端部を含む全面に確実に応力を発生させる程度の厚さであればよいが、たとえば、１０μｍ以上とする。また、半導体装置１００の側面１３３は、製造工程でダイシング等により形成される切断面である。このため、側面１３３はほぼ平坦面であり、パッケージ基板１０１の側面と外周層１０７の側面とが同一面内に位置する。
なお、本段落の冒頭で、パッケージ基板１０１の側面という言い方をしたが、側面という言い方ではなく、切断面という意味を強調すればパッケージ基板１０１の端面ということもできる。
本実施形態および以下の実施形態においては、アンダーフィル樹脂１０５および外周層１０７からなる樹脂層の厚さが、半導体装置１００の側面よりも半導体装置１００の内部において大きい。具体的には、樹脂層、ここでは外周層１０７の厚さについて、ｈ２＞ｈ１を満たす。また、外周層１０７の厚さは、パッケージ基板１０１の端部から第１半導体チップ１０３の側面までの領域において、パッケージ基板１０１の端部において最も薄く、半導体装置１００の側面から内部に向かって連続的に増加しており、第１半導体チップ１０３の側面との接触面において最も厚くなっている。
また、ｈ２は、パッケージ基板１０１のチップ搭載面から第１半導体チップ１０３の上面（素子搭載面の裏面）までの高さ未満である。こうすれば、外周層１０７を設けることによる装置高さの増加をさらに確実に防ぐことができる。
外周層１０７の材料は、アンダーフィル樹脂１０５の材料と同じであってもよいし、異なる材料であってもよい。また、アンダーフィル樹脂１０５と外周層１０７とが同一材料により構成されている場合、アンダーフィル樹脂１０５と外周層１０７とが連続一体に形成されていてもよい。ここで、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。
また、半導体装置１００の組み立て工程で発生する反りをさらに低減させる観点で、外周層１０７の材料の２５℃からガラス転移温度までの温度帯における線膨張係数が、パッケージ基板１０１の線膨張係数よりも大きいことが好ましい。
外部接続電極１１１は、パッケージ基板１０１のチップ搭載面の裏面に接合されている。パッケージ基板１０１は、外部接続電極１１１を介してマザーボード等の実装基板に接続される。
バンプ電極１０９および外部接続電極１１１は、いずれも、バンプ電極である。これらのバンプ電極は、金属等の導電材料により構成される。バンプ電極の材料は、具体的には、鉛フリーはんだとすることができる。また、バンプ電極の材料を、鉛フリーはんだよりも高い融点を有する高温はんだや、Ａｕ、Ｃｕ、Ｎｉなどの金属バンプとしてもよい。また、たとえば複数のバンプ電極１０９として、半田バンプとＡｕバンプの両方を用いてもよい。
次に、半導体装置１００の製造方法を説明する。
まず、第１半導体チップ１０３の搭載領域を複数有する多連基板（不図示）および第１半導体チップ１０３を準備する。多連基板の各チップ搭載領域に、複数のバンプ電極１０９により第１半導体チップ１０３をフリップ接続する。これにより、パッケージ基板１０１と第１半導体チップ１０３とが、第１半導体チップ１０３の回路面を基板側に向けた状態で、バンプ電極１０９を用いて電気的に接続される。
次に、第１半導体チップ１０３と多連基板との間隙に、たとえば毛細管現象を利用してアンダーフィル樹脂１０５を充填し、間隙をアンダーフィル樹脂１０５で封止する。なお、アンダーフィル樹脂１０５は、チップ搭載前に、予め多連基板のチップ搭載面の所定の領域（各チップ搭載領域）に供給されていてもよい。そして、アンダーフィル樹脂１０５を加熱により硬化させる。これにより、図３に示す中間構造体が得られる。
図３の中間構造体においては、第１半導体チップ１０３と多連基板の熱膨張差によって生じる多連基板の引っ張り応力、または第１半導体チップ１０３とアンダーフィル樹脂１０５の熱膨張差のために生じるアンダーフィル樹脂１０５の引っ張り応力によって、多連基板のチップ搭載面側が凸状となる反りを示す。
つづいて、多連基板のチップ搭載面のチップ搭載領域以外の領域全体に、外周層１０７を構成する樹脂を供給する。このとき、たとえば、液状の樹脂を滴下し、樹脂の供給量と表面張力とを調整することにより、外周層１０７の高さが前述したｈ２＞ｈ１の関係を保つように制御する。そして、加熱により外周層１０７を硬化させる。外周層１０７は、硬化収縮による引っ張り応力を発生し、パッケージ全体をチップ搭載面を上にして凹状に反らせる機能を有する。
なお、アンダーフィル樹脂１０５と外周層１０７とを同一材料とする場合、樹脂の供給を１回で行い、アンダーフィルの形成とともに外周層１０７を形成してもよい。
そして、多連基板をダイシング線に沿って切断して個片化し、パッケージ基板１０１とする。このとき、半導体装置１００の側面つまり切断面に、所定の厚さの外周層１０７が露出する。そして、パッケージ基板１０１のチップ搭載面の裏面に、実装基板と接続するための複数の外部接続電極１１１として、たとえば半田ボール等を形成する。
なお、ここでは、多連基板を個片化した後、半導体ボールを形成する場合を例に説明したが、半田ボール等を一括して形成し、その後切断して個片化することもできる。
以上の手順により、図１および図２に示した半導体装置１００が得られる。
なお、以上においては、多連基板を用いる例を示したが、予め個片化されたパッケージ基板１０１を用いてもよい。このとき、パッケージ基板１０１のチップ搭載面に外周層１０７を形成した後、裏面に複数の外部接続電極１１１を接合してもよい。
次に、本実施形態の作用効果を説明する。
本実施形態においては、パッケージ基板１０１のチップ搭載面のうち、バンプ電極１０９の接合領域を除く実質的に全面に、アンダーフィル樹脂１０５または外周層１０７からなる樹脂層が設けられている。このような樹脂層を設けることにより、第１半導体チップ１０３を上にしたときに、樹脂の収縮力によってパッケージ基板１０１を凹状に反らせることができる。これにより、通常チップ搭載面を上にして凸状に反るパッケージのコプラナリティが改善される。つまり、本実施形態では、アンダーフィル樹脂１０５および外周層１０７によってパッケージ基板１０１に生じる反りと逆向きの収縮応力をパッケージ基板１０１全面で生じさせることができる。このため、パッケージ基板１０１に生じる反りを相殺し、低減することができる。よって、パッケージ基板１０１の平坦性を向上させることができる。よって、パッケージ積層工程の積層歩留まり改善が可能となる。
また、本実施形態において、配線基板の素子搭載面全面にアンダーフィル樹脂１０５または外周層１０７を設けることにより、局所的にバイメタル効果が生じることによる応力集中およびそれに伴うクラックを抑制することができる。
また、半導体装置１００の側面に所定の厚さの外周層１０７が存在するため、パッケージ基板１０１の面内方向に、パッケージ基板１０１を凹状に反らせる方向に応力をさらに確実に生じさせることができる。
また、外周層１０７の高さについて、ｈ２＞ｈ１とすることで、パッケージ基板１０１を凹状に反らせる力がパッケージ端に近づくに従い小さくなる構成とすることができる。これによって、パッケージ端部またはその近傍に応力が集中することによる外周層１０７とパッケージ基板１０１の剥離を防ぐことができる。よって、半導体装置１００の信頼性を向上させることができる。
また、外周層１０７によるパッケージの剛性は、チップ端からパッケージ端に近づくに従い低くなるため、熱膨張差による基板法線方向のｚ変位の差分を吸収するだけの柔軟な構造を持つことが可能となる。
よって、以上のことから、また、本実施形態によれば、パッケージオンパッケージ向けの高信頼性フリップチップＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造が得られる。
また、半導体装置１００においては、第１半導体チップ１０３の素子搭載面の裏面が樹脂に覆われていないため、装置全体の高さを低くすることができる。
また、本実施形態では、第１半導体チップ１０３をパッケージ基板１０１にフリップ接続することにより、非特許文献２等のワイヤボンディングを用いた構造に比べて、Ｉ／Ｏ数の増大に対するチップサイズの増大を抑制することができる。
このように、本実施形態においては、パッケージ基板１０１の厚さを厚くせずにパッケージ基板１０１の平坦性を高めることができるため、基板の薄型化と部品の低背化の両立が実現される。よって、携帯電話等のパッケージ全体の薄型化、小型化が求められる分野にも好適に用いることができる。
なお、図１２に示すように、第１半導体チップ１０３をパッケージ基板１０１に搭載する際に、インターポーザなど、特にシリコン基板等からなるシリコンインターポーザ１３７を介してフリップ接続してもよい。すなわち、パッケージ基板１０１の上にバンプ電極１０９を介してシリコンインターポーザ１３７を搭載し、その上に別のバンプ電極１３９等を介して第１半導体チップ１０３を搭載するものである。こういった観点からいうと、半導体チップのみならず、半導体パッケージとして構成してもよいと言える。
ここで、半導体チップとは、トランジスタ、抵抗、コンデンサ、ダイオード等が半導体基板上で導体材料による配線を介して回路として形成されたものをいい、半導体パッケージとは、半導体チップに外部端子取り出しのための配線部材等を加えたもの、たとえば、インターポーザや、配線基板、リードフレーム等を加えたものをいい、モールド外装など外装の有無は問わないものをいう。これは、本明細書全体に対して共通的に適用するものである。
なお、半導体チップ、および、上記の説明にいう半導体パッケージとも、共に半導体素子を備えるものであるので、これらを共通的に言う場合、本明細書では、半導体素子ということにする。従って、本実施形態では、半導体素子が第１配線基板の素子搭載面にフリップ接続されているとも言える。
なお、図１２に戻って追加的な説明を行うと、シリコンインターポーザ１３７は、内部を貫通する電極や内部配線層などを有し、接続端子の再配置などのために用いられる。
また、この際、アンダーフィル樹脂１０５は、図１２に示すようにシリコンインターポーザ１３７とバンプ電極１０９などとの間に充填される。
図１２において、パッケージ基板１０１とシリコンインターポーザ１３７との間に充填されるアンダーフィル樹脂１０５と、第１半導体チップ１０３とシリコンインターポーザ１３７との間に充填されるアンダーフィル樹脂１４１とは、同じ材料であってもよいし、異なる材料であってもよい。また、アンダーフィル樹脂１４１は、アンダーフィル樹脂１０５と同様に、外周層１０７と同じ材料であってもよいし異なる材料であってもよい。
また、図１２では、シリコンインターポーザ１３７が外周層１０７中に埋設された構成を例示した。こうすれば、半導体装置の製造安定性をさらに向上させることができる。ただし、シリコンインターポーザ１３７のチップ搭載面の上部には、外周層１０７の有無に特に制限はなく、少なくともパッケージ基板１０１の素子搭載面全面が樹脂に被覆され、半導体チップ１０３の裏面が外周層１０７から露出していればよい。
また、図１２に示したように、バンプ電極１３９は、たとえばバンプ電極１０９よりも小型で密度高く配置される。
今後半導体チップの微細化が益々進んできた場合に、バンプ電極１０９などのバンプ電極と第１半導体チップ１０３とを直接フリップ接続しようとした場合に、寸法上の不整合が生じ、第１半導体チップ１０３に不必要な外形寸法が要求され、コスト的にもロスが生じることも考えられるが、図１２に示したように、シリコンインターポーザ１３７を介して接続することにより、パッケージ基板１０１との接続面は、低密度に配置されたバンプ電極１０９に接続させ、半導体チップ１０３との接続面は、高密度に配置されたバンプ電極１３９に接続させることにより、寸法上の不整合を解消し、こういった問題にも対応できる。
さらに適切な厚さ、たとえば、特に制約はないが、一例としては５０μｍ程度〜２００μｍ程度の厚さのインターポーザ基板と５０μｍ〜２００μｍ程度の厚さの半導体チップを使用することで、前述の課題にも対応することが可能である。
以下の実施形態においては、第１の実施形態と異なる点を中心に説明する。
（第２の実施形態）
図４は、本実施形態の半導体装置の構成を示す断面図である。また、図５は、図４に示した半導体装置１１０の構成を示す平面図である。なお、図５では、バンプ電極１０９および外部接続電極１１１を不図示とした。
図４および図５に示した半導体装置１１０の基本構成は図１に示した半導体装置１００と同様であるが、外周層１０７中に、パッケージ接続用の複数のバンプ電極（基板接続電極１１３）が埋設されている点が異なる。
また、第２の実施形態及びそれ以降の実施形態の場合も、第１の実施形態と同様に、第１半導体チップ１０３は、インターポーザ等を介してパッケージ基板に搭載されていてもよいのはいうまでもないが、説明上、煩雑になるので、以下の実施形態においては、インターポーザ等のない場合で示している。
基板接続電極１１３は、その一部が外周層１０７中に埋設された状態でパッケージ基板１０１のチップ搭載面に接合されている。基板接続電極１１３は、パッケージ基板１０１に設けられた電極（不図示）に接続される。
基板接続電極１１３上には、後述するように、たとえば半導体チップを一つ以上含む半導体装置、電子部品、または有機基板等の絶縁基板もしくは配線基板が搭載される。なお、搭載される半導体装置や電子部品の数は複数個であってもよい。
複数の基板接続電極１１３は、パッケージ基板１０１のチップ搭載面において、第１半導体チップ１０３の搭載領域の周囲に、チップ搭載領域の外周を取り囲むように設けられている。基板接続電極１１３の平面配置に特に制限はないが、たとえば後述する図６に示すように、正方格子状とする。
基板接続電極１１３は、図７を参照して後述するように、第１半導体チップ１０３よりも上部に積層されるパッケージとの電気的接続を得るための電極である。このため、パッケージ基板１０１のチップ搭載面からの基板接続電極１１３の高さは、チップ搭載領域の高さよりも高い。つまり、基板接続電極１１３の高さは、パッケージ基板１０１のチップ搭載面から第１半導体チップ１０３の素子形成面の裏面（上面）までの高さよりも高い。
なお、基板接続電極１１３の材料としては、第１の実施形態においてバンプ電極１０９または外部接続電極１１１の材料として前述したものを用いることができる。
また、第１半導体チップの機能について特に制約はないが、たとえば、ＣＰＵ（Central Processing Unit）や論理回路などからなり、主として携帯端末の機能や命令を司る機能部分、いわゆるロジック部分を主体とする半導体チップで構成してもよい。この場合、基板接続電極１１３を介して接続される半導体チップや、半導体パッケージはたとえばメモリなどの機能を有するものを接続することもできる。
次に、半導体装置１１０の製造方法を説明する。半導体装置１１０は、半導体装置１００の製造方法に準じて製造することができる。
図６は、図４および図５に示した半導体装置１１０の製造方法を説明する平面図である。
図６に示したように、まず、多連基板１３１の所定の領域に、複数の第１半導体チップ１０３をフリップ接続する。そして、第１半導体チップ１０３と多連基板１３１との間隙にアンダーフィル樹脂１０５（図６では不図示）を充填する。
つづいて、多連基板１３１のチップ搭載面に、各パッケージ基板１０１の外周に沿って複数の基板接続電極１１３を搭載する。たとえば基板接続電極１１３を半田バンプとした場合、リフロー処理により基板接続電極１１３を形成してもよい。
そして、多連基板１３１のチップ搭載面に、外周層１０７となる液状樹脂を滴下し、加熱硬化させて、外周層１０７を形成する。なお、本実施形態においても、ｈ２＞ｈ１の関係が成り立つように樹脂の供給量を調節する。
なお、アンダーフィル樹脂１０５と外周層１０７とを同一材料とする場合、第１半導体チップ１０３の搭載後、アンダーフィル樹脂１０５を設けずに基板接続電極１１３を形成し、その後液状樹脂を供給することにより、アンダーフィル樹脂１０５および外周層１０７を一括工程で形成してもよい。
その後、第１の実施形態と同様に、ダイシング線１２９で多連基板１３１を切断し、側面１３３を有する各パッケージ基板１０１に個片化する。また、各パッケージ基板１０１の裏面に外部接続電極１１１を形成する。
以上の手順により、図４および図５に示した半導体装置１１０が得られる。
なお、図４および図５に示した半導体装置１１０を形成した後、さらに、基板接続電極１１３の上部に半導体パッケージや半導体チップ、つまり半導体素子を積層してもよい。
図７は、このような半導体装置の構成を示す断面図である。また、図８は、図７に示した半導体装置の構成を示す平面図である。なお、図８では、パッケージ基板１０１、バンプ電極１０９および外部接続電極１１１を不図示とした。
図７においては、図４および図５に示した半導体装置１１０の基板接続電極１１３上に第２半導体素子（半導体パッケージ１１５）が設けられている。半導体パッケージ１１５は、前述のように半導体チップに外部端子取り出しのための配線部材等、たとえば、インターポーザや、配線基板、リードフレーム等を加えたものをいい、モールド外装など外装の有無は問わないものをいう。半導体パッケージ１１５は、パッケージ基板１０１のチップ搭載面に対向して設けられている。また、第１半導体チップ１０３は、パッケージ基板１０１と半導体パッケージ１１５との間に配置される。
なお図示しないが、前述したように、半導体パッケージ１１５に代えて、基板接続電極１１３上に半導体チップを設けてもよい。
本実施形態においては、パッケージ基板１０１のチップ搭載面に、上部に積層する半導体装置との接続用端子として機能する複数の基板接続電極１１３が設けられているが、パッケージ基板１０１のチップ搭載面において、基板接続電極１１３およびバンプ電極１０９の接合部を除き実質的に全面がアンダーフィル樹脂１０５または外周層１０７によって被覆されている。このため、第１の実施形態と同様の効果が得られる。
さらに、本実施形態では、パッケージ基板１０１の反りが外周層１０７の収縮応力により低減されるため、図７に示した構造体を得るパッケージ積層工程での歩留まりも改善される。また、積層前の半導体装置１１０（図４、図５）を実装基板（不図示）上に搭載した後に、パッケージ積層構造（図７）の構造を得る場合にも、パッケージ基板１０１の反り量が外周層１０７の収縮応力により低減しているため、図７に示した構造を得るための積層パッケージの実装が容易になる。
また、本実施形態においても、外周層１０７の高さについてｈ２＞ｈ１を満たす構成とすることで、パッケージ端に近づくに従い、高さ（厚さ）方向の可変量を大きくすることができる。これによって、パッケージ積層後に発生する、上パッケージと下パッケージの熱膨張差による変位量差を吸収することが可能となる。よって、基板接続電極１１３の破断までの長寿命化が可能となる。
また、外周層１０７について、ｈ２＞ｈ１を満たす構成とすることにより、基板接続電極１１３は、ｈ１＝ｈ２とし、側面１３３の高さもｈ２とする場合よりに比べて、外周層１０７から露出する体積が大きくなる。そのため、半導体パッケージ１１５を積層する際に接合に寄与する電極の体積が大きくなり，パッケージ積層工程での歩留まり改善が可能となる。
また、本実施形態では、パッケージ基板１０１上に積層される半導体パッケージ１１５の取り付け高さが、外周層１０７の供給の影響を受けない。このため、外周層１０７を設けることによる装置全体の高さの増加がなく、装置全体の小型化にさらに好適な構成となっている。
（第３の実施形態）
第２の実施形態においては、基板接続電極１１３上に半導体パッケージ１１５や半導体チップ、つまり半導体素子が搭載される構成を例示したが（図７）、基板接続電極１１３上に、別の配線基板が搭載されてもよい。本実施形態はこうした構成の例を示す。
図９は、本実施形態の半導体装置の構成を示す断面図である。
図９に示した半導体装置の基本構成は図７に示した半導体装置と同様であるが、基板接続電極１１３上に第２配線基板（インターポーザ１１７）が設けられている点が異なる。
第２配線基板として用いられているインターポーザ１１７は、パッケージ基板１０１のチップ搭載面に対向して設けられている。インターポーザ１１７は、パッケージ基板１０１とインターポーザ１１７の上部の半導体素子や電子部品等とを電気的に接続する接続基板であり、基板と、基板中に設けられた貫通電極構造（不図示）とを備える。基板は、たとえば有機樹脂等の絶縁性樹脂基板とすることもできるし、絶縁性を有するシリコン基板で構成してもよい。
なお、ここでいう第２配線基板は、基板の表面層のみに配線層や端子接続電極を有しているものであってもよい。
また、インターポーザ１１７の厚さに特に制限はないが、装置全体の薄型化の観点では、たとえば、２００μｍ以下とする。また、インターポーザ１１７の強度をさらに充分に確保する観点では、たとえば、５０μｍ以上とする。
また、図９において、インターポーザ１１７とパッケージ基板１０１とが略同一形状であって、第１半導体チップ１０３がインターポーザ１１７とパッケージ基板１０１との間に配置されている場合を例示したが、インターポーザ１１７の平面形状および大きさに特に制限はない。また、ここに例示したように、インターポーザ１１７とパッケージ基板１０１の平面形状は正方形には限られず、たとえば矩形であってもよい。
図９において、インターポーザ１１７の上面つまりパッケージ基板１０１との対向面の裏面に、第３半導体素子（第３半導体素子１２２）がフリップ接続されている。なお、本実施形態では、インターポーザ１１７の上面に一つの電子部品と二つの半導体チップとが搭載されている例を示すが、インターポーザ１１７上には、所定の数および種類の半導体チップ、半導体パッケージもしくはコンデンサやコイル、抵抗などの電子部品が搭載される。なお、特に制限はないが、電子部品１２５としてチップ状のものが用いられることが一般的である。
ここでは、インターポーザ１１７のパッケージ基板１０１との対向面の裏面、つまりインターポーザ１１７の上面に、第２半導体素子１２１および第３半導体素子１２２が複数の基板接続電極１１９を介して搭載されている。また、インターポーザ１１７の上面に、コンデンサなどの電子部品１２５が半田１２３等により接続されている。
なお、第２半導体素子１２１、第３半導体素子１２２は、いずれも、半導体チップの形状または半導体パッケージの形状など必要に応じた形態で供給される。
ここでたとえば、第２半導体素子１２１をＤＲＡＭなどのメモリで構成し、第３半導体素子１２２をフラュシュメモリなどの不揮発性メモリなどで構成してもよい。また、その間に搭載されている電子部品１２５として、たとえばチップコンデンサを用いてもよい。この場合、第１半導体チップ１０３は、たとえば携帯端末のロジック部分、ＣＰＵ部分やマイクロコンピュータ的な部分を担うものとし、インターポーザ１１７上のメモリ部分を必要に応じて変えることで、半導体装置全体としての機能の長期的な維持を図ることなども可能である。
本実施形態においても、以上の実施形態と同様にパッケージ基板１０１の反りが抑制されるため、基板接続電極１１３上に、インターポーザ１１７などの配線基板を積層し、インターポーザ１１７などの配線基板上にさらに所定の半導体チップやパッケージを搭載する場合にも、積層工程における歩留まりの低下を効果的に抑制することができる。
なお配線基板はコア層の両面に配線された両面配線基板や薄型の積層配線基板などであってもよい。また、シリコンインターポーザなどであってもよい。その材料は金属導体、有機樹脂、シリコンなどから構成することができる。
また、図９では、第２半導体素子１２１、電子部品１２５および第３半導体素子１２２が同一断面内に配置された構成を示したが、これらの平面配置をたとえば図１０のようにしてもよい。図１０は、本実施形態の半導体装置の構成を示す上面図である。図１０では、図９中のインターポーザ１１７よりも上層を示すとともに、図９中の一部の部材を不図示とした。
（第４の実施形態）
以上の実施形態においては、パッケージ基板１０１のチップ搭載面の裏面が実装基板への搭載面となっていたが、実装基板への搭載面とチップ搭載面とが同じ面であってもよい。本実施形態では、こうした構成の例を示す。
図１１は、本実施形態の半導体装置の構成を示す断面図である。
図１１においては、パッケージ基板１０１のチップ搭載面が、パッケージ基板１０１が搭載される実装基板（不図示）への対向面となっている。第１半導体チップ１０３は、パッケージ基板１０１の実装基板への搭載面に設けられて、第１半導体チップ１０３がパッケージ基板１０１と実装基板（不図示）との間に配置される。
また、パッケージ基板１０１の下面つまりチップ搭載面には、第２の実施形態（図４）と同様に、第１半導体チップ１０３、アンダーフィル樹脂１０５、外周層１０７およびバンプ電極１０９が設けられている。ただし、図４の半導体装置１１０では、外周層１０７中に、半導体パッケージ１１５等と接続するための基板接続電極１１３が設けられていたのに対し、本実施形態では、外周層１０７中に実装基板に接続される外部接続電極１３５が埋設されている。パッケージ基板１０１は、外部接続電極１３５を介してマザーボード等の実装基板（不図示）に接続される。
外部接続電極１３５の高さは、パッケージ基板１０１のチップ搭載面から第１半導体チップ１０３の素子形成面の裏面（下面）までの高さよりも高い。
また、本実施形態においては、パッケージ基板１０１の上面つまりチップ搭載面の裏面に複数の基板接続電極１２７が設けられ、基板接続電極１２７上に、第２半導体素子１２１、電子部品１２５および第３半導体素子１２２が面内に並んで搭載されている。また、電子部品１２５は、パッケージ基板１０１の搭載面の裏面に、半田１２３により接続されている。
本実施形態においても、パッケージ基板１０１の反りが抑制されるため、以上の実施形態と同様の作用効果を有する。
なお、図１１では、第２半導体素子１２１、電子部品１２５および第３半導体素子１２２が同一断面内に配置された構成を示したが、本実施形態においても、第３の実施形態と同様に、第２半導体素子１２１、電子部品１２５および第３半導体素子１２２の平面配置を図１０のようにしてもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、パッケージ基板１０１のチップ搭載面を被覆する樹脂層が、アンダーフィル樹脂１０５と外周層１０７とからなる場合を例示したが、樹脂層が同一材料により構成されていてもよい。また、外周層１０７は、一種類の樹脂から構成されてもよいし、複数の樹脂から構成されてもよい。
また、パッケージ基板１０１に設けられた電極（不図示）と第１半導体チップ１０３に設けられた電極（不図示）との接続方法に特に制限はなく、たとえば、はんだによる合金接続、ＡｕとＡｕによる金属接合、Ａｕとはんだによる合金接続、金属同士の接触による接続、導電性接着材を介して電極同士が接続する方法のいずれかによって得ることができる。
また、電極間の電気的接続方法は、たとえば加熱処理による。また、熱と荷重を併用したり、熱と荷重と超音波を併用することもできる。
また、以上の実施形態では、パッケージ基板１０１をはじめとする基板や第１半導体チップ１０３をはじめとする半導体素子の平面形状が正方形である場合を中心に示したが、これらの平面形状は正方形には限られず、たとえば長方形などの矩形、あるいは、それ以外の四角形、その他の形状であってもよい。
実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の構成を示す平面図である。 図１の半導体装置の製造方法を説明する断面図である。 実施形態における半導体装置の構成を示す断面図である。 図４の半導体装置の構成を示す平面図である。 図４の半導体装置の製造方法を説明する平面図である。 実施形態における半導体装置の構成を示す断面図である。 図７の半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す断面図である。 図９の半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す断面図である。 実施形態における半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ パッケージ基板
１０３ 第１半導体チップ
１０５ アンダーフィル樹脂
１０７ 外周層
１０９ バンプ電極
１１０ 半導体装置
１１１ 外部接続電極
１１３ 基板接続電極
１１５ 半導体パッケージ
１１７ インターポーザ
１１９ 基板接続電極
１２１ 第２半導体素子
１２２ 第３半導体素子
１２３ 半田
１２５ 電子部品
１２７ 基板接続電極
１２９ ダイシング線
１３１ 多連基板
１３３ 側面
１３５ 外部接続電極
１３７ シリコンインターポーザ
１３９ バンプ電極
１４１ アンダーフィル樹脂
２０１ パッケージ基板
２０３ 半導体チップ
２０５ アンダーフィル樹脂
２０９ バンプ電極
２１１ 外部接続電極
２１３ 基板接続電極
２１５ 半導体パッケージ
２３１ ボンディングワイヤ
２３３ 封止樹脂

Claims (11)

  1. 第１配線基板と、
    前記第１配線基板の素子搭載面にフリップ接続された第１半導体素子と、
    前記第１半導体素子の搭載領域を含む前記第１配線基板の前記素子搭載面の実質的に全面を被覆する樹脂層と、
    を含み、
    前記第１半導体素子の前記第１配線基板との対向面の裏面が、前記樹脂層に被覆されていない、半導体装置。
  2. 請求項１に記載の半導体装置において、当該半導体装置の側面に、前記第１配線基板の側面および所定の厚さの前記樹脂層が露出している、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記樹脂層の厚さが、前記半導体装置の側面よりも前記半導体装置の内部において大きい、半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記第１配線基板の材料が樹脂である、半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記第１配線基板の前記素子搭載面において前記第１半導体素子の搭載領域の周囲に設けられたバンプ電極をさらに備え、
    前記バンプ電極の一部が前記樹脂層中に埋設された、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１配線基板の前記素子搭載面に対向して設けられるとともに、前記バンプ電極上に設けられた第２半導体素子をさらに含み、
    前記第１半導体素子が、前記第１配線基板と前記第２半導体素子との間に配置された、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記第１配線基板の前記素子搭載面に対向して設けられるとともに、前記バンプ電極上に設けられた第２配線基板と、
    前記第２配線基板の前記第１配線基板との対向面の裏面にフリップ接続された第３半導体素子と、
    をさらに含み、
    前記第１半導体素子が、前記第１配線基板と前記第２配線基板との間に配置された、半導体装置。
  8. 請求項５に記載の半導体装置において、
    前記第１配線基板の前記素子搭載面が、当該半導体装置が実装される実装基板との対向面であって、
    前記バンプ電極が、前記実装基板に接続される電極である、半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記樹脂層が、
    前記第１半導体素子の搭載領域に設けられた第１樹脂と、
    前記第１樹脂の周囲に設けられた第２樹脂と、
    を含む半導体装置。
  10. 請求項１乃至８いずれかに記載の半導体装置において、前記素子搭載面の実質的に全面において前記樹脂層が同一材料により構成された、半導体装置。
  11. 請求項１乃至１０いずれかに記載の半導体装置において、前記第１配線基板の厚さが０．５６ｍｍ以下である、半導体装置。
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CNA2007101537076A CN101145545A (zh) 2006-09-14 2007-09-14 包括元件安装表面被树脂层涂覆的布线基板的半导体装置

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010047140A1 (ja) * 2008-10-20 2010-04-29 国立大学法人東京大学 集積回路装置
JP2010283044A (ja) * 2009-06-03 2010-12-16 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
JP2013183002A (ja) * 2012-03-01 2013-09-12 Ibiden Co Ltd 電子部品
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
US8928132B2 (en) 2011-02-17 2015-01-06 Samsung Electronics Co., Ltd. Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package
KR20150055894A (ko) * 2013-11-14 2015-05-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101762878B1 (ko) * 2010-02-22 2017-07-31 스태츠 칩팩 피티이. 엘티디. 정렬된 상호접속부를 구비한 반도체 패키징 시스템 및 그 제조 방법
WO2018135349A1 (ja) * 2017-01-18 2018-07-26 Tdk株式会社 電子部品搭載パッケージ
WO2020122014A1 (ja) * 2018-12-10 2020-06-18 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
CN114664779A (zh) * 2020-12-24 2022-06-24 江苏长电科技股份有限公司 具有电感器件的封装结构及其制造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
JP2009141169A (ja) * 2007-12-07 2009-06-25 Shinko Electric Ind Co Ltd 半導体装置
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US20100120199A1 (en) * 2008-11-07 2010-05-13 Bok Sim Lim Stacked package-on-package semiconductor device and methods of fabricating thereof
JP5490425B2 (ja) * 2009-02-26 2014-05-14 ラピスセミコンダクタ株式会社 半導体チップの電気特性測定方法
JP5963671B2 (ja) 2009-06-26 2016-08-03 インヴェンサス・コーポレーション ジグザクの構成でスタックされたダイに関する電気的相互接続
US20110062599A1 (en) * 2009-09-17 2011-03-17 Joon Dong Kim Integrated circuit packaging system with package stacking and method of manufacture thereof
JP5250524B2 (ja) * 2009-10-14 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) * 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
JP5271886B2 (ja) * 2009-12-08 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
JP2013120838A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及び半導体チップ
KR101923535B1 (ko) * 2012-06-28 2018-12-03 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US9589913B1 (en) * 2013-03-29 2017-03-07 Rockwell Collins, Inc. Flip chip stacking utilizing interposer
CN104347557A (zh) * 2013-07-26 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其的制造方法
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
KR102324628B1 (ko) 2015-07-24 2021-11-10 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
US9805955B1 (en) 2015-11-10 2017-10-31 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
FR3048305A1 (fr) * 2016-02-26 2017-09-01 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique a bloc d'encapsulation localement d'epaisseur reduite
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
KR102435517B1 (ko) * 2018-04-12 2022-08-22 에스케이하이닉스 주식회사 칩 스택 패키지
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US11916003B2 (en) * 2019-09-18 2024-02-27 Intel Corporation Varied ball ball-grid-array (BGA) packages
JP2021129083A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
KR20220075507A (ko) * 2020-11-30 2022-06-08 삼성전자주식회사 고 전도 층을 갖는 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5194930A (en) * 1991-09-16 1993-03-16 International Business Machines Dielectric composition and solder interconnection structure for its use
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6225704B1 (en) * 1999-02-12 2001-05-01 Shin-Etsu Chemical Co., Ltd. Flip-chip type semiconductor device
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
DE102004036909B4 (de) * 2004-07-29 2007-04-05 Infineon Technologies Ag Halbleiterbasisbauteil mit Verdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742838B2 (en) 2008-10-20 2014-06-03 The University Of Tokyo Stacked structure with a voltage boosting supply circuit
WO2010047140A1 (ja) * 2008-10-20 2010-04-29 国立大学法人東京大学 集積回路装置
JP2010283044A (ja) * 2009-06-03 2010-12-16 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
US8749046B2 (en) 2009-06-03 2014-06-10 Shinko Electric Industries Co., Ltd. Wiring substrate and method of manufacturing the same
KR101762878B1 (ko) * 2010-02-22 2017-07-31 스태츠 칩팩 피티이. 엘티디. 정렬된 상호접속부를 구비한 반도체 패키징 시스템 및 그 제조 방법
US8928132B2 (en) 2011-02-17 2015-01-06 Samsung Electronics Co., Ltd. Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package
US8710642B2 (en) 2011-03-25 2014-04-29 Fujitsu Semiconductor Limited Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus
JP2013183002A (ja) * 2012-03-01 2013-09-12 Ibiden Co Ltd 電子部品
KR20150055894A (ko) * 2013-11-14 2015-05-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102107961B1 (ko) * 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
WO2018135349A1 (ja) * 2017-01-18 2018-07-26 Tdk株式会社 電子部品搭載パッケージ
JPWO2018135349A1 (ja) * 2017-01-18 2019-11-07 Ｔｄｋ株式会社 電子部品搭載パッケージ
US10886219B2 (en) 2017-01-18 2021-01-05 Tdk Corporation Electronic component mounting package
WO2020122014A1 (ja) * 2018-12-10 2020-06-18 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
JPWO2020122014A1 (ja) * 2018-12-10 2021-09-02 凸版印刷株式会社 半導体装置用配線基板とその製造方法、及び半導体装置
JP7196936B2 (ja) 2018-12-10 2022-12-27 凸版印刷株式会社 半導体装置用配線基板の製造方法、及び半導体装置用配線基板
CN114664779A (zh) * 2020-12-24 2022-06-24 江苏长电科技股份有限公司 具有电感器件的封装结构及其制造方法

Also Published As

Publication number Publication date
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