JP2008071953A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2008071953A JP2008071953A JP2006249559A JP2006249559A JP2008071953A JP 2008071953 A JP2008071953 A JP 2008071953A JP 2006249559 A JP2006249559 A JP 2006249559A JP 2006249559 A JP2006249559 A JP 2006249559A JP 2008071953 A JP2008071953 A JP 2008071953A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- semiconductor
- package
- package substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 278
- 239000000758 substrate Substances 0.000 claims abstract description 248
- 229920005989 resin Polymers 0.000 claims abstract description 112
- 239000011347 resin Substances 0.000 claims abstract description 112
- 239000000463 material Substances 0.000 claims description 31
- 230000002093 peripheral effect Effects 0.000 abstract description 61
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000007423 decrease Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 80
- 238000000034 method Methods 0.000 description 25
- 229910000679 solder Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 230000008569 process Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 230000009477 glass transition Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008602 contraction Effects 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
- H01L2224/83862—Heat curing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83909—Post-treatment of the layer connector or bonding area
- H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01076—Osmium [Os]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】半導体装置の薄型化を実現し、さらにその製造歩留まりの低下を抑制する。
【解決手段】半導体装置100は、パッケージ基板101、パッケージ基板101のチップ搭載面にフリップ接続された第1半導体チップ103、ならびに第1半導体チップ103の搭載領域を含むパッケージ基板101のチップ搭載面の実質的に全面を被覆するアンダーフィル樹脂105および外周層107を含む。第1半導体チップ103のパッケージ基板101との対向面の裏面は、外周層107に被覆されていない。
【選択図】図1
【解決手段】半導体装置100は、パッケージ基板101、パッケージ基板101のチップ搭載面にフリップ接続された第1半導体チップ103、ならびに第1半導体チップ103の搭載領域を含むパッケージ基板101のチップ搭載面の実質的に全面を被覆するアンダーフィル樹脂105および外周層107を含む。第1半導体チップ103のパッケージ基板101との対向面の裏面は、外周層107に被覆されていない。
【選択図】図1
Description
本発明は半導体装置に関し、特に、薄型の半導体パッケージや、パッケージオンパッケージ構造、半導体パッケージと半導体チップとが積層されたパッケージオンチップ構造を構成する半導体装置に関する。
フリップチップ型の半導体装置に関する従来技術として、特許文献1〜5および非特許文献1に記載のものがある。
特許文献1には、半導体チップと配線基板との間をアンダーフィル樹脂で封止する際に、半導体素子とアンダーフィル樹脂および配線基板の膨張率差によって応力が生じて、配線基板が半導体素子側に反ることが記載されている。また、同文献では、フリップ接続用配線基板に帯状の弾性体を埋め込むことにより、反りを抑制しようとしている。
特許文献1には、半導体チップと配線基板との間をアンダーフィル樹脂で封止する際に、半導体素子とアンダーフィル樹脂および配線基板の膨張率差によって応力が生じて、配線基板が半導体素子側に反ることが記載されている。また、同文献では、フリップ接続用配線基板に帯状の弾性体を埋め込むことにより、反りを抑制しようとしている。
特許文献2および3には、有機基板と半導体チップとの間の隙間にアンダーフィル材が充填され、その側部がフィレット材で封止された構造が記載されている。さらに、特許文献2では、アンダーフィル材を特定の条件で封止することにより、チップ面にかかる応力を均一化することにより、チップの剥離及びクラックを防止することができるとされている。
図13は、特許文献2および3に記載の装置に対応する半導体装置の構成を示す断面図である。なお、図13においては、アンダーフィル材とフィレット材とを区別せずに示す。
図13に示した半導体装置においては、パッケージ基板201のチップ搭載面に半導体チップ203がバンプ電極209によりフリップ接続されている。パッケージ基板201と半導体チップ203との間の領域およびその側部には、アンダーフィル樹脂205が設けられている。なお、図13には、同文献の構成に加えて、パッケージ基板201のチップ搭載面の裏面に設けられた外部接続電極211を示した。
特許文献4には、チップデバイスとキャリアとの間の間隙に特定の組成物を充填することが記載されている。また、この構成により、過激な熱サイクルの後もクラックを発生しないとされている。
特許文献5には、半導体チップを囲む枠状の補強材が搭載用基板に接着された半導体装置が記載されている。同文献によれば、補強材により、製造工程中の熱的・機械的応力による搭載用基板の反りを低減させるとともに強度が補強される。
また、非特許文献1は、複数のチップを含むパッケージに関するものである。同文献においては、基板を厚くすることでパッケージ反りを抑制していたと考えられる。
さらに、複数のチップを含むパッケージに関する従来技術としては、他に、非特許文献2に記載のものがある。同文献では、ワイヤボンディングパッケージの積層構造が採用されている。
図14(a)および図14(b)は、非特許文献2に記載の装置に対応する半導体装置の構成を示す断面図である。
図14(a)においては、パッケージ基板201上に半導体チップ203が搭載されている。そして、半導体チップ203とパッケージ基板201とがボンディングワイヤ231により接続されている。半導体チップ203およびボンディングワイヤ231が封止樹脂233により封止されており、半導体チップ203全体が封止樹脂233中に埋設されている。また、図14(b)には、図14(a)の装置のパッケージ基板201の上部に基板接続電極213を介して半導体パッケージ215を積層した構成が示されている。
特開2006−108460号公報
特開2000−299414号公報
特開2000−260820号公報
特開平5−283455号公報
特開2004−260138号公報
「瞬間のチャンスを逃さない高速性」、[online]、[2006年7月18日検索]、インターネット<URL:http://www.canon-sales.co.jp/camera/ixyd/60/feature04.html>
「半導体パッケージ次々量産」、[online]、2006年1月18日、半導体産業新聞、[2006年7月18日検索]、インターネット<URL:http://www.semicon-news.co.jp/news/htm/sn1673-j.htm>
図14(a)においては、パッケージ基板201上に半導体チップ203が搭載されている。そして、半導体チップ203とパッケージ基板201とがボンディングワイヤ231により接続されている。半導体チップ203およびボンディングワイヤ231が封止樹脂233により封止されており、半導体チップ203全体が封止樹脂233中に埋設されている。また、図14(b)には、図14(a)の装置のパッケージ基板201の上部に基板接続電極213を介して半導体パッケージ215を積層した構成が示されている。
ここで、携帯電話をはじめとする小型の携帯型電子機器等に半導体装置を適用しようとする場合、半導体装置全体の小型化、薄型化が求められる。
ところが、上述した従来の構成では、パッケージ基板を薄型化しつつ、その反りを抑制する点で、改善の余地があった。
ところが、上述した従来の構成では、パッケージ基板を薄型化しつつ、その反りを抑制する点で、改善の余地があった。
一般のパッケージオンパーケージの構成としては、図15(c)に示すような構成がよく用いられている。図15(c)中、符号215は半導体パッケージであり、符号213は、基板接続電極である。
また、符号201はパッケージ基板、符号203は半導体チップ、符号205はアンダーフィル樹脂、符号209はバンプ電極、符号211は外部接続電極である。
また、符号201はパッケージ基板、符号203は半導体チップ、符号205はアンダーフィル樹脂、符号209はバンプ電極、符号211は外部接続電極である。
図15(c)の構成を実現する一般的な手段としては、まず、図15(b)に示すパッケージ基板201、半導体チップ203等の部分を構成し、その後図15(a)に示す半導体パッケージ部分を基板接続電極213を介して接続するというのが通常の手段であった。
この場合、たとえば、図15(b)に示した構成においては、半導体チップ203とパッケージ基板201の熱膨張差によって生じるパッケージ基板201の引っ張り応力、または半導体チップ203とアンダーフィル樹脂205の熱膨張差によって生じるアンダーフィル樹脂205の引っ張り応力によって、パッケージ基板201がチップ搭載面を上として凸に反っていた。
この場合、たとえば、図15(b)に示した構成においては、半導体チップ203とパッケージ基板201の熱膨張差によって生じるパッケージ基板201の引っ張り応力、または半導体チップ203とアンダーフィル樹脂205の熱膨張差によって生じるアンダーフィル樹脂205の引っ張り応力によって、パッケージ基板201がチップ搭載面を上として凸に反っていた。
この凸部の反りが大きいと、図15(a)に示す半導体パッケージ部分をパッケージ基板201に接続する際の障害となる。
そこで、従来は、反りを低減するために、半導体チップ203を搭載するパッケージ基板201を厚くする方法等がとられていた。こうして反りを低減させた図15(b)の構造体に対して基板接続電極213を介して半導体パッケージ215を積層することにより、図15(c)に示す構造が得られていた。なお、従来手段においても外部接続電極211は最終工程で接続する等の変形手段は種々あるがこれらの紹介は割愛する。
そこで、従来は、反りを低減するために、半導体チップ203を搭載するパッケージ基板201を厚くする方法等がとられていた。こうして反りを低減させた図15(b)の構造体に対して基板接続電極213を介して半導体パッケージ215を積層することにより、図15(c)に示す構造が得られていた。なお、従来手段においても外部接続電極211は最終工程で接続する等の変形手段は種々あるがこれらの紹介は割愛する。
ところが、反り対策としてパッケージ基板201を厚くすることは半導体装置全体の薄型化に対して不利である。パッケージ基板201の剛性と半導体チップ203の剛性によってパッケージ基板201の反り量が決まるため、パッケージ基板201の剛性に対して支配的である基板の厚さが厚くなってしまうからである。このため、基板を厚くする方法は、基板自体の薄型化が求められる分野に適用することは困難であった。また、パッケージを積層する場合、部品取り付け高さが高くなり、薄型化の妨げとなる。
また、パッケージ基板201の反り対策として、他に、金属製の支持体を設ける方法もあるが、この場合、金属支持体の設置部には半導体パッケージ215との接続用の基板接続電極213を設けることができない。このため、部品の面積が大きくなり、実装密度が低下する。従って、半導体装置全体の小型化の障害となる。また、反り抑制のための充分な剛性維持のために金属支持体の厚くすると、装置全体の厚さが増加してしまう。
また、非特許文献2に記載の技術では、図14(a)および図14(b)に示したように、半導体チップ203が封止樹脂233中に埋設されている。このため、部品取り付け高さの増加につながっていた。また、ワイヤボンディング工法で半導体チップとパッケージ基板の電気的接続を得ているため、同じ端子数を半導体チップ上に設ける場合、フリップ接続に比べてチップサイズが拡大してしまう。このため、部品の大型化につながっていた。
また、ワイヤボンディング工法でパッケージ基板201と半導体チップ203の電気的接続を得る場合、上記取り付け高さが高くなる点に加えて、パッケージ基板201に配置できる端子数がフリップチップ構造(図13)と比較して少なくなる。このため、同じ端子数をチップ上に設ける場合、チップサイズが拡大してしまい、部品の小型化が妨げられる。
一方、単に基板を薄型化しただけでは、半導体チップと基板との熱膨張差や液状樹脂の硬化収縮などの反り発生要因に対して、基板の剛性が充分に確保できないことがあった。このため、装置の組み立て完了後に、基板の素子搭載面の側が凸状に湾曲して、反り上がってしまいやすかった。そして、上述した従来技術を用いてもなお、組み立て後の平坦性(コプラナリティ)の規格を満足することができず、歩留まりの低下をもたらす懸念があった。
本発明者は、以上の知見に基づき、半導体装置のチップ搭載基板の反りを抑制すべく鋭意検討を行った。その結果、半導体チップが搭載される配線基板の素子搭載面の実質全面に樹脂を設けるとともに、半導体チップの裏面については、当該樹脂で覆わない構成とすることにより、装置全体を薄型化しつつ、配線基板の反りを顕著に減少させることができることを見出した。
本発明によれば、
第1配線基板と、
前記第1配線基板の素子搭載面にフリップ接続された第1半導体素子と、
前記第1半導体素子の搭載領域を含む前記第1配線基板の前記素子搭載面の実質的に全面を被覆する樹脂層と、
を含み、
前記第1半導体素子の前記第1配線基板との対向面の裏面が、前記樹脂層に被覆されていない、半導体装置が提供される。
第1配線基板と、
前記第1配線基板の素子搭載面にフリップ接続された第1半導体素子と、
前記第1半導体素子の搭載領域を含む前記第1配線基板の前記素子搭載面の実質的に全面を被覆する樹脂層と、
を含み、
前記第1半導体素子の前記第1配線基板との対向面の裏面が、前記樹脂層に被覆されていない、半導体装置が提供される。
本発明においては、第1配線基板の素子搭載面の実質的に全面が樹脂層によって被覆されている。こうすることにより、素子搭載面の実質全面に収縮応力を発生させることができる。従来の半導体装置の組み立て工程においては、半導体チップと配線基板との熱膨張係数差によって発生する基板収縮応力、または半導体チップとアンダーフィル樹脂との熱膨張係数差によって発生する収縮応力によって、基板搭載面を上として凸状に反りが生じるのに対し、本発明では、上述した収縮応力によって、第1配線基板に、素子搭載面を上として凹状の反りを生じさせることができる。これにより、凸状の反りが相殺されて、平坦性を改善することができる。
よって、本発明によれば、配線基板の厚さが薄い場合にも、樹脂基板に生じる反りを確実に低減させることができるため、製造歩留まりの低下を抑制できる。また、本発明の半導体装置をたとえば積層パッケージに用いる際にも、積層工程における歩留まりを改善することができる。
ここで、樹脂層が素子搭載面の実質的に全面を被覆するとは、樹脂層が素子搭載面の端部まで達していることをいい、素子搭載面に電極や素子等が接合されている場合、これらの接合部分を除く素子搭載面の全体を樹脂層が被覆していてもよい。
また、第1半導体素子は、トランジスタ等の所定の素子を有する半導体チップであってもよいし、半導体チップに外部端子取り出しのための配線部材等を加えたもの、たとえば、インターポーザ等を介したものであってもよい。
インターポーザ等を介したものの場合、第1半導体素子は、バンプ電極からインターポーザ基板を介して第1配線基板に接続される構成であってもよい。この場合、インターポーザ基板の厚さは薄いことが好ましい。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、半導体装置の薄型化を実現し、さらにその製造歩留まりの低下を抑制することができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、本実施形態の半導体装置の構成を示す断面図である。また、図2は、図1に示した半導体装置100の構成を示す平面図である。なお、図2では、バンプ電極109および外部接続電極111を不図示とした。
図1は、本実施形態の半導体装置の構成を示す断面図である。また、図2は、図1に示した半導体装置100の構成を示す平面図である。なお、図2では、バンプ電極109および外部接続電極111を不図示とした。
図1および図2に示した半導体装置100は、第1配線基板(パッケージ基板101)、パッケージ基板101の素子(チップ)搭載面にフリップ接続された第1半導体素子(第1半導体チップ103)、および第1半導体チップ103の搭載領域を含むパッケージ基板101のチップ搭載面の実質的に全面を被覆する樹脂層(アンダーフィル樹脂105、外周層107)を含む。
パッケージ基板101は、所定の配線構造や電極が設けられた配線基板である。
パッケージ基板101の材料は、具体的には有機樹脂等の樹脂であり、絶縁性を有する樹脂材料から構成されているので、こういった観点からいえば、パッケージ基板101は、所定の配線構造や電極を有する絶縁基板であるとも言える。
パッケージ基板101の材料は、具体的には有機樹脂等の樹脂であり、絶縁性を有する樹脂材料から構成されているので、こういった観点からいえば、パッケージ基板101は、所定の配線構造や電極を有する絶縁基板であるとも言える。
また、パッケージ基板101が有機樹脂基板であるとき、有機樹脂基板は、たとえば、コア(不図示)の両面において、基板内部から外部に向かって、ビルトアップ(不図示)およびソルダーレジスト(不図示)がこの順に積層された構成である。パッケージ基板101は、さらに具体的には、ソルダーレジスト、ビルトアップ、コア、ビルトアップ、ソルダーレジストの順に下から積層されたものである。
コアの樹脂成分として、たとえばBTレジンやエポキシ樹脂等を用いる。また、コアの基材はたとえばガラスとする。また、ビルトアップは、たとえば、めっきやエッチングにより形成した配線層とエポキシ樹脂とフィラー等とを含む構成とする。コアの各面に積層するビルトアップの層数は、半導体装置100の設計に応じて適宜決定することができる。また、ソルダーレジストとしては、たとえば感光性樹脂を用いることができる。感光性樹脂として、さらに具体的には、感光性エポキシ樹脂を用いる。
また、パッケージ基板101は、コアを有しないコアレス基板であってもよい。さらに、パッケージ基板101が、テープ基板等の可とう性を有する基板であってもよい。こうした基板を用いることにより、パッケージ基板101をさらに確実に薄型化することができる。
パッケージ基板101の厚さは、パッケージ全体を薄型化する観点では、好ましくは560μm(0.56mm)以下、さらに好ましくは300μm以下である。また、パッケージ基板101の厚さの下限に特に制限はないが、パッケージ基板101の強度をさらに確実に得る観点では、たとえば50μm以上とする。
第1半導体チップ103は、パッケージ基板101のチップ搭載面に、バンプ電極109によりフリップ接続されている。第1半導体チップ103は、シリコン基板等の半導体基板と、その素子搭載面に設けられたトランジスタ等の所定の半導体素子とを有する。
第1半導体チップ103のパッケージ基板101との対向面は、バンプ電極109の形成領域を除いて、アンダーフィル樹脂105に被覆されている。また、第1半導体チップ103のパッケージ基板101との対向面の裏面は、アンダーフィル樹脂105および外周層107に被覆されていない。
第1半導体チップ103の厚さに特に制限はないが、たとえば200μm以下とする。
第1半導体チップ103の厚さに特に制限はないが、たとえば200μm以下とする。
本実施形態および以下の実施形態では、パッケージ基板101のチップ搭載面を被覆する樹脂層が、第1半導体チップ103の搭載領域に設けられた第1樹脂(アンダーフィル樹脂105)およびアンダーフィル樹脂105の周囲に設けられた第2樹脂(外周層107)からなる場合を例に説明する。ただし、樹脂層は、チップ搭載面の実質的に全面において、同一材料により構成されていてもよい。
アンダーフィル樹脂105は、パッケージ基板101のチップ搭載面と第1半導体チップ103の素子形成面との間の領域に充填されている。なお、本実施形態および以降の実施形態においては、アンダーフィル樹脂105が、パッケージ基板101と第1半導体チップ103との間の領域から第1半導体チップ103の側面の一部にわたって設けられている構造を例示する。
アンダーフィル樹脂105の材料は、たとえばエポキシ樹脂とする。また、組み立て工程で発生する反りをさらに低減させる観点で、アンダーフィル樹脂105の材料の25℃からガラス転移温度までの温度帯における線膨張係数が、パッケージ基板101の線膨張係数よりも大きいことが好ましい。
また、アンダーフィル樹脂105の材料特性として、より具体的には、たとえばガラス転移点温度は70℃以上である。また、アンダーフィル樹脂105の25℃以上ガラス転移点温度以下での熱膨張係数は、たとえば25ppm/℃以上35ppm/℃以下が望ましい。
外周層107は、パッケージ基板101のチップ搭載面にアンダーフィル樹脂105と連続して設けられた樹脂層である。パッケージ基板101のチップ搭載面全面が外周層107またはアンダーフィル樹脂105によって被覆されている。アンダーフィル樹脂105および外周層107は、チップ搭載面の実質全面において、パッケージ基板101に接して設けられている。
外周層107は、パッケージ基板101のチップ搭載領域の側方から側面133の上部にわたって設けられている。外周層107は、第1半導体チップ103の側面にせり上がっており、第1半導体チップ103の側面の少なくとも一部を被覆している。第1半導体チップ103の側面における外周層107の厚さはh2である。
また、半導体装置100の側面133に、パッケージ基板101の側面、つまりパッケージ基板101の外部接続電極111が接続される側の面と、第1半導体チップ103が搭載される側の面とを上下の面とする面が露出している。
なお、パッケージ基板101の平面形状が正方形や矩形である場合、この面はいうまでもないが4面ある。さらに、半導体装置100の側面133には、所定の厚さの外周層107の端面が露出している。
また、側面133における外周層107の端面部分での厚さh1は、パッケージ基板101の端部を含む全面に確実に応力を発生させる程度の厚さであればよいが、たとえば、10μm以上とする。また、半導体装置100の側面133は、製造工程でダイシング等により形成される切断面である。このため、側面133はほぼ平坦面であり、パッケージ基板101の側面と外周層107の側面とが同一面内に位置する。
なお、本段落の冒頭で、パッケージ基板101の側面という言い方をしたが、側面という言い方ではなく、切断面という意味を強調すればパッケージ基板101の端面ということもできる。
なお、パッケージ基板101の平面形状が正方形や矩形である場合、この面はいうまでもないが4面ある。さらに、半導体装置100の側面133には、所定の厚さの外周層107の端面が露出している。
また、側面133における外周層107の端面部分での厚さh1は、パッケージ基板101の端部を含む全面に確実に応力を発生させる程度の厚さであればよいが、たとえば、10μm以上とする。また、半導体装置100の側面133は、製造工程でダイシング等により形成される切断面である。このため、側面133はほぼ平坦面であり、パッケージ基板101の側面と外周層107の側面とが同一面内に位置する。
なお、本段落の冒頭で、パッケージ基板101の側面という言い方をしたが、側面という言い方ではなく、切断面という意味を強調すればパッケージ基板101の端面ということもできる。
本実施形態および以下の実施形態においては、アンダーフィル樹脂105および外周層107からなる樹脂層の厚さが、半導体装置100の側面よりも半導体装置100の内部において大きい。具体的には、樹脂層、ここでは外周層107の厚さについて、h2>h1を満たす。また、外周層107の厚さは、パッケージ基板101の端部から第1半導体チップ103の側面までの領域において、パッケージ基板101の端部において最も薄く、半導体装置100の側面から内部に向かって連続的に増加しており、第1半導体チップ103の側面との接触面において最も厚くなっている。
また、h2は、パッケージ基板101のチップ搭載面から第1半導体チップ103の上面(素子搭載面の裏面)までの高さ未満である。こうすれば、外周層107を設けることによる装置高さの増加をさらに確実に防ぐことができる。
外周層107の材料は、アンダーフィル樹脂105の材料と同じであってもよいし、異なる材料であってもよい。また、アンダーフィル樹脂105と外周層107とが同一材料により構成されている場合、アンダーフィル樹脂105と外周層107とが連続一体に形成されていてもよい。ここで、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。
また、半導体装置100の組み立て工程で発生する反りをさらに低減させる観点で、外周層107の材料の25℃からガラス転移温度までの温度帯における線膨張係数が、パッケージ基板101の線膨張係数よりも大きいことが好ましい。
外部接続電極111は、パッケージ基板101のチップ搭載面の裏面に接合されている。パッケージ基板101は、外部接続電極111を介してマザーボード等の実装基板に接続される。
バンプ電極109および外部接続電極111は、いずれも、バンプ電極である。これらのバンプ電極は、金属等の導電材料により構成される。バンプ電極の材料は、具体的には、鉛フリーはんだとすることができる。また、バンプ電極の材料を、鉛フリーはんだよりも高い融点を有する高温はんだや、Au、Cu、Niなどの金属バンプとしてもよい。また、たとえば複数のバンプ電極109として、半田バンプとAuバンプの両方を用いてもよい。
次に、半導体装置100の製造方法を説明する。
まず、第1半導体チップ103の搭載領域を複数有する多連基板(不図示)および第1半導体チップ103を準備する。多連基板の各チップ搭載領域に、複数のバンプ電極109により第1半導体チップ103をフリップ接続する。これにより、パッケージ基板101と第1半導体チップ103とが、第1半導体チップ103の回路面を基板側に向けた状態で、バンプ電極109を用いて電気的に接続される。
まず、第1半導体チップ103の搭載領域を複数有する多連基板(不図示)および第1半導体チップ103を準備する。多連基板の各チップ搭載領域に、複数のバンプ電極109により第1半導体チップ103をフリップ接続する。これにより、パッケージ基板101と第1半導体チップ103とが、第1半導体チップ103の回路面を基板側に向けた状態で、バンプ電極109を用いて電気的に接続される。
次に、第1半導体チップ103と多連基板との間隙に、たとえば毛細管現象を利用してアンダーフィル樹脂105を充填し、間隙をアンダーフィル樹脂105で封止する。なお、アンダーフィル樹脂105は、チップ搭載前に、予め多連基板のチップ搭載面の所定の領域(各チップ搭載領域)に供給されていてもよい。そして、アンダーフィル樹脂105を加熱により硬化させる。これにより、図3に示す中間構造体が得られる。
図3の中間構造体においては、第1半導体チップ103と多連基板の熱膨張差によって生じる多連基板の引っ張り応力、または第1半導体チップ103とアンダーフィル樹脂105の熱膨張差のために生じるアンダーフィル樹脂105の引っ張り応力によって、多連基板のチップ搭載面側が凸状となる反りを示す。
つづいて、多連基板のチップ搭載面のチップ搭載領域以外の領域全体に、外周層107を構成する樹脂を供給する。このとき、たとえば、液状の樹脂を滴下し、樹脂の供給量と表面張力とを調整することにより、外周層107の高さが前述したh2>h1の関係を保つように制御する。そして、加熱により外周層107を硬化させる。外周層107は、硬化収縮による引っ張り応力を発生し、パッケージ全体をチップ搭載面を上にして凹状に反らせる機能を有する。
なお、アンダーフィル樹脂105と外周層107とを同一材料とする場合、樹脂の供給を1回で行い、アンダーフィルの形成とともに外周層107を形成してもよい。
そして、多連基板をダイシング線に沿って切断して個片化し、パッケージ基板101とする。このとき、半導体装置100の側面つまり切断面に、所定の厚さの外周層107が露出する。そして、パッケージ基板101のチップ搭載面の裏面に、実装基板と接続するための複数の外部接続電極111として、たとえば半田ボール等を形成する。
なお、ここでは、多連基板を個片化した後、半導体ボールを形成する場合を例に説明したが、半田ボール等を一括して形成し、その後切断して個片化することもできる。
なお、ここでは、多連基板を個片化した後、半導体ボールを形成する場合を例に説明したが、半田ボール等を一括して形成し、その後切断して個片化することもできる。
以上の手順により、図1および図2に示した半導体装置100が得られる。
なお、以上においては、多連基板を用いる例を示したが、予め個片化されたパッケージ基板101を用いてもよい。このとき、パッケージ基板101のチップ搭載面に外周層107を形成した後、裏面に複数の外部接続電極111を接合してもよい。
なお、以上においては、多連基板を用いる例を示したが、予め個片化されたパッケージ基板101を用いてもよい。このとき、パッケージ基板101のチップ搭載面に外周層107を形成した後、裏面に複数の外部接続電極111を接合してもよい。
次に、本実施形態の作用効果を説明する。
本実施形態においては、パッケージ基板101のチップ搭載面のうち、バンプ電極109の接合領域を除く実質的に全面に、アンダーフィル樹脂105または外周層107からなる樹脂層が設けられている。このような樹脂層を設けることにより、第1半導体チップ103を上にしたときに、樹脂の収縮力によってパッケージ基板101を凹状に反らせることができる。これにより、通常チップ搭載面を上にして凸状に反るパッケージのコプラナリティが改善される。つまり、本実施形態では、アンダーフィル樹脂105および外周層107によってパッケージ基板101に生じる反りと逆向きの収縮応力をパッケージ基板101全面で生じさせることができる。このため、パッケージ基板101に生じる反りを相殺し、低減することができる。よって、パッケージ基板101の平坦性を向上させることができる。よって、パッケージ積層工程の積層歩留まり改善が可能となる。
本実施形態においては、パッケージ基板101のチップ搭載面のうち、バンプ電極109の接合領域を除く実質的に全面に、アンダーフィル樹脂105または外周層107からなる樹脂層が設けられている。このような樹脂層を設けることにより、第1半導体チップ103を上にしたときに、樹脂の収縮力によってパッケージ基板101を凹状に反らせることができる。これにより、通常チップ搭載面を上にして凸状に反るパッケージのコプラナリティが改善される。つまり、本実施形態では、アンダーフィル樹脂105および外周層107によってパッケージ基板101に生じる反りと逆向きの収縮応力をパッケージ基板101全面で生じさせることができる。このため、パッケージ基板101に生じる反りを相殺し、低減することができる。よって、パッケージ基板101の平坦性を向上させることができる。よって、パッケージ積層工程の積層歩留まり改善が可能となる。
また、本実施形態において、配線基板の素子搭載面全面にアンダーフィル樹脂105または外周層107を設けることにより、局所的にバイメタル効果が生じることによる応力集中およびそれに伴うクラックを抑制することができる。
また、半導体装置100の側面に所定の厚さの外周層107が存在するため、パッケージ基板101の面内方向に、パッケージ基板101を凹状に反らせる方向に応力をさらに確実に生じさせることができる。
また、外周層107の高さについて、h2>h1とすることで、パッケージ基板101を凹状に反らせる力がパッケージ端に近づくに従い小さくなる構成とすることができる。これによって、パッケージ端部またはその近傍に応力が集中することによる外周層107とパッケージ基板101の剥離を防ぐことができる。よって、半導体装置100の信頼性を向上させることができる。
また、外周層107によるパッケージの剛性は、チップ端からパッケージ端に近づくに従い低くなるため、熱膨張差による基板法線方向のz変位の差分を吸収するだけの柔軟な構造を持つことが可能となる。
よって、以上のことから、また、本実施形態によれば、パッケージオンパッケージ向けの高信頼性フリップチップBGA(Ball Grid Array)構造が得られる。
また、半導体装置100においては、第1半導体チップ103の素子搭載面の裏面が樹脂に覆われていないため、装置全体の高さを低くすることができる。
また、本実施形態では、第1半導体チップ103をパッケージ基板101にフリップ接続することにより、非特許文献2等のワイヤボンディングを用いた構造に比べて、I/O数の増大に対するチップサイズの増大を抑制することができる。
このように、本実施形態においては、パッケージ基板101の厚さを厚くせずにパッケージ基板101の平坦性を高めることができるため、基板の薄型化と部品の低背化の両立が実現される。よって、携帯電話等のパッケージ全体の薄型化、小型化が求められる分野にも好適に用いることができる。
なお、図12に示すように、第1半導体チップ103をパッケージ基板101に搭載する際に、インターポーザなど、特にシリコン基板等からなるシリコンインターポーザ137を介してフリップ接続してもよい。すなわち、パッケージ基板101の上にバンプ電極109を介してシリコンインターポーザ137を搭載し、その上に別のバンプ電極139等を介して第1半導体チップ103を搭載するものである。こういった観点からいうと、半導体チップのみならず、半導体パッケージとして構成してもよいと言える。
ここで、半導体チップとは、トランジスタ、抵抗、コンデンサ、ダイオード等が半導体基板上で導体材料による配線を介して回路として形成されたものをいい、半導体パッケージとは、半導体チップに外部端子取り出しのための配線部材等を加えたもの、たとえば、インターポーザや、配線基板、リードフレーム等を加えたものをいい、モールド外装など外装の有無は問わないものをいう。これは、本明細書全体に対して共通的に適用するものである。
なお、半導体チップ、および、上記の説明にいう半導体パッケージとも、共に半導体素子を備えるものであるので、これらを共通的に言う場合、本明細書では、半導体素子ということにする。従って、本実施形態では、半導体素子が第1配線基板の素子搭載面にフリップ接続されているとも言える。
なお、図12に戻って追加的な説明を行うと、シリコンインターポーザ137は、内部を貫通する電極や内部配線層などを有し、接続端子の再配置などのために用いられる。
また、この際、アンダーフィル樹脂105は、図12に示すようにシリコンインターポーザ137とバンプ電極109などとの間に充填される。
また、この際、アンダーフィル樹脂105は、図12に示すようにシリコンインターポーザ137とバンプ電極109などとの間に充填される。
図12において、パッケージ基板101とシリコンインターポーザ137との間に充填されるアンダーフィル樹脂105と、第1半導体チップ103とシリコンインターポーザ137との間に充填されるアンダーフィル樹脂141とは、同じ材料であってもよいし、異なる材料であってもよい。また、アンダーフィル樹脂141は、アンダーフィル樹脂105と同様に、外周層107と同じ材料であってもよいし異なる材料であってもよい。
また、図12では、シリコンインターポーザ137が外周層107中に埋設された構成を例示した。こうすれば、半導体装置の製造安定性をさらに向上させることができる。ただし、シリコンインターポーザ137のチップ搭載面の上部には、外周層107の有無に特に制限はなく、少なくともパッケージ基板101の素子搭載面全面が樹脂に被覆され、半導体チップ103の裏面が外周層107から露出していればよい。
また、図12に示したように、バンプ電極139は、たとえばバンプ電極109よりも小型で密度高く配置される。
今後半導体チップの微細化が益々進んできた場合に、バンプ電極109などのバンプ電極と第1半導体チップ103とを直接フリップ接続しようとした場合に、寸法上の不整合が生じ、第1半導体チップ103に不必要な外形寸法が要求され、コスト的にもロスが生じることも考えられるが、図12に示したように、シリコンインターポーザ137を介して接続することにより、パッケージ基板101との接続面は、低密度に配置されたバンプ電極109に接続させ、半導体チップ103との接続面は、高密度に配置されたバンプ電極139に接続させることにより、寸法上の不整合を解消し、こういった問題にも対応できる。
さらに適切な厚さ、たとえば、特に制約はないが、一例としては50μm程度〜200μm程度の厚さのインターポーザ基板と50μm〜200μm程度の厚さの半導体チップを使用することで、前述の課題にも対応することが可能である。
以下の実施形態においては、第1の実施形態と異なる点を中心に説明する。
(第2の実施形態)
図4は、本実施形態の半導体装置の構成を示す断面図である。また、図5は、図4に示した半導体装置110の構成を示す平面図である。なお、図5では、バンプ電極109および外部接続電極111を不図示とした。
図4は、本実施形態の半導体装置の構成を示す断面図である。また、図5は、図4に示した半導体装置110の構成を示す平面図である。なお、図5では、バンプ電極109および外部接続電極111を不図示とした。
図4および図5に示した半導体装置110の基本構成は図1に示した半導体装置100と同様であるが、外周層107中に、パッケージ接続用の複数のバンプ電極(基板接続電極113)が埋設されている点が異なる。
また、第2の実施形態及びそれ以降の実施形態の場合も、第1の実施形態と同様に、第1半導体チップ103は、インターポーザ等を介してパッケージ基板に搭載されていてもよいのはいうまでもないが、説明上、煩雑になるので、以下の実施形態においては、インターポーザ等のない場合で示している。
基板接続電極113は、その一部が外周層107中に埋設された状態でパッケージ基板101のチップ搭載面に接合されている。基板接続電極113は、パッケージ基板101に設けられた電極(不図示)に接続される。
基板接続電極113上には、後述するように、たとえば半導体チップを一つ以上含む半導体装置、電子部品、または有機基板等の絶縁基板もしくは配線基板が搭載される。なお、搭載される半導体装置や電子部品の数は複数個であってもよい。
複数の基板接続電極113は、パッケージ基板101のチップ搭載面において、第1半導体チップ103の搭載領域の周囲に、チップ搭載領域の外周を取り囲むように設けられている。基板接続電極113の平面配置に特に制限はないが、たとえば後述する図6に示すように、正方格子状とする。
基板接続電極113は、図7を参照して後述するように、第1半導体チップ103よりも上部に積層されるパッケージとの電気的接続を得るための電極である。このため、パッケージ基板101のチップ搭載面からの基板接続電極113の高さは、チップ搭載領域の高さよりも高い。つまり、基板接続電極113の高さは、パッケージ基板101のチップ搭載面から第1半導体チップ103の素子形成面の裏面(上面)までの高さよりも高い。
なお、基板接続電極113の材料としては、第1の実施形態においてバンプ電極109または外部接続電極111の材料として前述したものを用いることができる。
また、第1半導体チップの機能について特に制約はないが、たとえば、CPU(Central Processing Unit)や論理回路などからなり、主として携帯端末の機能や命令を司る機能部分、いわゆるロジック部分を主体とする半導体チップで構成してもよい。この場合、基板接続電極113を介して接続される半導体チップや、半導体パッケージはたとえばメモリなどの機能を有するものを接続することもできる。
次に、半導体装置110の製造方法を説明する。半導体装置110は、半導体装置100の製造方法に準じて製造することができる。
図6は、図4および図5に示した半導体装置110の製造方法を説明する平面図である。
図6に示したように、まず、多連基板131の所定の領域に、複数の第1半導体チップ103をフリップ接続する。そして、第1半導体チップ103と多連基板131との間隙にアンダーフィル樹脂105(図6では不図示)を充填する。
図6に示したように、まず、多連基板131の所定の領域に、複数の第1半導体チップ103をフリップ接続する。そして、第1半導体チップ103と多連基板131との間隙にアンダーフィル樹脂105(図6では不図示)を充填する。
つづいて、多連基板131のチップ搭載面に、各パッケージ基板101の外周に沿って複数の基板接続電極113を搭載する。たとえば基板接続電極113を半田バンプとした場合、リフロー処理により基板接続電極113を形成してもよい。
そして、多連基板131のチップ搭載面に、外周層107となる液状樹脂を滴下し、加熱硬化させて、外周層107を形成する。なお、本実施形態においても、h2>h1の関係が成り立つように樹脂の供給量を調節する。
なお、アンダーフィル樹脂105と外周層107とを同一材料とする場合、第1半導体チップ103の搭載後、アンダーフィル樹脂105を設けずに基板接続電極113を形成し、その後液状樹脂を供給することにより、アンダーフィル樹脂105および外周層107を一括工程で形成してもよい。
その後、第1の実施形態と同様に、ダイシング線129で多連基板131を切断し、側面133を有する各パッケージ基板101に個片化する。また、各パッケージ基板101の裏面に外部接続電極111を形成する。
以上の手順により、図4および図5に示した半導体装置110が得られる。
以上の手順により、図4および図5に示した半導体装置110が得られる。
なお、図4および図5に示した半導体装置110を形成した後、さらに、基板接続電極113の上部に半導体パッケージや半導体チップ、つまり半導体素子を積層してもよい。
図7は、このような半導体装置の構成を示す断面図である。また、図8は、図7に示した半導体装置の構成を示す平面図である。なお、図8では、パッケージ基板101、バンプ電極109および外部接続電極111を不図示とした。
図7においては、図4および図5に示した半導体装置110の基板接続電極113上に第2半導体素子(半導体パッケージ115)が設けられている。半導体パッケージ115は、前述のように半導体チップに外部端子取り出しのための配線部材等、たとえば、インターポーザや、配線基板、リードフレーム等を加えたものをいい、モールド外装など外装の有無は問わないものをいう。半導体パッケージ115は、パッケージ基板101のチップ搭載面に対向して設けられている。また、第1半導体チップ103は、パッケージ基板101と半導体パッケージ115との間に配置される。
なお図示しないが、前述したように、半導体パッケージ115に代えて、基板接続電極113上に半導体チップを設けてもよい。
図7においては、図4および図5に示した半導体装置110の基板接続電極113上に第2半導体素子(半導体パッケージ115)が設けられている。半導体パッケージ115は、前述のように半導体チップに外部端子取り出しのための配線部材等、たとえば、インターポーザや、配線基板、リードフレーム等を加えたものをいい、モールド外装など外装の有無は問わないものをいう。半導体パッケージ115は、パッケージ基板101のチップ搭載面に対向して設けられている。また、第1半導体チップ103は、パッケージ基板101と半導体パッケージ115との間に配置される。
なお図示しないが、前述したように、半導体パッケージ115に代えて、基板接続電極113上に半導体チップを設けてもよい。
本実施形態においては、パッケージ基板101のチップ搭載面に、上部に積層する半導体装置との接続用端子として機能する複数の基板接続電極113が設けられているが、パッケージ基板101のチップ搭載面において、基板接続電極113およびバンプ電極109の接合部を除き実質的に全面がアンダーフィル樹脂105または外周層107によって被覆されている。このため、第1の実施形態と同様の効果が得られる。
さらに、本実施形態では、パッケージ基板101の反りが外周層107の収縮応力により低減されるため、図7に示した構造体を得るパッケージ積層工程での歩留まりも改善される。また、積層前の半導体装置110(図4、図5)を実装基板(不図示)上に搭載した後に、パッケージ積層構造(図7)の構造を得る場合にも、パッケージ基板101の反り量が外周層107の収縮応力により低減しているため、図7に示した構造を得るための積層パッケージの実装が容易になる。
また、本実施形態においても、外周層107の高さについてh2>h1を満たす構成とすることで、パッケージ端に近づくに従い、高さ(厚さ)方向の可変量を大きくすることができる。これによって、パッケージ積層後に発生する、上パッケージと下パッケージの熱膨張差による変位量差を吸収することが可能となる。よって、基板接続電極113の破断までの長寿命化が可能となる。
また、外周層107について、h2>h1を満たす構成とすることにより、基板接続電極113は、h1=h2とし、側面133の高さもh2とする場合よりに比べて、外周層107から露出する体積が大きくなる。そのため、半導体パッケージ115を積層する際に接合に寄与する電極の体積が大きくなり,パッケージ積層工程での歩留まり改善が可能となる。
また、本実施形態では、パッケージ基板101上に積層される半導体パッケージ115の取り付け高さが、外周層107の供給の影響を受けない。このため、外周層107を設けることによる装置全体の高さの増加がなく、装置全体の小型化にさらに好適な構成となっている。
(第3の実施形態)
第2の実施形態においては、基板接続電極113上に半導体パッケージ115や半導体チップ、つまり半導体素子が搭載される構成を例示したが(図7)、基板接続電極113上に、別の配線基板が搭載されてもよい。本実施形態はこうした構成の例を示す。
第2の実施形態においては、基板接続電極113上に半導体パッケージ115や半導体チップ、つまり半導体素子が搭載される構成を例示したが(図7)、基板接続電極113上に、別の配線基板が搭載されてもよい。本実施形態はこうした構成の例を示す。
図9は、本実施形態の半導体装置の構成を示す断面図である。
図9に示した半導体装置の基本構成は図7に示した半導体装置と同様であるが、基板接続電極113上に第2配線基板(インターポーザ117)が設けられている点が異なる。
図9に示した半導体装置の基本構成は図7に示した半導体装置と同様であるが、基板接続電極113上に第2配線基板(インターポーザ117)が設けられている点が異なる。
第2配線基板として用いられているインターポーザ117は、パッケージ基板101のチップ搭載面に対向して設けられている。インターポーザ117は、パッケージ基板101とインターポーザ117の上部の半導体素子や電子部品等とを電気的に接続する接続基板であり、基板と、基板中に設けられた貫通電極構造(不図示)とを備える。基板は、たとえば有機樹脂等の絶縁性樹脂基板とすることもできるし、絶縁性を有するシリコン基板で構成してもよい。
なお、ここでいう第2配線基板は、基板の表面層のみに配線層や端子接続電極を有しているものであってもよい。
なお、ここでいう第2配線基板は、基板の表面層のみに配線層や端子接続電極を有しているものであってもよい。
また、インターポーザ117の厚さに特に制限はないが、装置全体の薄型化の観点では、たとえば、200μm以下とする。また、インターポーザ117の強度をさらに充分に確保する観点では、たとえば、50μm以上とする。
また、図9において、インターポーザ117とパッケージ基板101とが略同一形状であって、第1半導体チップ103がインターポーザ117とパッケージ基板101との間に配置されている場合を例示したが、インターポーザ117の平面形状および大きさに特に制限はない。また、ここに例示したように、インターポーザ117とパッケージ基板101の平面形状は正方形には限られず、たとえば矩形であってもよい。
図9において、インターポーザ117の上面つまりパッケージ基板101との対向面の裏面に、第3半導体素子(第3半導体素子122)がフリップ接続されている。なお、本実施形態では、インターポーザ117の上面に一つの電子部品と二つの半導体チップとが搭載されている例を示すが、インターポーザ117上には、所定の数および種類の半導体チップ、半導体パッケージもしくはコンデンサやコイル、抵抗などの電子部品が搭載される。なお、特に制限はないが、電子部品125としてチップ状のものが用いられることが一般的である。
ここでは、インターポーザ117のパッケージ基板101との対向面の裏面、つまりインターポーザ117の上面に、第2半導体素子121および第3半導体素子122が複数の基板接続電極119を介して搭載されている。また、インターポーザ117の上面に、コンデンサなどの電子部品125が半田123等により接続されている。
なお、第2半導体素子121、第3半導体素子122は、いずれも、半導体チップの形状または半導体パッケージの形状など必要に応じた形態で供給される。
なお、第2半導体素子121、第3半導体素子122は、いずれも、半導体チップの形状または半導体パッケージの形状など必要に応じた形態で供給される。
ここでたとえば、第2半導体素子121をDRAMなどのメモリで構成し、第3半導体素子122をフラュシュメモリなどの不揮発性メモリなどで構成してもよい。また、その間に搭載されている電子部品125として、たとえばチップコンデンサを用いてもよい。この場合、第1半導体チップ103は、たとえば携帯端末のロジック部分、CPU部分やマイクロコンピュータ的な部分を担うものとし、インターポーザ117上のメモリ部分を必要に応じて変えることで、半導体装置全体としての機能の長期的な維持を図ることなども可能である。
本実施形態においても、以上の実施形態と同様にパッケージ基板101の反りが抑制されるため、基板接続電極113上に、インターポーザ117などの配線基板を積層し、インターポーザ117などの配線基板上にさらに所定の半導体チップやパッケージを搭載する場合にも、積層工程における歩留まりの低下を効果的に抑制することができる。
なお配線基板はコア層の両面に配線された両面配線基板や薄型の積層配線基板などであってもよい。また、シリコンインターポーザなどであってもよい。その材料は金属導体、有機樹脂、シリコンなどから構成することができる。
また、図9では、第2半導体素子121、電子部品125および第3半導体素子122が同一断面内に配置された構成を示したが、これらの平面配置をたとえば図10のようにしてもよい。図10は、本実施形態の半導体装置の構成を示す上面図である。図10では、図9中のインターポーザ117よりも上層を示すとともに、図9中の一部の部材を不図示とした。
(第4の実施形態)
以上の実施形態においては、パッケージ基板101のチップ搭載面の裏面が実装基板への搭載面となっていたが、実装基板への搭載面とチップ搭載面とが同じ面であってもよい。本実施形態では、こうした構成の例を示す。
以上の実施形態においては、パッケージ基板101のチップ搭載面の裏面が実装基板への搭載面となっていたが、実装基板への搭載面とチップ搭載面とが同じ面であってもよい。本実施形態では、こうした構成の例を示す。
図11は、本実施形態の半導体装置の構成を示す断面図である。
図11においては、パッケージ基板101のチップ搭載面が、パッケージ基板101が搭載される実装基板(不図示)への対向面となっている。第1半導体チップ103は、パッケージ基板101の実装基板への搭載面に設けられて、第1半導体チップ103がパッケージ基板101と実装基板(不図示)との間に配置される。
図11においては、パッケージ基板101のチップ搭載面が、パッケージ基板101が搭載される実装基板(不図示)への対向面となっている。第1半導体チップ103は、パッケージ基板101の実装基板への搭載面に設けられて、第1半導体チップ103がパッケージ基板101と実装基板(不図示)との間に配置される。
また、パッケージ基板101の下面つまりチップ搭載面には、第2の実施形態(図4)と同様に、第1半導体チップ103、アンダーフィル樹脂105、外周層107およびバンプ電極109が設けられている。ただし、図4の半導体装置110では、外周層107中に、半導体パッケージ115等と接続するための基板接続電極113が設けられていたのに対し、本実施形態では、外周層107中に実装基板に接続される外部接続電極135が埋設されている。パッケージ基板101は、外部接続電極135を介してマザーボード等の実装基板(不図示)に接続される。
外部接続電極135の高さは、パッケージ基板101のチップ搭載面から第1半導体チップ103の素子形成面の裏面(下面)までの高さよりも高い。
また、本実施形態においては、パッケージ基板101の上面つまりチップ搭載面の裏面に複数の基板接続電極127が設けられ、基板接続電極127上に、第2半導体素子121、電子部品125および第3半導体素子122が面内に並んで搭載されている。また、電子部品125は、パッケージ基板101の搭載面の裏面に、半田123により接続されている。
本実施形態においても、パッケージ基板101の反りが抑制されるため、以上の実施形態と同様の作用効果を有する。
なお、図11では、第2半導体素子121、電子部品125および第3半導体素子122が同一断面内に配置された構成を示したが、本実施形態においても、第3の実施形態と同様に、第2半導体素子121、電子部品125および第3半導体素子122の平面配置を図10のようにしてもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、以上の実施形態においては、パッケージ基板101のチップ搭載面を被覆する樹脂層が、アンダーフィル樹脂105と外周層107とからなる場合を例示したが、樹脂層が同一材料により構成されていてもよい。また、外周層107は、一種類の樹脂から構成されてもよいし、複数の樹脂から構成されてもよい。
また、パッケージ基板101に設けられた電極(不図示)と第1半導体チップ103に設けられた電極(不図示)との接続方法に特に制限はなく、たとえば、はんだによる合金接続、AuとAuによる金属接合、Auとはんだによる合金接続、金属同士の接触による接続、導電性接着材を介して電極同士が接続する方法のいずれかによって得ることができる。
また、電極間の電気的接続方法は、たとえば加熱処理による。また、熱と荷重を併用したり、熱と荷重と超音波を併用することもできる。
また、以上の実施形態では、パッケージ基板101をはじめとする基板や第1半導体チップ103をはじめとする半導体素子の平面形状が正方形である場合を中心に示したが、これらの平面形状は正方形には限られず、たとえば長方形などの矩形、あるいは、それ以外の四角形、その他の形状であってもよい。
100 半導体装置
101 パッケージ基板
103 第1半導体チップ
105 アンダーフィル樹脂
107 外周層
109 バンプ電極
110 半導体装置
111 外部接続電極
113 基板接続電極
115 半導体パッケージ
117 インターポーザ
119 基板接続電極
121 第2半導体素子
122 第3半導体素子
123 半田
125 電子部品
127 基板接続電極
129 ダイシング線
131 多連基板
133 側面
135 外部接続電極
137 シリコンインターポーザ
139 バンプ電極
141 アンダーフィル樹脂
201 パッケージ基板
203 半導体チップ
205 アンダーフィル樹脂
209 バンプ電極
211 外部接続電極
213 基板接続電極
215 半導体パッケージ
231 ボンディングワイヤ
233 封止樹脂
101 パッケージ基板
103 第1半導体チップ
105 アンダーフィル樹脂
107 外周層
109 バンプ電極
110 半導体装置
111 外部接続電極
113 基板接続電極
115 半導体パッケージ
117 インターポーザ
119 基板接続電極
121 第2半導体素子
122 第3半導体素子
123 半田
125 電子部品
127 基板接続電極
129 ダイシング線
131 多連基板
133 側面
135 外部接続電極
137 シリコンインターポーザ
139 バンプ電極
141 アンダーフィル樹脂
201 パッケージ基板
203 半導体チップ
205 アンダーフィル樹脂
209 バンプ電極
211 外部接続電極
213 基板接続電極
215 半導体パッケージ
231 ボンディングワイヤ
233 封止樹脂
Claims (11)
- 第1配線基板と、
前記第1配線基板の素子搭載面にフリップ接続された第1半導体素子と、
前記第1半導体素子の搭載領域を含む前記第1配線基板の前記素子搭載面の実質的に全面を被覆する樹脂層と、
を含み、
前記第1半導体素子の前記第1配線基板との対向面の裏面が、前記樹脂層に被覆されていない、半導体装置。 - 請求項1に記載の半導体装置において、当該半導体装置の側面に、前記第1配線基板の側面および所定の厚さの前記樹脂層が露出している、半導体装置。
- 請求項2に記載の半導体装置において、
前記樹脂層の厚さが、前記半導体装置の側面よりも前記半導体装置の内部において大きい、半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、前記第1配線基板の材料が樹脂である、半導体装置。
- 請求項1乃至4いずれかに記載の半導体装置において、
前記第1配線基板の前記素子搭載面において前記第1半導体素子の搭載領域の周囲に設けられたバンプ電極をさらに備え、
前記バンプ電極の一部が前記樹脂層中に埋設された、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1配線基板の前記素子搭載面に対向して設けられるとともに、前記バンプ電極上に設けられた第2半導体素子をさらに含み、
前記第1半導体素子が、前記第1配線基板と前記第2半導体素子との間に配置された、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1配線基板の前記素子搭載面に対向して設けられるとともに、前記バンプ電極上に設けられた第2配線基板と、
前記第2配線基板の前記第1配線基板との対向面の裏面にフリップ接続された第3半導体素子と、
をさらに含み、
前記第1半導体素子が、前記第1配線基板と前記第2配線基板との間に配置された、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1配線基板の前記素子搭載面が、当該半導体装置が実装される実装基板との対向面であって、
前記バンプ電極が、前記実装基板に接続される電極である、半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、
前記樹脂層が、
前記第1半導体素子の搭載領域に設けられた第1樹脂と、
前記第1樹脂の周囲に設けられた第2樹脂と、
を含む半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、前記素子搭載面の実質的に全面において前記樹脂層が同一材料により構成された、半導体装置。
- 請求項1乃至10いずれかに記載の半導体装置において、前記第1配線基板の厚さが0.56mm以下である、半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249559A JP2008071953A (ja) | 2006-09-14 | 2006-09-14 | 半導体装置 |
US11/851,400 US20080251913A1 (en) | 2006-09-14 | 2007-09-07 | Semiconductor device including wiring substrate having element mounting surface coated by resin layer |
CNA2007101537076A CN101145545A (zh) | 2006-09-14 | 2007-09-14 | 包括元件安装表面被树脂层涂覆的布线基板的半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006249559A JP2008071953A (ja) | 2006-09-14 | 2006-09-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008071953A true JP2008071953A (ja) | 2008-03-27 |
Family
ID=39207947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006249559A Pending JP2008071953A (ja) | 2006-09-14 | 2006-09-14 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20080251913A1 (ja) |
JP (1) | JP2008071953A (ja) |
CN (1) | CN101145545A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010047140A1 (ja) * | 2008-10-20 | 2010-04-29 | 国立大学法人東京大学 | 集積回路装置 |
JP2010283044A (ja) * | 2009-06-03 | 2010-12-16 | Shinko Electric Ind Co Ltd | 配線基板および配線基板の製造方法 |
JP2013183002A (ja) * | 2012-03-01 | 2013-09-12 | Ibiden Co Ltd | 電子部品 |
US8710642B2 (en) | 2011-03-25 | 2014-04-29 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus |
US8928132B2 (en) | 2011-02-17 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package |
KR20150055894A (ko) * | 2013-11-14 | 2015-05-22 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR101762878B1 (ko) * | 2010-02-22 | 2017-07-31 | 스태츠 칩팩 피티이. 엘티디. | 정렬된 상호접속부를 구비한 반도체 패키징 시스템 및 그 제조 방법 |
WO2018135349A1 (ja) * | 2017-01-18 | 2018-07-26 | Tdk株式会社 | 電子部品搭載パッケージ |
WO2020122014A1 (ja) * | 2018-12-10 | 2020-06-18 | 凸版印刷株式会社 | 半導体装置用配線基板とその製造方法、及び半導体装置 |
CN114664779A (zh) * | 2020-12-24 | 2022-06-24 | 江苏长电科技股份有限公司 | 具有电感器件的封装结构及其制造方法 |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9711343B1 (en) | 2006-12-14 | 2017-07-18 | Utac Thai Limited | Molded leadframe substrate semiconductor package |
US9761435B1 (en) | 2006-12-14 | 2017-09-12 | Utac Thai Limited | Flip chip cavity package |
US8723332B2 (en) | 2007-06-11 | 2014-05-13 | Invensas Corporation | Electrically interconnected stacked die assemblies |
US8704379B2 (en) | 2007-09-10 | 2014-04-22 | Invensas Corporation | Semiconductor die mount by conformal die coating |
JP2009141169A (ja) * | 2007-12-07 | 2009-06-25 | Shinko Electric Ind Co Ltd | 半導体装置 |
KR101554761B1 (ko) | 2008-03-12 | 2015-09-21 | 인벤사스 코포레이션 | 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체 |
US7863159B2 (en) | 2008-06-19 | 2011-01-04 | Vertical Circuits, Inc. | Semiconductor die separation method |
US9153517B2 (en) | 2008-05-20 | 2015-10-06 | Invensas Corporation | Electrical connector between die pad and z-interconnect for stacked die assemblies |
US9947605B2 (en) * | 2008-09-04 | 2018-04-17 | UTAC Headquarters Pte. Ltd. | Flip chip cavity package |
US20100120199A1 (en) * | 2008-11-07 | 2010-05-13 | Bok Sim Lim | Stacked package-on-package semiconductor device and methods of fabricating thereof |
JP5490425B2 (ja) * | 2009-02-26 | 2014-05-14 | ラピスセミコンダクタ株式会社 | 半導体チップの電気特性測定方法 |
JP5963671B2 (ja) | 2009-06-26 | 2016-08-03 | インヴェンサス・コーポレーション | ジグザクの構成でスタックされたダイに関する電気的相互接続 |
US20110062599A1 (en) * | 2009-09-17 | 2011-03-17 | Joon Dong Kim | Integrated circuit packaging system with package stacking and method of manufacture thereof |
JP5250524B2 (ja) * | 2009-10-14 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
WO2011056668A2 (en) | 2009-10-27 | 2011-05-12 | Vertical Circuits, Inc. | Selective die electrical insulation additive process |
TWI544604B (zh) * | 2009-11-04 | 2016-08-01 | 英維瑟斯公司 | 具有降低應力電互連的堆疊晶粒總成 |
JP5271886B2 (ja) * | 2009-12-08 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8987896B2 (en) * | 2009-12-16 | 2015-03-24 | Intel Corporation | High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same |
KR20130007049A (ko) * | 2011-06-28 | 2013-01-18 | 삼성전자주식회사 | 쓰루 실리콘 비아를 이용한 패키지 온 패키지 |
JP2013120838A (ja) * | 2011-12-07 | 2013-06-17 | Elpida Memory Inc | 半導体装置及び半導体チップ |
KR101923535B1 (ko) * | 2012-06-28 | 2018-12-03 | 삼성전자주식회사 | 패키지 온 패키지 장치 및 이의 제조 방법 |
US9349663B2 (en) | 2012-06-29 | 2016-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package-on-package structure having polymer-based material for warpage control |
US9589913B1 (en) * | 2013-03-29 | 2017-03-07 | Rockwell Collins, Inc. | Flip chip stacking utilizing interposer |
CN104347557A (zh) * | 2013-07-26 | 2015-02-11 | 日月光半导体制造股份有限公司 | 半导体封装件及其的制造方法 |
US10319607B2 (en) * | 2014-08-22 | 2019-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure with organic interposer |
US9871019B2 (en) | 2015-07-17 | 2018-01-16 | Invensas Corporation | Flipped die stack assemblies with leadframe interconnects |
US9490195B1 (en) | 2015-07-17 | 2016-11-08 | Invensas Corporation | Wafer-level flipped die stacks with leadframes or metal foil interconnects |
US9825002B2 (en) | 2015-07-17 | 2017-11-21 | Invensas Corporation | Flipped die stack |
KR102324628B1 (ko) | 2015-07-24 | 2021-11-10 | 삼성전자주식회사 | 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템 |
US9805955B1 (en) | 2015-11-10 | 2017-10-31 | UTAC Headquarters Pte. Ltd. | Semiconductor package with multiple molding routing layers and a method of manufacturing the same |
US9508691B1 (en) | 2015-12-16 | 2016-11-29 | Invensas Corporation | Flipped die stacks with multiple rows of leadframe interconnects |
FR3048305A1 (fr) * | 2016-02-26 | 2017-09-01 | Stmicroelectronics (Grenoble 2) Sas | Dispositif electronique a bloc d'encapsulation localement d'epaisseur reduite |
US10566310B2 (en) | 2016-04-11 | 2020-02-18 | Invensas Corporation | Microelectronic packages having stacked die and wire bond interconnects |
US9595511B1 (en) | 2016-05-12 | 2017-03-14 | Invensas Corporation | Microelectronic packages and assemblies with improved flyby signaling operation |
US10276477B1 (en) | 2016-05-20 | 2019-04-30 | UTAC Headquarters Pte. Ltd. | Semiconductor package with multiple stacked leadframes and a method of manufacturing the same |
US9728524B1 (en) | 2016-06-30 | 2017-08-08 | Invensas Corporation | Enhanced density assembly having microelectronic packages mounted at substantial angle to board |
KR102435517B1 (ko) * | 2018-04-12 | 2022-08-22 | 에스케이하이닉스 주식회사 | 칩 스택 패키지 |
JP2021048195A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体装置及び半導体装置の製造方法 |
US11916003B2 (en) * | 2019-09-18 | 2024-02-27 | Intel Corporation | Varied ball ball-grid-array (BGA) packages |
JP2021129083A (ja) * | 2020-02-17 | 2021-09-02 | キオクシア株式会社 | 半導体装置およびその製造方法 |
KR20220075507A (ko) * | 2020-11-30 | 2022-06-08 | 삼성전자주식회사 | 고 전도 층을 갖는 반도체 패키지 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194930A (en) * | 1991-09-16 | 1993-03-16 | International Business Machines | Dielectric composition and solder interconnection structure for its use |
US6448665B1 (en) * | 1997-10-15 | 2002-09-10 | Kabushiki Kaisha Toshiba | Semiconductor package and manufacturing method thereof |
US6225704B1 (en) * | 1999-02-12 | 2001-05-01 | Shin-Etsu Chemical Co., Ltd. | Flip-chip type semiconductor device |
JP4390541B2 (ja) * | 2003-02-03 | 2009-12-24 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
DE102004036909B4 (de) * | 2004-07-29 | 2007-04-05 | Infineon Technologies Ag | Halbleiterbasisbauteil mit Verdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung |
-
2006
- 2006-09-14 JP JP2006249559A patent/JP2008071953A/ja active Pending
-
2007
- 2007-09-07 US US11/851,400 patent/US20080251913A1/en not_active Abandoned
- 2007-09-14 CN CNA2007101537076A patent/CN101145545A/zh active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8742838B2 (en) | 2008-10-20 | 2014-06-03 | The University Of Tokyo | Stacked structure with a voltage boosting supply circuit |
WO2010047140A1 (ja) * | 2008-10-20 | 2010-04-29 | 国立大学法人東京大学 | 集積回路装置 |
JP2010283044A (ja) * | 2009-06-03 | 2010-12-16 | Shinko Electric Ind Co Ltd | 配線基板および配線基板の製造方法 |
US8749046B2 (en) | 2009-06-03 | 2014-06-10 | Shinko Electric Industries Co., Ltd. | Wiring substrate and method of manufacturing the same |
KR101762878B1 (ko) * | 2010-02-22 | 2017-07-31 | 스태츠 칩팩 피티이. 엘티디. | 정렬된 상호접속부를 구비한 반도체 패키징 시스템 및 그 제조 방법 |
US8928132B2 (en) | 2011-02-17 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor package having through silicon via (TSV) interposer and method of manufacturing the semiconductor package |
US8710642B2 (en) | 2011-03-25 | 2014-04-29 | Fujitsu Semiconductor Limited | Semiconductor device, method of manufacturing semiconductor device, and electronic apparatus |
JP2013183002A (ja) * | 2012-03-01 | 2013-09-12 | Ibiden Co Ltd | 電子部品 |
KR20150055894A (ko) * | 2013-11-14 | 2015-05-22 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102107961B1 (ko) * | 2013-11-14 | 2020-05-28 | 삼성전자 주식회사 | 반도체 장치 및 이의 제조 방법 |
WO2018135349A1 (ja) * | 2017-01-18 | 2018-07-26 | Tdk株式会社 | 電子部品搭載パッケージ |
JPWO2018135349A1 (ja) * | 2017-01-18 | 2019-11-07 | Tdk株式会社 | 電子部品搭載パッケージ |
US10886219B2 (en) | 2017-01-18 | 2021-01-05 | Tdk Corporation | Electronic component mounting package |
WO2020122014A1 (ja) * | 2018-12-10 | 2020-06-18 | 凸版印刷株式会社 | 半導体装置用配線基板とその製造方法、及び半導体装置 |
JPWO2020122014A1 (ja) * | 2018-12-10 | 2021-09-02 | 凸版印刷株式会社 | 半導体装置用配線基板とその製造方法、及び半導体装置 |
JP7196936B2 (ja) | 2018-12-10 | 2022-12-27 | 凸版印刷株式会社 | 半導体装置用配線基板の製造方法、及び半導体装置用配線基板 |
CN114664779A (zh) * | 2020-12-24 | 2022-06-24 | 江苏长电科技股份有限公司 | 具有电感器件的封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101145545A (zh) | 2008-03-19 |
US20080251913A1 (en) | 2008-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008071953A (ja) | 半導体装置 | |
KR101131138B1 (ko) | 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지 | |
JP3685947B2 (ja) | 半導体装置及びその製造方法 | |
KR102456366B1 (ko) | 반도체 패키지 | |
US20060249852A1 (en) | Flip-chip semiconductor device | |
JP2003179099A (ja) | 半導体装置およびその製造方法 | |
JP4494240B2 (ja) | 樹脂封止型半導体装置 | |
US8735221B2 (en) | Stacked package, method of fabricating stacked package, and method of mounting stacked package fabricated by the method | |
US9041180B2 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
JP2009141169A (ja) | 半導体装置 | |
US11205644B2 (en) | Method for fabricating electronic package | |
JP2010050150A (ja) | 半導体装置及び半導体モジュール | |
KR100791576B1 (ko) | 볼 그리드 어레이 유형의 적층 패키지 | |
JP2009026861A (ja) | 半導体装置及びその製造方法 | |
US7884465B2 (en) | Semiconductor package with passive elements embedded within a semiconductor chip | |
US20050023666A1 (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic instrument | |
US8603911B2 (en) | Semiconductor device and fabrication method thereof | |
JP4654971B2 (ja) | 積層型半導体装置 | |
JP2005057271A (ja) | 同一平面上に横配置された機能部及び実装部を具備する半導体チップパッケージ及びその積層モジュール | |
JP2005150771A (ja) | 配線基板、半導体装置およびパッケージスタック半導体装置 | |
US11670574B2 (en) | Semiconductor device | |
JP2008034762A (ja) | 回路装置 | |
JP2024027289A (ja) | 半導体装置 | |
JP2005353704A (ja) | 積層型半導体装置及びその製造方法 | |
JP2011124604A (ja) | 半導体装置の製造方法 |