JP2003179099A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003179099A
JP2003179099A JP2001378779A JP2001378779A JP2003179099A JP 2003179099 A JP2003179099 A JP 2003179099A JP 2001378779 A JP2001378779 A JP 2001378779A JP 2001378779 A JP2001378779 A JP 2001378779A JP 2003179099 A JP2003179099 A JP 2003179099A
Authority
JP
Japan
Prior art keywords
chip
semiconductor device
lead
bump
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2001378779A
Other languages
English (en)
Inventor
Mitsuhiro Nakao
光博 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001378779A priority Critical patent/JP2003179099A/ja
Priority to TW091135564A priority patent/TW571414B/zh
Priority to US10/314,994 priority patent/US6897552B2/en
Priority to KR10-2002-0078770A priority patent/KR100523495B1/ko
Priority to CNB02155983XA priority patent/CN1266764C/zh
Publication of JP2003179099A publication Critical patent/JP2003179099A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】狭ピッチ化に伴う電気的接続不良や歩留まり低
下を抑制して半導体装置の品質を向上させるとともに、
コンパクト化を図る。 【解決手段】半導体チップ１の一主面上に設けた金製の
スタッドバンプ２と、チップ搭載基板３の一主面上に設
けた銅製のインナーリード４とが対向する姿勢でチップ
１および基板３を配置する。リード４はその幅がバンプ
２と同等以下に形成されており、そ表面には無電解メッ
キ法により錫製のメッキ薄膜５が形成されている。チッ
プ１および基板３の間に約１６０℃〜２００℃程度の温
度で硬化して接着性を発揮する封止樹脂６を設ける。バ
ンプ２の先端部２ａがリード４に当接し、その幅がリー
ド４の先端側端部と略同程度の幅になるまでチップ１、
基板３、樹脂６を約１８０℃で熱圧着して、薄膜５を介
したバンプ２とリード４との接続、およびチップ１と基
板３と隙間の封止を一括して行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップをマ
ウント部材にフリップチップ法により一括接続封止する
技術に係り、特に半導体チップおよびマウント部材の電
極付近の構造および接続状態の改良を図った半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】一般的なフリップチップ方式のワイヤレ
スボンディング方法によって、半導体チップを外囲器等
のマウント部材の上に電気的に接続し、かつ、接着およ
び封止する場合について簡潔に説明する。
【０００３】例えば、図５（ａ）に示すように、半導体
チップ１０１と、マウント部材となるガラスエポキシ基
板１０３とを対向配置し、チップ１０１に形成された金
（Ａｕ）スタッドバンプ１０２と基板１０３に配線され
た銅（Ｃｕ）リード１０４とを位置合わせする。リード
１０４上には、その幅と略同程度の大きさの厚肉形状の
突起物（突設物）であるＳｎ−Ａｇ（またはＳｎ）メッ
キバンプ１０５が電解メッキにより予め積層されて形成
されている。具体的には、メッキバンプ１０５の幅は約
５０μｍである。そして、チップ１０１と基板１０３と
の間に熱硬化性絶縁フィルム等の封止樹脂１０６を充填
する。この状態で、チップ１０１を基板１０３側に向け
て熱圧着することにより、図５（ｂ）に示すように、ス
タッドバンプ１０２とリード１０４とを、メッキバンプ
１０５を介して接続する。これにより、スタッドバンプ
１０２とリード１０４との電気的な接続、および封止樹
脂１０６を介した半導体チップ１０１とガラスエポキシ
基板１０３との封止を一括して行う。
【０００４】
【発明が解決しようとする課題】近年、半導体装置の製
造技術の分野においては、デバイスの微細化および高密
度化などに伴って、狭リード間隔化（狭ピッチ化）の要
請が強まっている。ところが、通常のメッキバンプ１０
５は幅が約５０μｍもあり、これが狭ピッチ化の最も大
きな阻害要因となっている。リード１０４の幅を狭くす
ると、メッキバンプ１０５を形成する際にその積層位置
がずれ易くなったり、あるいはリード１０４上から落ち
易くなったりするなどして、スタッドバンプ１０２、リ
ード１０４、およびメッキバンプ１０５の電気的な接続
不良が生じるおそれがある。ひいては、半導体装置の電
気的性能および信頼性など、半導体装置の品質に支障を
きたすおそれがある。それとともに、メッキバンプ１０
５の位置ずれなどによって歩留まりが低下し、半導体装
置の生産効率が低下するおそれもある。
【０００５】本発明は、以上説明したような課題を解決
するためになされたものであり、その目的とするところ
は、リードの幅を狭くすることに伴う電気的接続不良や
歩留まり低下を抑制することができ、良質かつコンパク
トな半導体装置を提供することにある。それとともに、
そのような半導体装置を効率良く簡単に製造できる半導
体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る半導体装置は、主面上にリードが設け
られたチップ搭載部材と、主面上にバンプが設けられ、
該バンプを前記リードに電気的に接続して前記チップ搭
載部材に搭載された半導体チップと、前記半導体チップ
と前記チップ搭載部材との間に設けられた封止部材と、
を具備してなり、前記リードの表面に薄膜形状のメッキ
部が設けられていることを特徴とするものである。
【０００７】この半導体装置においては、チップ搭載部
材に設けられているリードの表面に薄膜形状のメッキ部
が設けられているので、リード上にメッキバンプを設け
ること無くバンプとリードとは電気的に適正な状態で接
続される。これにより、メッキバンプの位置ずれなどを
考慮する必要が無くなるとともに、リードの幅を狭く形
成して、狭ピッチ化を図ることができる。
【０００８】また、前記課題を解決するために、本発明
に係る半導体装置の製造方法は、主面上にバンプが設け
られた半導体チップと、主面上に設けられたリードの表
面に薄膜形状のメッキが施されたチップ搭載部材とを対
向配置する工程と、前記半導体チップと前記チップ搭載
部材との間に封止部材を設ける工程と、前記バンプと前
記リードとを前記メッキを介して電気的に接続するとと
もに、前記封止部材により前記半導体チップと前記チッ
プ搭載部材とを、それらの間を封止して接着する一括接
続封止工程と、を含むことを特徴とするものである。
【０００９】また、前記課題を解決するために、本発明
に係る半導体装置の製造方法は、主面上にバンプが設け
られた半導体チップと、主面上に設けられたリードの表
面に薄膜形状のメッキが施されているとともに、前記主
面上に封止部材が設けられたチップ搭載部材とを対向配
置する工程と、前記バンプと前記リードとを前記メッキ
を介して電気的に接続するとともに、前記封止部材によ
り、前記半導体チップと前記チップ搭載部材とを、それ
らの間を封止しつつ接着する一括接続封止工程と、を含
むことを特徴とするものである。
【００１０】これらの半導体装置の製造方法において
は、チップ搭載部材に設けられているリードの表面に薄
膜形状のメッキが施されているので、リード上にメッキ
バンプを設けること無くバンプとリードとを電気的に適
正な状態で接続できる。これにより、メッキバンプの位
置ずれなどを考慮する必要が無くなるとともに、リード
の幅を狭く形成して、狭ピッチ化を図ることができる。
また、バンプとリードとの電気的な接続、ならびに封止
部材による半導体チップとチップ搭載部材との接着およ
び封止を一括して行うことができる。
【００１１】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【００１２】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体装置の構成および製造工程
を示す断面図である。本実施形態は、いわゆるフリップ
チップ方式のワイヤレスボンディング法に特徴を有する
ものである。
【００１３】図１（ａ）に示すように、半導体チップ１
の一主面上には、図示しない電極に電気的に接続された
バンプ（スタッドバンプ）２が設けられている。実際に
は、このスタッドバンプ２は１個の半導体チップ１につ
いて複数個設けられているが、図においては１個だけを
示す。
【００１４】本実施形態においては、スタッドバンプ２
を材質が劣化（酸化）し難い金（Ａｕ）で形成する。こ
のＡｕスタッドバンプ２は、その先端部２ａが突出した
形状に形成されている。このような形状は、図示しない
ボンディングツールを用いて所定量の金を半導体チップ
１の電極に付着させた後、金の供給を止めた状態でボン
ディングツールを半導体チップ１から遠ざけることによ
り容易に形成できる。すなわち、スタッドバンプ２の先
端部２ａは、金でできたワイヤを引き千切ったような状
態となっている。
【００１５】一方、半導体チップ１が搭載されるチップ
搭載部材（実装基板）としてのチップ搭載基板３は、例
えばガラスエポキシ樹脂などで形成されている。このチ
ップ搭載基板３の内部または表面には、図示しない各種
配線が設けられている。本実施形態のチップ搭載基板３
には、紙のように薄い薄肉形状に形成されている、いわ
ゆるＰＴＰ（Paper Thin Package）基板と称されている
基板を用いる。このチップ搭載基板３の一主面上には、
各種配線と電気的に接続された銅（Ｃｕ）製のリード
（インナーリード）４が設けられている。
【００１６】このＣｕインナーリード４は、従来技術の
ようにリード上で幅方向に大きく延ばされた厚肉形状の
突起物（突設物）であるＳｎ−Ａｇメッキバンプ１０５
を支持する必要が無い。したがって、インナーリード４
は、その断面視がチップ搭載基板３から離れるに従って
幅が狭くなる略台形状に形成される。また、インナーリ
ード４の基板側端部の幅は、スタッドバンプ２の最大幅
と略同等、もしくはそれ以下の大きさに形成される。す
なわち、従来技術で説明したＣｕリード１０４よりも、
その幅が相当に狭くコンパクトに形成されている。具体
的には、インナーリード４は、その基板側端部の幅が約
４０μｍに、また先端側端部の幅が約２０〜３０μｍに
形成されている。インナーリード４の先端側端部の幅の
寸法は、スタッドバンプ２の先端部２ａの最大幅と略同
程度の大きさである。インナーリード４を、前述した大
きさおよび形状に形成することにより、狭リード間隔化
（狭ピッチ化）を図ることができる。本発明者らが行っ
た実験によれば、従来約８４μｍであったリード間隔
（ピッチ）を、少なくともその約７割強の大きさの約６
０μｍまで狭くできることが分かった。
【００１７】インナーリード４には、スタッドバンプ２
と接続される部分およびその周囲の表面を略全面的に覆
うようにメッキが施されて、厚さが約０．６μｍの薄膜
形状のメッキ部（メッキ薄膜、メッキ層）５が形成され
ている。これにより、Ｓｎ−Ａｇメッキバンプ１０５を
用いること無く、スタッドバンプ２とインナーリード４
との接続部分およびその周囲の材質を劣化（酸化）し難
くできる。また、Ｓｎ−Ａｇメッキバンプ１０５がリー
ド１０４の上からずれ落ち、隣接するリード１０４の側
面に接触してショートなどの電気的接触不良を起こすお
それも除去できる。当然、Ｓｎ−Ａｇメッキバンプ１０
５の位置ずれなどを考慮する必要は無いので、後述する
スタッドバンプ２とインナーリード４との接続作業も簡
単かつ迅速に行うことができる。
【００１８】また、いわゆるＴＡＢ方式（Tape Automat
ed Bonding 方式）では、インナーリードの表面に設け
られるメッキ薄膜の膜厚は、通常では厚くても約０．２
μｍ程度までである。これに対し、本実施形態のインナ
ーリード４の表面に設けられるメッキ薄膜５の膜厚は約
０．６μｍと比較的厚膜に形成されており、熱や水分な
どに対する耐久性が比較的高い。したがって、メッキ薄
膜５の内側のインナーリード４は劣化し難い。
【００１９】本実施形態においては、メッキ薄膜５を錫
（Ｓｎ）を原料として無電解メッキ法により形成する。
この無電解メッキ法は、電解メッキ法と比較して、工程
に要する時間を短縮できるとともに、マスクや電極など
の特別な部材および装置などを必要としない。したがっ
て、省作業化および生産効率の向上を図ることができる
とともに、生産コストを抑制できる。
【００２０】半導体チップ１およびチップ搭載基板３
を、図１（ａ）に示すように、スタッドバンプ２とイン
ナーリード４とが対向する姿勢で配置する。この際、半
導体チップ１とチップ搭載基板３との間にその隙間を封
止するとともに、半導体チップ１とチップ搭載基板３を
接着する封止部材６を設ける（充填する）。この封止部
材６は、Ｓｎメッキ薄膜５が溶けたり、あるいはスタッ
ドバンプ２とインナーリード４とが接続された際に、そ
の接続部分で共晶を起こしたりしない程度の温度である
約１６０℃〜２００℃程度の温度で熱硬化性および接着
性を発揮する熱硬化性樹脂により形成されている。な
お、封止部材６は、半導体チップ１をチップ搭載基板３
に対向させて配置する前に、予めチップ搭載基板３上に
設けておいても構わない。
【００２１】半導体チップ１、チップ搭載基板３、およ
び封止樹脂６に熱を加えつつ、それらの厚み方向両外側
から押圧する。この熱圧着を行う際の温度は、約１６０
℃〜２００℃程度の範囲内に設定される。本発明者らが
行った実験によれば、約１８０℃で熱圧着を行った場合
が、半導体チップ１とチップ搭載基板３とを極めて迅速
に接着および封止できるとともに、その接着および封止
状態ならびにメッキ薄膜５の存在状態などを極めて良好
な状態に仕上げることが可能であることが分かった。ま
た、熱圧着に要する工程時間も極めて短くて済むので、
スタッドバンプ２やインナーリード４などをはじめとす
る電気系統への熱による負荷を大幅に低減できることが
分かった。
【００２２】一般に、いわゆるＴＡＢ法（Tape Automat
ed Bonding 法）や、あるいはバンプとリードとを共晶
させて接続する方法では、２００℃よりも高い温度が必
要とされる。そのような高温で熱圧着を行うと、本実施
形態に比べて半導体装置への熱による負荷は当然大きく
なるので、半導体装置の品質劣化を招き易くなる。ひい
ては、半導体装置の歩留まりが低下し、生産効率が落ち
る原因となる。これに対して、本実施形態の半導体装置
の製造方法では、約１８０℃という比較的低温で熱によ
る負荷を抑制して半導体装置を製造できるので、半導体
装置の歩留まりを向上させて、生産効率を向上できる。
また、この半導体装置の製造方法により製造された半導
体装置は品質劣化し難いのはもちろんである。
【００２３】図１（ｂ）に示すように、スタッドバンプ
２がインナーリード４に当接して、その先端部２ａの幅
がインナーリード４の先端側端部と略同程度の幅に変形
するまで押圧しつつ加熱する。これにより、スタッドバ
ンプ２とインナーリード４のメッキ薄膜５の表面との、
電気的に適正な接合状態を実現できる。その後、スタッ
ドバンプ２の先端部２ａが過度に変形しないように押圧
力を一定の大きさに保持した状態で、加熱し続けて封止
樹脂６を固化させる。封止樹脂６が固化したことを確認
した後、加熱および押圧を解除して、この熱圧着工程を
終了とする。これにより、スタッドバンプ２とインナー
リード４とはメッキ薄膜５を介して電気的に適正な状態
で接続されるとともに、半導体チップ１とチップ搭載基
板３とは、それらの間を封止樹脂６によって略完全に封
止された状態で接着（固着）される。
【００２４】このように、本実施形態によれば、スタッ
ドバンプ２とインナーリード４との接続と、半導体チッ
プ１とチップ搭載基板３との接着およびそれらの隙間の
封止とを適正な状態で一括して行うことができる。以下
の説明において、この工程を一括接続封止工程（フリッ
プチップ一括接続封止工程）と称することとする。
【００２５】前述した一括接続封止工程により半導体チ
ップ１をチップ搭載基板３に固着して搭載した後、パッ
ケージング工程に移る。本実施形態においては、例えば
図２に示すように、封止樹脂６に加えて、半導体チップ
１の周囲に半導体チップ１が対称中心となるように封止
樹脂７，８を設ける。封止樹脂７，８は封止樹脂６と同
じ材料によって形成されているものとする。半導体チッ
プ１を挟んでチップ搭載基板３とは反対側には、半導体
チップ１を外部からの衝撃や水分などから保護するため
の表面基板としての保護基板９を設ける。この際、保護
基板９と半導体チップ１との間に適宜、接着剤（接着樹
脂）などを設けても構わない。
【００２６】その後、前述した一括接続封止工程と同様
に、半導体チップ１、チップ搭載基板３、封止樹脂６，
７，８、および保護基板９に熱を加えつつ、それらの厚
み方向両外側から押圧してパッケージングする。この
後、図示しないグランド基板やボールレイヤー基板など
を熱圧着などにより取り付ける。これにより、１枚のチ
ップ搭載基板３上に１枚の半導体チップ１が搭載され
た、いわゆる１層構造のシングルチップパッケージの半
導体装置１０を製造できる。なお、半導体装置１０で
は、チップ搭載基板３はいわゆる外囲器（パッケージン
グ部材）としての役割も兼ねている。
【００２７】以上説明したように、フリップチップ一括
接続封止工程を含む本発明の第１実施形態に係る半導体
装置の製造方法によれば、狭ピッチ化を実現してコンパ
クト化されているとともに、電気的性能および信頼性な
どが損なわれ難く、良質かつ長寿命な半導体装置を効率
よく低コストで、かつ簡単に製造できる。また、特殊な
装置や設備あるいは材料などを用いることなく実施でき
るので、極めて汎用性に富む。したがって、半導体装置
の製造工程におけるコスト的な負担が殆ど掛からない。
【００２８】また、図２に示すように、半導体チップ１
を対称中心として、半導体チップ１の周囲にチップ搭載
基板３、保護基板９、および同じ材料からなる封止樹脂
６，７，８を対称に配置した構造からなる半導体装置１
０では、半導体装置１０の内部に特別な補強構造や補強
部品を設けたり、あるいはチップ搭載基板３を厚肉に成
形したりなどすることなく、チップ搭載基板３などの反
りや歪みになどよる複雑な変形、ひいては半導体装置１
０全体の複雑な変形を良好に抑制できる。たとえそのよ
うな変形が生じても、変形は半導体チップ１を対称中心
として発生するので、変形による応力は、半導体装置１
０の内部の特定の箇所、例えば半導体チップ１に局所的
に集中し難く、まんべんなく分散される。このような作
用および効果は、一般に応力に弱いとされる薄肉かつコ
ンパクトな１層構造のシングルチップパッケージ、すな
わちこの第１実施形態の半導体装置１０において極めて
有効である。
【００２９】このように、半導体装置１０は薄肉かつコ
ンパクトであっても、変形による応力が集中した点を起
点として部材同士が剥がれたり、あるいは変形による負
荷が半導体チップ１に集中的に掛かったりし難い。した
がって、半導体装置１０は品質が劣化し難く長寿命であ
るとともに、電気的性能を安定した状態に保持し易く信
頼性が高い。また、前述した構造からなる半導体装置１
０は、温度や湿度の変化などによるパッケージ全体の反
りや歪みに対しても強いので、その使用環境による制約
を受け難い。このように、半導体装置１０はコンパクト
で汎用性が高いので、実用性に極めて富んでいる。
【００３０】（第２の実施の形態）図３は、本発明の第
２の実施の形態に係る半導体装置の構成および製造工程
を示す断面図である。なお、図１と同一部分は同一符号
を付してその詳しい説明を省略する。
【００３１】本実施形態の半導体装置が前述した第１実
施形態と異なっている点は、半導体チップ１に設けられ
たＡｕスタッドバンプ１１の先端部１１ａの形状、およ
びスタッドバンプ１１とＣｕインナーリード４との接続
状態である。
【００３２】図３（ａ）に示すように、スタッドバンプ
１１の先端部１１ａは略平坦な形状に形成されている。
このような形状は、例えば次に述べる２通りの方法で形
成できる。一つは、半導体チップ１の電極上に第１実施
形態と同様にボンディングツールを用いてスタッドバン
プ２を形成した後、バンプの高さを揃えるためのいわゆ
るレベリングツールを用いて、スタッドバンプ２の先端
部２ａが略平坦な形状になるまで押圧するものである。
もう一つは、半導体チップ１の電極上にスタッドバンプ
２の電極側端部を形成した後、第１実施形態のようにボ
ンディングツールを半導体チップ１から離れる向きに移
動させるのではなく、金の供給を止めた状態でボンディ
ングツールを半導体チップ１の主面に沿った方向に移動
させる。これによりスタッドバンプ１１の先端部１１ａ
を略平坦な形状にならすものである。
【００３３】前述した形状からなるスタッドバンプ１１
とインナーリード４とを、第１実施形態と同様に一括接
続封止工程によりメッキ薄膜５を介して電気的に接続す
る。この第２実施形態においては、図３（ｂ）に示すよ
うに、インナーリード４の先端部がスタッドバンプ１１
の内部にその先端部１１ａ側から所定量突入（埋没）し
た状態になるまで、半導体チップ１およびチップ搭載基
板３をそれらの外側両方向から押圧する。この際、スタ
ッドバンプ１１とインナーリード４との接続部分１２
は、第１実施形態と同様に、共晶を起こすこと無く、メ
ッキ薄膜５を介して電気的に適正な状態で接続される。
【００３４】本実施形態では、スタッドバンプ１１の先
端部１１ａが略平坦な形状に形成されることにより、ス
タッドバンプ１１とインナーリード４とが電気的に適正
な状態で接触し易くなる。これにより、スタッドバンプ
１１とインナーリード４との接続作業をより簡単かつ迅
速に行うことができる。また、一括接続封止工程を行う
際のスタッドバンプ１１とインナーリード４との位置ず
れ、ひいては半導体チップ１とチップ搭載基板３との位
置ずれに対するマージンを向上できる。したがって、本
実施形態の半導体装置の製造方法によれば、コンパクト
で良質かつ長寿命な半導体装置をより効率よく低コスト
で、かつより簡単に製造できる。
【００３５】また、本実施形態においては、スタッドバ
ンプ１１の内部に突入するインナーリード４の突入量
（埋没量）を適宜、適正な量に、容易に調節することが
できる。すなわち、第１実施形態と比較して、半導体チ
ップ１とチップ搭載基板３との間隔を容易に調節するこ
とができ、半導体装置全体の厚さを薄く形成できる。以
下の説明において、半導体チップ１とチップ搭載基板３
との間隔を、チップ接続高さと称することとする。
【００３６】具体的に説明すると、従来技術の半導体装
置におけるチップ接続高さ、および図１（ｂ）中ｈ１で
示す第１実施形態の半導体装置１０のチップ接続高さ
は、約６０μｍである。これに対して、図３（ｂ）中ｈ
２で示すこの第２実施形態の半導体装置のチップ接続高
さは、本発明者らが行った実験によれば、約３０μｍま
で低くできることが分かった。これは、半導体業界にお
いて当面の目標とされているチップ接続高さである、約
４０μｍを遥かに凌ぐ結果である。この結果は、薄肉に
形成された半導体パッケージ、特にパッケージ厚さが約
０．２ｍｍ以下の薄型半導体パッケージにおいて、極め
て有効である。
【００３７】ちなみに、半導体チップ１の厚さを約６０
μｍ、チップ搭載基板３の厚さを約５０μｍとすると、
従来技術および第１実施形態では、半導体チップ１の外
側からチップ搭載基板３の外側までの厚さは約１７０μ
ｍである。これに対して、チップ接続高さｈ２を約３０
μｍに設定可能な第２実施形態では、半導体チップ１の
外側からチップ搭載基板３の外側までの厚さを約１４０
μｍに薄肉化できる。
【００３８】以上説明したように、本発明の第２実施形
態に係る半導体装置および半導体装置の製造方法によれ
ば、第１実施形態と同様に狭ピッチ化を図ることができ
るとともに、半導体装置の薄肉化を図ることができる。
したがって、半導体装置をよりコンパクトに形成でき
る。
【００３９】（第３の実施の形態）図４は、本発明の第
３実施形態に係る半導体装置の構成を示す断面図であ
る。なお、図１と同一部分は同一符号を付してその詳し
い説明を省略する。
【００４０】本実施形態の半導体装置２１は、前述した
第２実施形態の半導体装置の製造方法によって一括接続
封止された半導体チップ１およびチップ搭載基板３を複
数層、例えば４層に積層して具備するものである。つま
り、本実施形態の半導体装置２１は、複数個の半導体チ
ップ１を具備したマルチ・チップ・パッケージ（マルチ
・チップ・モジュール、マルチ・ブロック・モジュー
ル）の中の、いわゆる積層型パッケージ（積層型モジュ
ール、積層型デバイス）として構成されている。また、
本実施形態の半導体装置２１においては、半導体チップ
１として、例えば２５６ＭＢのＤＲＡＭを用いるものと
する。したがって、本実施形態の半導体装置２１は、い
わゆる積層型ＤＲＡＭパッケージ（積層型メモリパッケ
ージ、積層型メモリモジュール）２１として構成されて
いる。
【００４１】以下、本実施形態に係る半導体装置の製造
方法による積層型ＤＲＡＭパッケージ２１の製造工程を
説明する。
【００４２】先ず、第２実施形態の半導体装置の製造方
法により、半導体チップ１をチップ搭載基板３に一括接
続封止して搭載する。次に、この一組の半導体チップ１
およびチップ搭載基板３を４層に積層する。この際、４
層の各チップ搭載基板３に対して、中間基材としての中
間基板２２を積層方向に沿って交互に配置する。続け
て、それら積層済みの各半導体チップ１、チップ搭載基
板３、および中間基板２２を、それらの積層方向両外側
から、表面基板２３と、電源グランド基板２４およびボ
ールレイヤー基板２５とを用いて挟む。この際、各基板
３，２２，２３，２４，２５の間に、適宜接着剤などを
設けても構わない。その後、各基板３，２２，２３，２
４，２５を、それらの積層方向に沿って熱圧着すること
により、図４に示す積層型ＤＲＡＭパッケージ２１を製
造する。
【００４３】この積層型ＤＲＡＭパッケージ２１におい
ては、表面基板２３は内部の半導体チップを保護する保
護基板としての役割を兼ねている。また、４枚の各中間
基板には、層間接続用配線２６および層間接続用端子
（層間接続用ヴィアプラグ）２７がそれぞれ所定の位置
および形状に形成されている。同様に、電源グランド基
板２４には、電源グランド用配線２８および電源グラン
ド用端子（電源グランド用ヴィアプラグ）２９がそれぞ
れ所定の位置および形状に形成されている。ボールレイ
ヤー基板２５には、外部端子接続用配線３０および外部
端子３１がそれぞれ所定の位置および形状に形成されて
いる。４枚の各半導体チップ１は、４枚の各チップ搭載
基板３が有する配線、層間接続用配線２６および層間接
続用端子２７、電源グランド用配線２８および電源グラ
ンド用端子２９、ならびに外部端子接続用配線３０およ
び外部端子３１を介して、それぞれ所定の電気経路で図
示しない外部電源や、あるいは外部装置などと電気的に
接続される。
【００４４】ここで、比較のために、この第３実施形態
の積層型ＤＲＡＭパッケージ２１と同様の構成からなる
図示しない４層型の半導体装置を、従来技術と同様の方
法によって一体化された半導体チップ１０１およびチッ
プ搭載基板１０３の組み合わせを用いて製造する。この
場合、積層型ＤＲＡＭパッケージの厚さは、約１．８ｍ
ｍとなる。これに対して、本実施形態の積層型ＤＲＡＭ
パッケージ２１は、本発明者らが行った実験によれば、
各層のチップ接続高さを約２０μｍずつ低くできること
が分かった。これに加えて、インナーリード等の厚さを
薄くすることによって、各層のチップ接続高さをさらに
約１５μｍずつ低くできた。結果として、４層分のチッ
プ接続高さを約１４０μｍ薄肉化（低減）できることが
分かった。また、併せて表面基板２３、電源グランド基
板２４、およびボールレイヤー基板２５をそれぞれ薄肉
化することにより、積層型ＤＲＡＭパッケージ２１全体
で合計約４００μｍの薄肉化を図ることができることが
分かった。したがって、本実施形態の積層型ＤＲＡＭパ
ッケージ２１は、図４中Ｈで示すその厚さを約１．４ｍ
ｍとすることができた。
【００４５】以上説明したように、本実施形態の半導体
装置は、多層構造であってもコンパクトである。つま
り、本実施形態の半導体装置の製造方法によれば、多層
構造の半導体装置であっても、コンパクトかつ容易に製
造できる。しかも、その薄肉化の効果は積層数が多くな
る程有効である。
【００４６】なお、本発明に係る半導体装置および半導
体装置の製造方法は、前述した第１〜第３実施形態には
制約されない。本発明の趣旨を逸脱しない範囲で、それ
らの構成や、あるいは工程などの一部を種々様々な設定
に変更したり、あるいは各種設定を組み合わせて用いた
りして実施することができる。
【００４７】例えば、Ｃｕインナーリードの断面形状
は、Ａｕスタッドバンプと同程度の大きさに形成して狭
ピッチ化を図ることが可能であれば、前記台形状には限
らない。長方形状、正方形状、あるいは半円形状などで
も構わない。Ａｕスタッドバンプの断面形状においても
同様である。例えば、第２実施形態のＡｕスタッドバン
プ１１を、その先端部１１ａがチップ１側に向けて凹ん
でいる形状に形成しても構わない。これにより、インナ
ーリード４の先端側端部がスタッドバンプ１１に突入
（埋没）し易くなる。
【００４８】また、インナーリードおよびスタッドバン
プの材質は銅や金には限定されない。半導体装置の電気
的性能を所望の水準に維持できるものであれば構わな
い。同様に、チップ搭載基板の形成材料もガラスエポキ
シ樹脂には限らない。また、Ｓｎメッキ薄膜５は、前述
した無電解メッキ法ではなく、電解メッキ法により形成
しても構わない。
【００４９】また、Ｓｎメッキ薄膜５は、インナーリー
ド全体のうち、少なくともスタッドバンプと電気的に接
続される部分に形成されていれば十分である。例えば第
１実施形態のインナーリード４のように、その断面視が
台形状に形成されている場合、少なくともその先端側端
部（上底）の上にメッキ薄膜が形成されていれば、スタ
ッドバンプとインナーリードとの接続部分における酸化
などを抑制して、半導体装置の電気的性能が損なわれる
おそれを抑制できる。このような微小かつ薄肉のメッキ
薄膜の形成方法を一例を挙げて簡潔に述べる。
【００５０】先ず、第１実施形態と同様に、無電解メッ
キ法によりインナーリードのスタッドバンプが接続され
る部分およびその周囲を略全面的に覆うようにメッキ薄
膜を設ける。次に、インナーリードの先端側端部の上に
設けられたメッキ薄膜の上だけにエッチング防止用のマ
スクを設ける。この状態でインナーリードの左右両側部
に向けてエッチングを施し、それらの上に設けられたメ
ッキ薄膜を除去する。これにより、従来技術のインナー
リード１０４よりも幅が狭く形成されたインナーリード
の先端側端部の上に、形成時の位置ずれが生じるおそれ
を殆ど排除して微小かつ薄肉のメッキ薄膜を設けること
ができる。
【００５１】また、このような方法によれば、メッキ薄
膜を除去する際にインナーリードの左右両側部も併せて
エッチングして、接続部分の電気的な接続状態を損なう
こと無く、より幅が狭い長方形状または正方形状のイン
ナーリードを形成することもできる。これにより、さら
なる狭ピッチ化を図ることができる。
【００５２】また、第２実施形態において、スタッドバ
ンプに対するインナーリードの相対的な大きさおよび形
状は、インナーリードの略全体がスタッドバンプの内部
に突入（埋没）するように形成しても構わない。これに
より、スタッドバンプとインナーリードとの接続領域を
増大させて、その電気的な接続状態を良好な状態に保持
したまま、さらなるコンパクト化を図ることができる。
【００５３】また、封止樹脂は互いに異なる複数種類の
材料によって形成されているものを組み合わせて、半導
体チップに対して互いに非対称に配置しても構わない。
半導体チップに掛かる熱や応力などの各種の負荷を予め
実験やコンピュータシミュレーションにより解析してお
き、それらが半導体チップに集中的に掛かり難い材料や
配置状態を採用すればよい。
【００５４】また、チップ搭載基板に搭載する半導体チ
ップは、第３実施形態で述べた２５６ＭＢのＤＲＡＭに
は限らない。１個の半導体装置の内部にロジック・チッ
プとメモリ・チップとを混在させて搭載しても構わな
い。所望する半導体装置の性能や機能などに応じて適
宜、適正な半導体チップを採用できる。
【００５５】さらに、１枚のチップ搭載基板への半導体
チップの搭載数、チップ搭載基板および中間基板の積層
数、あるいは半導体装置全体の内部構成などは、所望す
る半導体装置の性能や機能などに応じて適宜、適正に設
計すればよい。本発明に係る半導体装置の製造方法によ
れば、同じ構造からなる半導体装置であれば、他の製造
方法に比較して良質かつコンパクトな半導体装置を製造
できる。
【００５６】
【発明の効果】本発明に係る半導体装置によれば、バン
プとリードとは薄膜形状のメッキ部を介して電気的に適
正な状態で接続されている。これにより、メッキバンプ
の位置ずれなどを考慮する必要が無くなるとともに、リ
ードの幅を狭く形成して、狭ピッチ化を図ることができ
る。したがって、本発明に係る半導体装置は、リードの
幅を狭くすることに伴う電気的接続不良や歩留まり低下
を抑制することができ、良質かつコンパクトである。
【００５７】また、本発明に係る半導体装置の製造方法
によれば、バンプとリードとを、リード表面に施された
薄膜形状のメッキを介して電気的に適正な状態で接続で
きる。これにより、メッキバンプの位置ずれなどを考慮
する必要が無くなるとともに、リードの幅を狭く形成し
て、狭ピッチ化を図ることができる。また、バンプとリ
ードとの電気的な接続、ならびに封止部材による半導体
チップとチップ搭載部材との接着および封止を一括して
行うことができる。したがって、リードの幅を狭くする
ことに伴う電気的接続不良や歩留まり低下を抑制するこ
とができるとともに、製造工程を簡素化して迅速に行う
ことができるので、良質かつコンパクトな半導体装置を
効率良く簡単に製造できる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の製造方法
を示す工程断面図。
【図２】第１の実施の形態に係る半導体装置の一部を示
す断面図。
【図３】第２の実施の形態に係る半導体装置の製造方法
を示す工程断面図。
【図４】第３の実施の形態に係る半導体装置の一部を示
す断面図。
【図５】従来の技術に係る半導体装置の製造方法を示す
工程断面図。
【符号の説明】
１…半導体チップ ２，１１…Ａｕスタッドバンプ（バンプ） １１ａ，２ａ…バンプ先端部 ３…チップ搭載基板（チップ搭載部材） ４…Ｃｕインナーリード（リード） ５…無電解Ｓｎメッキ薄膜（メッキ部） ６，７，８…封止樹脂（封止部材） １０…半導体装置 １２…バンプおよびリードの接続部分 ２１…積層型ＤＲＡＭパッケージ（半導体装置）

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】主面上にリードが設けられたチップ搭載部
    材と、 主面上にバンプが設けられ、該バンプを前記リードに電
    気的に接続して前記チップ搭載部材に搭載された半導体
    チップと、 前記半導体チップと前記チップ搭載部材との間に設けら
    れた封止部材と、 を具備してなり、前記リードの表面に薄膜形状のメッキ
    部が設けられていることを特徴とする半導体装置。
  2. 【請求項２】前記薄膜形状のメッキ部は、前記リードと
    前記バンプとの接続部分およびその周囲を略全面的に覆
    うように設けられていることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】前記薄膜形状のメッキ部は、錫を用いて無
    電解メッキ法により形成されていることを特徴とする請
    求項１または２に記載の半導体装置。
  4. 【請求項４】前記バンプは、その先端部が前記リード側
    に向けて突出した形状に形成されていることを特徴とす
    る請求項１〜３のうちのいずれかに記載の半導体装置。
  5. 【請求項５】前記バンプは、その先端部が略平坦な形状
    に形成されているとともに、前記リードとの接続部分に
    おいて前記リードが内部に突入していることを特徴とす
    る請求項１〜３のうちのいずれかに記載の半導体装置。
  6. 【請求項６】前記半導体チップおよび前記チップ搭載部
    材が、複数層に積層されて設けられていることを特徴と
    する請求項１〜５のうちのいずれかに記載の半導体装
    置。
  7. 【請求項７】主面上にバンプが設けられた半導体チップ
    と、主面上に設けられたリードの表面に薄膜形状のメッ
    キが施されたチップ搭載部材とを対向配置する工程と、 前記半導体チップと前記チップ搭載部材との間に封止部
    材を設ける工程と、 前記バンプと前記リードとを前記メッキを介して電気的
    に接続するとともに、前記封止部材により前記半導体チ
    ップと前記チップ搭載部材とを、それらの間を封止して
    接着する一括接続封止工程と、 を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項８】主面上にバンプが設けられた半導体チップ
    と、主面上に設けられたリードの表面に薄膜形状のメッ
    キが施されているとともに、前記主面上に封止部材が設
    けられたチップ搭載部材とを対向配置する工程と、 前記バンプと前記リードとを前記メッキを介して電気的
    に接続するとともに、前記封止部材により、前記半導体
    チップと前記チップ搭載部材とを、それらの間を封止し
    つつ接着する一括接続封止工程と、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】前記薄膜形状のメッキを、前記リードと前
    記バンプとの接続部分およびその周囲を略全面的に覆う
    ように施すことを特徴とする請求項７または８に記載の
    半導体装置。
  10. 【請求項１０】前記薄膜形状のメッキを、錫を用いて無
    電解メッキにより施すことを特徴とする請求項７〜９の
    うちのいずれかに記載の半導体装置の製造方法。
  11. 【請求項１１】前記バンプを、その先端部が前記リード
    側に向けて突出する形状に形成することを特徴とする請
    求項７〜１０のうちのいずれかに記載の半導体装置の製
    造方法。
  12. 【請求項１２】前記バンプを、その先端部が略平坦な形
    状に形成するとともに、前記バンプの内部に前記リード
    が突入するように前記一括接続封止工程を行うことを特
    徴とする請求項７〜１０のうちのいずれかに記載の半導
    体装置の製造方法。
  13. 【請求項１３】前記一括接続封止工程を、１６０℃以上
    ２００℃以下で行うことを特徴とする請求項７〜１２の
    うちのいずれかに記載の半導体装置の製造方法。
  14. 【請求項１４】前記一括接続封止工程により接続された
    前記半導体チップと前記チップ搭載部材とを、複数層積
    層することを特徴とする請求項７〜１３のうちのいずれ
    かに記載の半導体装置の製造方法。
JP2001378779A 2001-12-12 2001-12-12 半導体装置およびその製造方法 Abandoned JP2003179099A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001378779A JP2003179099A (ja) 2001-12-12 2001-12-12 半導体装置およびその製造方法
TW091135564A TW571414B (en) 2001-12-12 2002-12-09 Semiconductor device and method of fabricating the same
US10/314,994 US6897552B2 (en) 2001-12-12 2002-12-10 Semiconductor device wherein chips are stacked to have a fine pitch structure
KR10-2002-0078770A KR100523495B1 (ko) 2001-12-12 2002-12-11 반도체 장치 및 그 제조 방법
CNB02155983XA CN1266764C (zh) 2001-12-12 2002-12-12 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001378779A JP2003179099A (ja) 2001-12-12 2001-12-12 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003179099A true JP2003179099A (ja) 2003-06-27

Family

ID=19186403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001378779A Abandoned JP2003179099A (ja) 2001-12-12 2001-12-12 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6897552B2 (ja)
JP (1) JP2003179099A (ja)
KR (1) KR100523495B1 (ja)
CN (1) CN1266764C (ja)
TW (1) TW571414B (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6919646B2 (en) * 2002-03-12 2005-07-19 Nec Electronics Corporation Semiconductor device with contacting electrodes
KR100498470B1 (ko) * 2002-12-26 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
US7145226B2 (en) 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
JP2005072523A (ja) * 2003-08-28 2005-03-17 Hitachi Ltd 半導体装置及びその製造方法
KR100688500B1 (ko) * 2004-09-06 2007-03-02 삼성전자주식회사 반도체 칩 보호용 더미 패키지 기판을 구비하는 멀티스택패키지와 그 제조 방법
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP4520355B2 (ja) * 2005-04-19 2010-08-04 パナソニック株式会社 半導体モジュール
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) * 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8294240B2 (en) 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP6537815B2 (ja) * 2014-12-11 2019-07-03 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
KR102438753B1 (ko) * 2015-10-01 2022-09-01 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
JP2830824B2 (ja) 1996-03-19 1998-12-02 松下電器産業株式会社 バンプ付きワークの実装方法および実装構造
JP2830852B2 (ja) 1996-08-08 1998-12-02 松下電器産業株式会社 電子部品実装方法
JP2830853B2 (ja) 1996-08-08 1998-12-02 松下電器産業株式会社 バンプ付電子部品の実装方法
JPH10112476A (ja) 1996-10-04 1998-04-28 Fuji Xerox Co Ltd 半導体装置の製造方法
JPH10135267A (ja) 1996-10-30 1998-05-22 Oki Electric Ind Co Ltd 実装基板の構造及びその製造方法
DE69737375T2 (de) * 1996-12-27 2007-11-29 Matsushita Electric Industrial Co., Ltd., Kadoma Verfahren zur Befestigung eines elektronischen Bauteils auf einer Leiterplatte und System zum Ausführen des Verfahrens
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JPH11251363A (ja) 1998-03-03 1999-09-17 Olympus Optical Co Ltd フリップチップ実装方法及びフリップチップ実装構造
JPH11297753A (ja) 1998-04-10 1999-10-29 Hitachi Cable Ltd 半導体装置及びその製造方法
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
JP2001223243A (ja) 2000-02-14 2001-08-17 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
JP3719900B2 (ja) 2000-03-10 2005-11-24 株式会社東芝 半導体装置及びその製造方法
JP3830125B2 (ja) * 2000-03-14 2006-10-04 株式会社東芝 半導体装置の製造方法及び半導体装置
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP2002151551A (ja) * 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
US6661098B2 (en) * 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method

Also Published As

Publication number Publication date
US20030111722A1 (en) 2003-06-19
TW571414B (en) 2004-01-11
TW200301007A (en) 2003-06-16
CN1266764C (zh) 2006-07-26
CN1426104A (zh) 2003-06-25
KR20030051276A (ko) 2003-06-25
US6897552B2 (en) 2005-05-24
KR100523495B1 (ko) 2005-10-25

Similar Documents

Publication Publication Date Title
JP2003179099A (ja) 半導体装置およびその製造方法
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US8411450B2 (en) Electronic device package, module, and electronic device
JP2004235310A (ja) 半導体装置およびその製造方法
JP2008071953A (ja) 半導体装置
JP2004031754A (ja) 積層マルチチップパッケージ、これを構成するチップの製造方法及びワイヤボンディング方法
JP2009099697A (ja) 半導体装置及びその製造方法
JP2006339654A (ja) パッケージングチップおよびそのパッケージング方法
JP2011003715A (ja) 半導体装置
KR100791576B1 (ko) 볼 그리드 어레이 유형의 적층 패키지
US20080286959A1 (en) Downhill Wire Bonding for QFN L - Lead
JP2005268701A (ja) 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法
JP2005167072A (ja) 半導体装置およびその製造方法
JP2009266972A (ja) 積層型半導体モジュール及びその製造方法
JP2007173655A (ja) 半導体装置
JP2004079923A (ja) 半導体装置及びその製造方法
JP2004363319A (ja) 実装基板及び半導体装置
JP2003332374A (ja) 半導体装置およびその製造方法
WO2001033623A1 (en) Semiconductor device and its manufacturing method
JP4439339B2 (ja) 半導体装置およびその製造方法
JP4331179B2 (ja) 半導体装置
JP2005317862A (ja) 半導体素子の接続構造
JP2007234683A (ja) 半導体装置およびその製造方法
JP4544407B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002076048A (ja) フリップチップ接続によるバンプの配置方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040127

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20040405