JP2006339654A - パッケージングチップおよびそのパッケージング方法 - Google Patents

Abstract

【課題】 所定の回路モジュールがパッケージングされたパッケージングチップが開示される。
【解決手段】 本パッケージングチップは、ベースウエハと、このベースウエハの上部表面の所定領域に製造された所定の回路モジュールと、下部表面の所定領域に空洞部が形成され、空洞部内に回路モジュールが位置するようベースウエハと結合されたパッケージングウエハと、パッケージングウエハにて、空洞部が形成された領域の上部表面および下部表面を接続する接続電極と、接続電極およびパッケージングウエハとの間に位置するシード層と、を含む。ここで、回路モジュールはイメージセンサーである。この場合、イメージセンサーは、パッケージングウエハ上に製造され、ベースウエハとしてはグラスウエハが使用される。これにより、メッキ書いてにおける欠陥を防止することができ、メッキ速度も向上させ得る。
【選択図】 図３

Description

本発明は、パッケージングウエハによりパッケージングされたパッケージングチップおよびその製造方法に関する。

各種の電子製品において様々に使用されている電子パッケージングチップは、その内部に微細電子回路が内蔵されて、外部からの衝撃にも簡単に損傷してしまう。従って、パッケージングチップ製造工程において、外部衝撃に耐えるべく密封することで物理的な機能と共にその形状を保つようにパッケージング工程が必須的に求められている。特に、最近の電子製品の流れである超小型、高性能化を達成するためには、ウエハレベルでのパッケージングが行われるべきである。一般に、ウエハレベルのパッケージングを行うためには、回路モジュールが製造されたウエハに所定形態のパッケージングウエハをボンディングさせる。一方、パッケージングチップは、外部からの電源供給を受けて特定の動作を行う。このため、外部電源が内部電子回路に接続され得る形態でパッケージングされるのが求められている。

このため、パッケージングウエハを貫通するビアホールを製造してから、ビアホールを通じてワイヤを接続して内部電子回路と外部電源とを接続する方式が一般的であった。しかし、ワイヤを用いると、ビアホールを通じて微細ゴミなどがパッケージングチップ内に流入される恐れがあり、ワイヤを通じた信号損失が生じる問題がある。
そのため、パッケージングウエハを貫通する接続電極を製造することで、内部電子回路と外部電源とを接続する方式が開発されつつある。接続電極は、パッケージングウエハを貫通するビアホールを製造してシード層を積層した後、このシード層を用いてメッキ処理する方式から製造される。しかし、ビアホールの各部分はそのメッキ速度がそれぞれ異なるので、貫通ホール内部を完全に充填させず、少しずつの隙間が生じたり、あるいはボイド（ｖｉｏｄ）が発生する。かかるボイドが生じると、その内部の不純物がさびて機器の故障を引き起こす原因になる。また、外部から印加される電流による加熱によって破損されてしまう恐れもある。一方、隙間ができた場合、外部から微細ゴミなどが流入して素子内部に入り込むことから、素子の誤動作を引き起こす問題点を抱えている。

前述した問題点を防止するために、ビアホール内部にのみシード層を製造してから、シード層を用いてビアホール内部をメッキする方式で接続電極を製造している。たが、しかしながらシード層を下部にのみ製造することになるとメッキ速度が遅れてしまう問題がある。これはコスト上昇に繋がり、結果的にはパッケージングチップの単価が増加する不具合がある。また、パッケージングウエハおよび接続電極との間の接着力が落ちて隙間ができたり、破損されることで、パッケージングチップ製造の収率が落ちてしまう問題がある。
韓国公開特許２００２−０５８２２３ 米国公開特許２００４−１８８８２１ 韓国公開特許２００１−０６２９１９ 米国特許６，５２８，３４４

本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、パッケージング時間およびコストを減少することのできるパッケージングチップおよびその製造方法を提供することにある。

前述した目的を達成するための本願第１発明の一実施の形態に係るパッケージングチップは、ベースウエハと、前記ベースウエハの上部表面の所定領域に製造された所定の回路モジュールと、下部表面の所定領域に空洞部が形成され、前記空洞部内に前記回路モジュールが位置するよう前記ベースウエハと結合されたパッケージングウエハと、前記パッケージングウエハにて、前記空洞部が形成された領域の上部表面および下部表面を接続する接続電極と、前記接続電極および前記パッケージングウエハとの間に位置するシード層と、を含む。

接続電極の製造のために使用されるシード層は、接続電極とパッケージングウエハとの間に位置する。これにより接続電極およびパッケージングウエハとの間に隙間が発生するのを防止する。よって、接続電極が形成されるビアホール内部にボイド（ｖｉｏｄ）が発生し、内部の不純物がさびて機器の故障を引き起こすことを阻止できる。また、外部からの電流により素子が破損したり隙間を介して流入した微細なゴミなどにより素子が誤動作するのを阻止できる。

好ましくは、本願第２発明は、第１発明において、前記パッケージングウエハの下部表面上の所定領域に積層されたメタル層と、前記メタル層上の所定領域に積層されたＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層と、前記ベースウエハの上部表面上の所定領域に積層され、前記ＵＢＭ層と接合することによって前記パッケージングウエハと前記ベースウエハとを結合させるボンディング層と、前記ＵＢＭ層および前記回路モジュールを接続するバンプと、を更に含むことができる。

メタル層とボンディング層との間にＵＢＭ層を備えることで、メタル層とボンディング層との接着性を高め、パッケージングウエハとベースウエハとを強固に接合することができる。
一方、本願第３発明の一実施の形態に応じて、回路モジュールをパッケージングするパッケージング方法は、(ａ)前記パッケージングウエハの下部表面をエッチングして空洞部を形成してから、前記パッケージングウエハ下部表面の所定領域にメタル層を積層するステップと、（ｂ）前記表面上の所定領域に前記回路モジュールが製造されたベースウエハを前記パッケージングウエハと結合させるステップと、（ｃ）前記パッケージングウエハの上部表面を研摩するステップと、（ｄ）前記パッケージングウエハを貫通して、前記メタル層まで連結される少なくとも１つのビアホールを製造するステップと、（ｅ）前記少なくとも１つのビアホールを介して前記パッケージングウエハの上部表面方向に露出されたメタル層、前記少なくとも１つのビアホール内部側面および前記パッケージングウエハ上部表面にシード層を積層するステップと、（ｆ）前記シード層を用いて前記少なくとも１つのビアホール内をメッキし少なくとも１つの接続電極を製造するステップと、（ｇ）前記パッケージングウエハの上部表面に積層されたシード層を取除いた後、前記少なくとも１つの接続電極と接続された電極を製造するステップと、を含む。

パッケージングウエハを極めて薄い厚さで研摩するので、ビアホールの深さも浅くなる。従って、シード層をビアホールの側面まで積層したとしても、メッキ速度の差異があまりない。よって、メッキ過程でボイドの発生を防止できる。例えば、ビアホールのアスペクト比が大きい場合（ビアホールの深さが深く開口幅が小さい場合）に、ビアホールの底部及び側面にシード層を形成すると、ビアホールの底部のめっきが完了する前にビアホール上部でめっきが完了してしまうなどして、ボイドが発生してしまう。しかし、本願によれば、ビアホールの深さが浅いため、ビアホール底部及びビアホール上部のめっきを同程度に行うことができ、ボイドの発生を防止することができる。

また、パッケージングウエハおよびベースウエハを結合させてからパッケージングウエハを研摩するので、パッケージングウエハの強度を高めることができる。よって、その研摩過程においてパッケージングウエハが破損するのを阻止できる。
また、シード層をビアホール側面に至るまで積層することにより、接続電極およびパッケージングウエハ間に隙間が発生するのを防止することができる。また、シード層をビアホールの底部にのみ形成するのではなく、側面にも形成することで、めっきの速度を速くし製造スピードを高めることができる。これにより、
上記のような効果により、パッケージングチップの歩留まりが向上し、単価を安くし、かつ信頼性を高めることができる。

好ましくは、本願第４発明は、第３発明において、前記（ｄ）ステップにおいて、前記空洞部内に前記少なくとも１つのビアホールを製造することができる。
また、パッケージングウエハの空洞部を貫通する形態で接続電極を製造すると、パッケージングチップ全体の面積を減らし小型化することができる。
より好適には、本願第５発明は、第４発明において、前記（ｂ）ステップにおいて、前記パッケージングウエハの下部表面上に積層されたメタル層にＵＢＭ層を積層してからパターニングするステップと、前記ベースウエハの上部表面上の所定領域にボンディング層を積層するステップと、前記ＵＢＭ層および前記ボンディング層を接合するステップと、を含むことができる。

メタル層とボンディング層との間にＵＢＭ層を備えることで、メタル層とボンディング層との接着性を高め、パッケージングウエハとベースウエハとを強固に接合することができる。
一方、本願第６発明の他の実施形態に係るパッケージングチップは、グラスウエハと、前記グラスウエハの下部表面上の所定領域に積層されたボンディング層と、前記表面上の所定領域にメタルが積層され、前記ボンディング層と前記メタル層との間の接合により前記グラスウエハと結合するパッケージングウエハと、前記パッケージングウエハの上部表面上の所定領域に製造され、前記グラスウエハの下部表面および前記パッケージングウエハの上部表面との間に形成された所定の空洞部内に位置するイメージセンサーモジュールと、前記パッケージングウエハの上部表面に積層された前記メタル層および前記パッケージングウエハの下部表面を接続する少なくとも１つの接続電極と、前記少なくとも１つの接続電極および前記パッケージングウエハとの間に位置するシード層と、を含む。

本発明によれば上記第１発明と同様の作用効果を奏する。
好適には、本願第７発明は、第６発明において、グラスウエハの上部表面に製造されたコーティング層と、前記パッケージングウエハの下部表面上に製造され、前記少なくとも１つの接続電極と接続される電極と、を含むことができる。
コーディング層はグラスウエハを保護する役割をする。

より好ましくは、本願第８発明は、第７発明において、前記パッケージングウエハの下部表面に順次スタック（ｓｔａｃｋ）され、所定回路モジュールが搭載された少なくとも１つの基板を更に含むことができる。
一方、本願第９発明の更なる実施形態に応じて、イメージセンサーをパッケージングするパッケージング方法は、（ａ）グラスウエハの下部表面上の所定領域にボンディング層を積層するステップと、（ｂ）パッケージングウエハの上部表面に前記イメージセンサーモジュールを搭載するステップと、（ｃ）前記パッケージングウエハの上部表面上の所定領域にメタル層を積層するステップと、（ｄ）前記ボンディング層および前記メタル層を接合させ、前記グラスウエハの下部表面および前記パッケージングウエハの上部表面との間に形成された所定の空洞部内に前記イメージセンサーモジュールが位置すべく、前記グラスウエハおよび前記パッケージングウエハを結合させるステップと、（ｅ）前記パッケージングウエハの下部表面を研摩するステップと、（ｆ）前記パッケージングウエハを貫通して、前記メタル層まで連結される少なくとも１つのビアホールを製造するステップと、（ｇ）前記少なくとも１つのビアホールを介して前記パッケージングウエハの下部表面方向に露出されたメタル層、前記少なくとも１つのビアホール内部側面および前記パッケージングウエハの下部表面上にシード層を積層するステップと、（ｈ）前記シード層を用いて前記少なくとも１つのビアホール内をメッキし少なくとも１つの接続電極を製造するステップと、を含む。

本発明によれば上記第５発明と同様の作用効果を奏するため、パッケージングチップの歩留まりが向上し、単価を安くし、かつ信頼性を高めることができる。
好ましくは、本願第１０発明は、第９発明において、前記パッケージングウエハの下部表面に積層されたシード層を取除いた後、前記少なくとも１つの接続電極と接続された電極を製造するステップを更に含む。

より好ましくは、本願第１１発明は、第１０発明において、前記グラスウエハの上部表面にコーティング層を製造するステップを更に含むことができる。
また、本願第１２発明は、第１０発明において、所定の回路モジュールが搭載された少なくとも１つの基板を前記パッケージングウエハの下部表面に順次スタックするステップを更に含むことが好ましい。

本発明によると、回路モジュールをパッケージングする過程において、パッケージングウエハ内部にボイドまたは隙間の発生を防止し、メッキ速度を向上させることによりパッケージングの時間およびコストを節減できる。

以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
＜第１実施形態例＞
図１は、本発明の一実施の形態に係るパッケージングチップの構成を示す模式図である。同図によると、本パッケージングチップは、パッケージングウエハ１１０、空洞部１２０、メタル層１３０、ＵＢＭ層１４０、ベースウエハ１５０、ボンディング層１５５、回路モジュール１６０、バンプ１６５、シード層１８０、接続電極１９０、および電極１９５を含む。

パッケージングウエハ１１０は、回路モジュール１６０をパッケージングするためのウエハである。通常のシリコンウエハをパッケージングウエハ１１０として使用できる。
ベースウエハ１５０は、回路モジュール１６０が搭載される部分である。回路モジュール１６０は、一般にＲＦ回路モジュール、イメージセンサーモジュールなどがある。図１において、回路モジュール１６０がベースウエハ１５０の上部表面上に製造されているが、ベースウエハ１５０がＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板である場合にはベースウエハ１５０に埋め込まれることも可能である。

パッケージングウエハ１１０の下部表面上には、空洞部１２０が形成されている。これにより、空洞部１２０内に回路モジュール１６０が位置することができるよう、空洞部１２０の形成された面がベースウエハ１５０の上部表面に向うべくパッケージングウエハ１１０およびベースウエハ１５０が結合される。ウエハ１１０，１５０間の結合のためにボンディング層１５５がベースウエハ１５０上に積層される。

パッケージングウエハ１１０上には、少なくとも１つの接続電極１９０が製造される。接続電極１９０は、メタルのような導電物質からなる。接続電極１９０の製造のために使用されるシード層１８０は、接続電極１９０およびパッケージングウエハ１１０との間に位置する。これにより接続電極１９０およびパッケージングウエハ１１０との間に隙間が発生するのを防止する。

接続電極１９０は、パッケージングウエハ１１０の上下部を貫通する。図１に示すように、空洞部１２０の製造されたパッケージングウエハ１１０の領域を貫通する形態で接続電極１９０を製造すると、全体パッケージングチップが占める面積を減らすことができる。一方、接続電極１９０の製造のために、パッケージングウエハ１１０を研摩し、所定の厚さ以下にエッチングすることが好ましい。これに対しては後述するパッケージング工程に対する説明部分で詳説する。

パッケージングウエハ１１０の上部表面には接続電極１９０と接続された電極１９５が製造される。また、パッケージングウエハ１１０の下部表面には接続電極１９０と接続されたメタル層１３０およびＵＢＭ層（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ Ｌａｙｅｒ）１４０が積層される。
ＵＢＭ層１４０とは、メタル層１３０およびバンプ１６５との間に形成されて接着を容易にする金属層である。ＵＢＭ層１４０は、回路モジュール１６０上にバンピング（bumping）されたバンプ１６５と結合され、回路モジュール１６０およびメタル層１３０とを電気的に接続させる。これにより、外部電源から供給される電気信号は電極１９５、シード層１８０、接続電極１９０、メタル層１３０、ＵＢＭ層１４０、バンプ１６５を介して内部の回路モジュール１６０に伝達される。

一方、メタル層１３０およびＵＢＭ層１４０の所定部分をパターニングして絶縁領域１３５を形成することにより、チップ外部に露出されたメタル層１３０およびＵＢＭ１４０層部分と絶縁させることが好ましい。絶縁領域１３５を基準にしてチップの縁部に位置するＵＢＭ層１４０がボンディング層１５５と接合される。ボンディング層１５５およびＵＢＭ層１４０の接合により、ベースウエハ１５０およびパッケージングウエハ１１０が結合される。ボンディング層１５５はエポキシ（ｅｐｏｘｙ）のような接合物質からなる。

図２Ａないし図２Ｇは、回路モジュールをパッケージングして図１のパッケージングチップを製造する過程を説明するための模式図である。図２Ａに示すように、パッケージングウエハ１１０の下部表面上の所定領域をエッチングして空洞部１２０を製造する。
図２Ｂに示すように、パッケージングウエハ１１０の下部表面の全面にメタル層１３０を積層する。それから、図２Ｃに示すように、メタル層１３０の表面にＵＢＭ層１４０を積層してから、メタル層１３０およびＵＢＭ層１４０を所定の形態でパターニングする。これにより、絶縁領域１３５を確保すると同時に、空洞部１２０内部に積層されたメタル層１３０およびＵＢＭ層１４０の一部を取除き、空洞部１２０の深さを確保する。

次に、図２Ｄに示すように、パッケージングウエハ１１０をベースウエハ１５０と結合する。このために、ベースウエハ１５０上の表面で、ＵＢＭ層１４０と対応する位置に、ボンディング層１５５を先に積層する。また、回路モジュール１６０をベースウエハ１５０の上部に予め搭載する。これにより、バンピング方式に基づいて回路モジュール１６０上にバンプ１６５を製造し、ＵＢＭ層１４０と連結する。前述した通りに、ベースウエハ１５０がＰＣＢ基板である場合には回路モジュール１６０を内蔵することもできる。回路モジュール１６０が内蔵された場合、ＵＢＭ層１４０を積層する過程は省略できる。

次に、図２Ｅに示すように、パッケージングウエハ１１０の上部表面、即ち、ベースウエハ１５０と結合された面の反対面を研摩し、パッケージングウエハ１１０の厚さを減少させる。詳細には、３００±３μｍ程度の厚さを有するパッケージングウエハ１１０の場合、ラッピング（Ｌａｐｐｉｎｇ）工程およびポリシング（Ｐｏｌｉｓｈｉｎｇ）工程を介してパッケージウエハ１１０の厚さが１２０±１０μｍ程度になるよう研摩する。パッケージングウエハ１１０およびベースウエハ１５０を結合させてからパッケージングウエハ１１０を研摩するので、パッケージングウエハ１１０の強度を高めることができる。よって、その研摩過程においてパッケージングウエハ１１０が破損される恐れが従来に比べて著しく減少する。

それからフォトレジスト１７０を用いて、少なくとも１つ以上のビアホール（ｖｉａ ｈｏｌｅ）１７５を製造する。ビアホール１７５は、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）工程を介して製造できる。ビアホール１７５は、パッケージングウエハ１１０を貫通して、パッケージングウエハ１１０下部のメタル層１３０を露出させる。この場合、ビアホール１７５の個数はパッケージングしたい回路モジュール１６０に備えられた端子（図示せず）の個数に応じて任意に設定できる。一方、ビアホール１７５は空洞部１２０内部に貫通するように製造することが、チップサイズ減少の側面から好ましい。

次に、図２Ｆに示すように、シード層１８０をパッケージングウエハ１１０上の全面に積層する。シード層１８０は、熱蒸発機を使用してクロム、銀などの物質から蒸着される。
シード層１８０は、ビアホール１７５の内部に露出されたメタル層１３０およびビアホール１７５内部の側面に至るまで積層される。それから、シード層１８０を用いてビアホール１７５内部をメッキし接続電極１９０を製造する。この場合、図２Ｅに示すように、パッケージングウエハ１１０を極めて薄い厚さで研摩するので、ビアホール１７５の深さも浅くなる。従って、シード層１８０をビアホール１７５の側面まで積層したとしても、メッキ速度の差異があまりない。よって、メッキ過程でボイドの発生を防止できる。例えば、ビアホールのアスペクト比が大きい場合（ビアホールの深さが深く開口幅が小さい場合）に、ビアホールの底部及び側面にシード層を形成すると、ビアホールの底部のめっきが完了する前にビアホール上部でめっきが完了してしまうなどして、ボイドが発生してしまう。しかし、本願によれば、ビアホールの深さが浅いため、ビアホール底部及びビアホール上部のめっきを同程度に行うことができ、ボイドの発生を防止することができる。

また、シード層１８０をビアホール１７５側面に至るまで積層することにより、接続電極１９０およびパッケージングウエハ１１０間に隙間が発生するのを防止することができる。
図２Ｇに示すように、パッケージングウエハ１１０の上部表面を研摩し、上部表面に積層されたシード層１８０を取除く。この場合、メッキ過程においてパッケージングウエハ１１０の上部表面から突出される接続電極１９０部分も研摩されて平坦化される。

次に、接続電極１９０と接続される電極１９５を製造する。電極１９５は、メタル物質をパッケージングウエハ１１０の上部表面に積層してからパターニングする方式により製造される。
＜第２実施形態例＞
図３は、本発明の他の実施形態に係るイメージセンサーをパッケージングしたパッケージングチップの構成を示す模式図である。同図に示すように、本パッケージングチップは、パッケージングウエハ２１０、イメージセンサー２２０、メタル層２３０、グラスウエハ２４０、コーティング層２４５、ボンディング層２５０、空洞部２６０、シード層２７０、接続電極２８０、電極２９０を含んでなる。同図におけるパッケージングチップの構成を説明すると、パッケージングウエハ２１０及びグラスウエハ２４０の上下位置が図１と反対方向であることが分かる。これは説明の便宜のために図示したものであって、図１のような方向で製造されられることは言うまでもない。

イメージセンサー２２０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーで有り得る。ＣＭＯＳイメージセンサーは、次世代携帯用通信機器、画像会議用カメラ、デジタルカメラなどから既存のＣＣＤ（Charge Coupled Devices）を代替するソルーションとして注目を浴びている。これにより、図３のパッケージングチップは、携帯電話機、ＰＤＡ、ノート型パソコンなどに取り付けられてイメージを撮像する目的として使用されることができる。

イメージセンサー２２０は、パッケージングウエハ２１０の一面（以下、上部表面とする）に製造され、パッケージングウエハ２１０およびグラスウエハ２４０との間に形成される空洞部２６０内に位置する。
グラスウエハ２４０の下部表面に積層されたボンディング層２５０と、パッケージングウエハ２１０の上部表面に積層されたメタル層２３０と、が互いに接合すると、パッケージングウエハ２１０およびグラスウエハ２４０との間でボンディング層２５０の高さに当たるサイズの空洞部２６０が形成される。

パッケージングウエハ２１０上には、少なくとも１つの接続電極２８０が製造される。接続電極２８０およびパッケージングウエハ２１０との間にはシード層２７０が位置する。パッケージングウエハ２１０の他面（以下、下部表面とする）には、接続電極２８０と接続される電極２９０が製造される。
一方、グラスウエハ２４０の上部表面にはコーティング層２４５が製造される。コーディング層２４５はグラスウエハ２４０を保護する役割をする。

図４Ａないし図４Ｅは、イメージセンサー２２０をパッケージングして図３のパッケージングチップを製造する過程を説明するための模式図である。図４Ａに示すように、一表面にボンディング層２５０が所定形態で積層されたグラスウエハ２４０と、一表面にイメージセンサー２２０およびメタル層２３０が製造されたパッケージングウエハ２１０をそれぞれ備える。この場合、グラスウエハ２４０の反対面にはコーティング層２４５を製造することができる。次に、図４Ｂに示すように、パッケージングウエア２１０上のメタル層２３０とグラスウエハ２４０上のボンディング層２５０とを接合させることにより、パッケージングウエハ２１０およびグラスウエハ２４０とを相互結合する。この場合、ボンディング層２５０およびメタル層２３０が存在しない空間では、ボンディング層２５０およびメタル層２３０の高さに当たるサイズの空洞部２６０が形成される。これにより、イメージセンサー２２０は空洞部２６０内部に位置されることとなる。

次に、図４Ｃに示すように、パッケージングウエハ２１０の下部表面を研摩して所定厚さに減少させる。それから、パッケージングウエハ２１０を貫通してメタル層２３０まで連結される数なくとも１つのビアホール２６５を製造する。
次に、４Ｄに示すように、パッケージングウエハ２１０の下部表面の全面にシード層２７０を積層してから、メッキを行なって接続電極２８０を製造する。

次に、図４Ｅに示すように、パッケージングウエハ２１０の下部表面の全面を研摩して接続電極２８０の一部およびシード層２７０を取除く。それから、ビアホール２６５内部を充填させた接続電極２８０と接続される電極２９０を製造する。
＜第３実施形態例＞
図５は本発明の他の実施形態に係るパッケージングチップの構成を示す模式図である。同図によるパッケージングチップは、パッケージングウエハ３１０、イメージセンサー３２０、メタル層３３０、グラスウエハ３４０、コーティング層３４５、ボンディング層３５０、空洞部３６０、第１シード層３７０、第１接続電極３８０、第１電極３９０、第１基板４１０、第２シード層４２０、第２接続電極４３０、第２電極４４０、バンプ４５０、パッド４６０、第２基板４７０を含んでいる。

同図において、パッケージングウエハ３１０、イメージセンサー３２０、メタル層３３０、グラスウエハ３４０、コーティング層３４５、ボンディング層３５０、空洞部３６０、第１シード層３７０、第１接続電極３８０、第１電極３９０は図３におけるパッケージングチップと同一構成であり、新たに第１基板４１０、第２シード層４２０、第２接続電極４３０、第２電極４４０、バンプ４５０、パッド４６０、第２基板４７０が加えられた。第１基板４１０はイメージセンサー２２０で撮像されたデータを処理する所定回路モジュール（図示せず）が搭載される。図５において、第１基板４１０内に回路モジュールが内蔵された場合を図示しているが、第１基板４１０の上部表面に製造される場合もある。一方、第１基板４１０の部分は図４Ａないし図４Ｅに図示した方法と同様に製造されることができる。即ち、回路モジュールの搭載された第１基板４１０をパッケージングウエハ３１０の下部表面に接合させる。それから第１電極３９０までに連結されるビアホールを製造してから、第２シード層４２０を積層及びメッキして第２接続電極４３０を製造する。その後、第１基板４１０の下部表面を研摩して第２シード層４２０および突出された第２接続電極４３０を取除いた後、第２電極４４０を製造する。図５において、第１基板４１０のみが図示されているが、それぞれ所定の回路モジュールが搭載された複数の基板を同じ方法に基づいてパッケージングウエハ３１０の下部表面に順次スタック（ｓｔａｃｋ）させることもできる。

一方、バンプ４５０、パッド４６０を用いて所定の第２基板４７０と接合させることもできる。第２基板４７０はマザーボード（ｍａｔｈｅｒ ｂｏａｒｄ）になる。
上記各実施形態によれば、次に様な作用効果を奏する。接続電極の製造のために使用されるシード層は、接続電極とパッケージングウエハとの間に位置する。これにより接続電極およびパッケージングウエハとの間に隙間が発生するのを防止する。よって、接続電極が形成されるビアホール内部にボイド（ｖｉｏｄ）が発生し、内部の不純物がさびて機器の故障を引き起こすことを阻止できる。また、外部からの電流により素子が破損したり隙間を介して流入した微細なゴミなどにより素子が誤動作するのを阻止できる。

また、メタル層とボンディング層との間にＵＢＭ層を備えることで、メタル層とボンディング層との接着性を高め、パッケージングウエハとベースウエハとを強固に接合することができる。
また、パッケージングウエハを極めて薄い厚さで研摩するので、ビアホールの深さも浅くなる。従って、シード層をビアホールの側面まで積層したとしても、メッキ速度の差異があまりない。よって、メッキ過程でボイドの発生を防止できる。例えば、ビアホールのアスペクト比が大きい場合（ビアホールの深さが深く開口幅が小さい場合）に、ビアホールの底部及び側面にシード層を形成すると、ビアホールの底部のめっきが完了する前にビアホール上部でめっきが完了してしまうなどして、ボイドが発生してしまう。しかし、本願によれば、ビアホールの深さが浅いため、ビアホール底部及びビアホール上部のめっきを同程度に行うことができ、ボイドの発生を防止することができる。

また、パッケージングウエハおよびベースウエハを結合させてからパッケージングウエハを研摩するので、パッケージングウエハの強度を高めることができる。よって、その研摩過程においてパッケージングウエハが破損するのを阻止できる。
また、シード層をビアホール側面に至るまで積層することにより、接続電極およびパッケージングウエハ間に隙間が発生するのを防止することができる。また、シード層をビアホールの底部にのみ形成するのではなく、側面にも形成することで、めっきの速度を速くし製造スピードを高めることができる。これにより、
また、パッケージングウエハの空洞部を貫通する形態で接続電極を製造すると、パッケージングチップ全体の面積を減らし小型化することができる。

上記のような効果により、パッケージングチップの歩留まりが向上し、単価を安くし、かつ信頼性を高めることができる。
＜第４実施形態例＞
図６は、本発明の更なる実施形態に係るパッケージングチップの構成を示す模式図である。同図によると、本パッケージングチップは、パッケージングウエハ１１０、空洞部１２０、メタル層１３０、ＵＢＭ１４０、ベースウエハ１５０、ボンディング層１５５、回路モジュール１６０、シード層１８０、接続電極１９０、および電極１９５を含む。

図６の構成は図１の構成と同一であるが、ＵＢＭ１４０層と回路モジュール１６０との電気的な接続において、図１ではバンプ１６５で接続される一方、図６においては連結パッドを用いて連結することができる。
これによって、パッケージングウエハ１１０、空洞部１２０、メタル層１３０、ＵＢＭ１４０、ベースウエハ１５０、ボンディング層１５５、回路モジュール１６０、シード層１８０、接続電極１９０、および電極１９５の機能は図１における説明と同一であるため詳説は省略する。

図６の連結パッド１４５は、ベースウエハ１５０上部の内側ボンディング層１５５と連結される。これによって、外部電源から供給される電気信号は電極１９５、接続電極１９０、シード層１８０、メタル層１３０、ＵＢＭ層１４０、内側ボンディング層１５５、連結パッド１４５を介して内部の回路モジュール１６０へ伝達することができる。
以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

本発明の一実施の形態に係るパッケージングチップの構成を示す模式図である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（１）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（２）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（３）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（４）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（５）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（６）である。 図１のパッケージングチップに対するパッケージング方法を説明するための模式図（７）である。 本発明の他の実施形態に係るパッケージングチップの構成を示す模式図である。 図３のパッケージングチップに対するパッケージング方法を説明するための模式図（１）である。 図３のパッケージングチップに対するパッケージング方法を説明するための模式図（２）である。 図３のパッケージングチップに対するパッケージング方法を説明するための模式図（３）である。 図３のパッケージングチップに対するパッケージング方法を説明するための模式図（４）である。 図３のパッケージングチップに対するパッケージング方法を説明するための模式図（５）である。 本発明の更なる実施形態に係るパッケージングチップの構成を示す模式図である。 本発明の更なる実施形態に係るパッケージングチップの構成を示す模式図である。

符号の説明

１１０ パッケージングウエハ
１２０ 空洞部
１３０ メタル層
１４０ ＵＢＭ層
１５０ ベース基板
１５５ ボンディング層
１８０ シード層
１９０ 接続電極
１９５ 電極

Claims (13)

1. ベースウエハと、
   前記ベースウエハの上部表面の所定領域に製造された所定の回路モジュールと、
   下部表面の所定領域に空洞部が形成され、前記空洞部内に前記回路モジュールが位置するよう前記ベースウエハと結合されたパッケージングウエハと、
   前記パッケージングウエハにて、前記空洞部が形成された領域の上部表面および下部表面を接続する接続電極と、
   前記接続電極および前記パッケージングウエハとの間に位置するシード層と、
   を含むことを特徴とするパッケージングチップ。
2. 前記パッケージングウエハの下部表面上の所定領域に積層されたメタル層と、
   前記メタル層上の所定領域に積層されたＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層と、
   前記ベースウエハの上部表面上の所定領域に積層され、前記ＵＢＭ層と接合することによって前記パッケージングウエハと前記ベースウエハとを結合させるボンディング層と、
   前記ＵＢＭ層および前記回路モジュールを接続するバンプと、
   を更に含むことを特徴とする請求項１に記載のパッケージングチップ。
3. 前記パッケージングウエハの下部表面上の所定領域に積層されたメタル層と、
   前記メタル層上の所定領域に積層されたＵＢＭ層と、
   前記ベースウエハの上部表面上の所定領域に積層され、前記ＵＢＭ層と接合されることによって前記パッケージングウエハと前記ベースウエハとを結合させるボンディング層と、
   前記ベースウエハの上部表面に沿って形成され、前記回路モジュールと接続される連結パッドと、
   を更に含むことを特徴とする請求項１に記載のパッケージングチップ。
4. ベースウエハ上に製造された所定の回路モジュールをパッケージングウエハを用いてパッケージングするパッケージング方法であって、
   (ａ)前記パッケージングウエハの下部表面をエッチングして空洞部を形成してから、前記パッケージングウエハ下部表面の所定領域にメタル層を積層するステップと、
   （ｂ）前記表面上の所定領域に前記回路モジュールが製造されたベースウエハを前記パッケージングウエハと結合させるステップと、
   （ｃ）前記パッケージングウエハの上部表面を研摩するステップと、
   （ｄ）前記パッケージングウエハを貫通して、前記メタル層まで連結される少なくとも１つのビアホールを製造するステップと、
   （ｅ）前記少なくとも１つのビアホールを介して前記パッケージングウエハの上部表面方向に露出されたメタル層、前記少なくとも１つのビアホール内部側面および前記パッケージングウエハ上部表面にシード層を積層するステップと、
   （ｆ）前記シード層を用いて前記少なくとも１つのビアホール内をメッキし少なくとも１つの接続電極を製造するステップと、
   （ｇ）前記パッケージングウエハの上部表面に積層されたシード層を取除いた後、前記少なくとも１つの接続電極と接続された電極を製造するステップと、
   を含むことを特徴とするパッケージング方法。
5. 前記（ｄ）ステップにおいて、前記空洞部内に前記少なくとも１つのビアホールを製造することを特徴とする請求項４に記載のパッケージング方法。
6. 前記（ｂ）ステップにおいて、
   前記パッケージングウエハの下部表面上に積層されたメタル層にＵＢＭ層を積層してからパターニングするステップと、
   前記ベースウエハの上部表面上の所定領域にボンディング層を積層するステップと、
   前記ＵＢＭ層および前記ボンディング層を接合するステップと、
   を含むことを特徴とする請求項５に記載のパッケージング方法。
7. グラスウエハと、
   前記グラスウエハの下部表面上の所定領域に積層されたボンディング層と、
   前記表面上の所定領域にメタルが積層され、前記ボンディング層と前記メタル層との間の接合により前記グラスウエハと結合するパッケージングウエハと、
   前記パッケージングウエハの上部表面上の所定領域に製造され、前記グラスウエハの下部表面および前記パッケージングウエハの上部表面との間に形成された所定の空洞部内に位置するイメージセンサーモジュールと、
   前記パッケージングウエハの上部表面に積層された前記メタル層および前記パッケージングウエハの下部表面を接続する少なくとも１つの接続電極と、
   前記少なくとも１つの接続電極および前記パッケージングウエハとの間に位置するシード層と、
   を含むことを特徴とするパッケージングチップ。
8. グラスウエハの上部表面に製造されたコーティング層と、
   前記パッケージングウエハの下部表面上に製造され、前記少なくとも１つの接続電極と接続される電極と、
   を含むことを特徴とする請求項７に記載のパッケージングチップ。
9. 前記パッケージングウエハの下部表面に順次スタック（ｓｔａｃｋ）され、所定回路モジュールが搭載された少なくとも１つの基板を更に含むことを特徴とする請求項８に記載のパッケージングチップ。
10. イメージセンサーをパッケージングするパッケージング方法であって、
    （ａ）グラスウエハの下部表面上の所定領域にボンディング層を積層するステップと、
    （ｂ）パッケージングウエハの上部表面に前記イメージセンサーモジュールを搭載するステップと、
    （ｃ）前記パッケージングウエハの上部表面上の所定領域にメタル層を積層するステップと、
    （ｄ）前記ボンディング層および前記メタル層を接合させ、前記グラスウエハの下部表面および前記パッケージングウエハの上部表面との間に形成された所定の空洞部内に前記イメージセンサーモジュールが位置すべく、前記グラスウエハおよび前記パッケージングウエハを結合させるステップと、
    （ｅ）前記パッケージングウエハの下部表面を研摩するステップと、
    （ｆ）前記パッケージングウエハを貫通して、前記メタル層まで連結される少なくとも１つのビアホールを製造するステップと、
    （ｇ）前記少なくとも１つのビアホールを介して前記パッケージングウエハの下部表面方向に露出されたメタル層、前記少なくとも１つのビアホール内部側面および前記パッケージングウエハの下部表面上にシード層を積層するステップと、
    （ｈ）前記シード層を用いて前記少なくとも１つのビアホール内をメッキし少なくとも１つの接続電極を製造するステップと、
    を含むことを特徴とするパッケージング方法。
11. 前記パッケージングウエハの下部表面に積層されたシード層を取除いた後、前記少なくとも１つの接続電極と接続された電極を製造するステップを更に含むことを特徴とする請求項１０に記載のパッケージング方法。
12. 前記グラスウエハの上部表面にコーティング層を製造するステップを更に含むことを特徴とする請求項１１に記載のパッケージング方法。
13. 所定の回路モジュールが搭載された少なくとも１つの基板を前記パッケージングウエハの下部表面に順次スタックするステップを更に含むことを特徴とする請求項１１に記載のパッケージング方法。

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