JP2005268701A - 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法 - Google Patents

Abstract

【課題】製造が容易で、小型化薄型化が可能で、半導体チップのファインピッチ化に対応可能な実装形態をもち、積層が容易な半導体装置を提供する。
【解決手段】この積層モジュールは、樹脂基板に形成されたキャビティ内に第１及び第２の半導体チップ４をフェースアップで形成してなる２層の半導体装置Ｈ１，Ｈ２と、半田ボール１７を有する多層配線構造基板１０とを異方性導電フィルム２０を介して相互接続してなる薄型の積層モジュールである。
【選択図】図１

Description

本発明は、半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法に係り、特に、三次元的に半導体チップを重ね合わせた高密度のスタックモジュール構造に最適な実装構造に関するものである。

近年、携帯電話、ノートパソコンなどの小型薄型化、軽量化に伴い、これらに搭載されるデバイスの小型化、および高機能化も進む一方である。このような状況の中で、半導体装置自体の小型化に加え、実装面積の低減は大きな課題となっている。

しかしながら、一定面積の基板上に二次元的に半導体装置を搭載する限りは搭載できる量にも限界があった。
そこで、より高密度の実装を実現するために、半導体チップを三次元的に積層して実装密度を上げるという試みもなされている。この半導体装置によると、単位面積当たりの実装面積は飛躍的に向上するが、積層できる部品は限られており、また積層作業にも手間がかかるという問題がある。

そこで、半導体チップを三次元的に高密度に実装すべく、図１５に示すように、絶縁性基材１０３に設けられた凹部１０５に半導体チップＳ１〜Ｓ４を搭載した半導体装置Ｈ１〜Ｈ４を、外部基板４０１上に２以上に積層してなる多層構造の半導体装置が提案されている(特許文献１)。この半導体装置では、絶縁性基材に設けられた各凹部１０５にフェースダウンで半導体チップＳ１〜Ｓ４がそれぞれ搭載されており、絶縁性基材１０３内に設けられた電気的導通路Ｄ１〜Ｄ４を介して、各半導体装置Ｈ１〜Ｈ４の半導体チップＳ１〜Ｓ４と外部基板４０１の端子１１１とがそれぞれ導通されてなる積層モジュールを構成している。

この構造によれば、積層される半導体装置は、下層になるほどその電気的導通路の数が増加するが、上記電気的導通路は、絶縁性基材内に設けられた導体回路によって電気的接続を行なうようにすれば、この導体回路の形成に応じてこの電気的導通路を自在に形成できるようになる。したがって、該電気的導通路を絶縁性基材内に近接させ、高密度に形成できるようになり、半導体素子配線のファインピッチ化に対応できるようになる。

しかしながら、半導体チップは凹部にフェースダウンで装着されており、半導体チップを絶縁性基材１０３の凹部１０５に形成された導体パターンからなる導通路１０６に接続するように位置決めする必要がある。実際には、半導体チップの端子部（半田ボール）１２０を絶縁性基材１０３に形成された導体パターンからなる導通路１０６に１対１接続する必要がある。

この場合、半導体チップの端子部１２０は凹部１０５に形成された導通路１０６としての導体パターンと接続しなければならないため、接続マージンを考慮するとファインピッチ化は極めて困難であり、これが小型化を阻む原因となる。
また、凹部１０５に半導体チップを搭載する際、端子部１２０は半導体チップの影になってみえないため、ファインピッチ化に対応するためには位置決めが極めて困難であり、画像処理技術を用いた高価な位置決め装置を用いて、位置合わせを行なうなど、多額の設備投資が必要であるという問題があった。

また、ここで用いられる基材１０３は凹部１０５に導通路が位置するように多層配線を形成することを必要とし、これも半導体装置の薄型化を阻む原因となる。
さらには、基材の凹部に露呈するように多層配線を形成しなければならないため、基材自体の製造上の問題も多々あり、基材材料の選択自由度が少なくなるという問題もある。

特開平７−１０６５０９号公報

このように、上記実装形態では、取り扱い性は向上し、凹部を構成する収納部に半導体チップが収納されているため、半導体装置としての強度は向上するものの、製造作業性が悪い上、小型化薄型化には限界があり、多層化には限界があった。
また、多層積層構造を実現するには、上層の半導体装置を支えるためにも機械的強度が必要であり、機械的強度の向上も、多層積層型半導体装置（積層モジュール）の形成において大きな課題となっている。
本発明は、前記実情に鑑みてなされたもので、製造が容易で、小型化薄型化の可能な半導体装置を提供することを目的とする。
また、半導体チップのファインピッチ化に対応可能な実装形態をもつ半導体装置を提供することを目的とする。
さらにまた積層の容易な半導体装置を提供することを目的とする。
製造が容易で小型の積層モジュールを提供することを目的とする。

なお、以下の説明において、「導体部」は、配線パターンのみならず、電極、リードなどを包含する広い概念を示す。また、「端子」は、電極、パッド、ランドなどの概念を包含する。
さらに、「凹部」については、半導体素子を収納して搭載できるものであれば、その形状、大きさは特に限定されず、この凹部は少なくとも１つ形成されていればよい。

そこで本発明の半導体装置は、表面にキャビティを有する基板と、前記キャビティ内に収納された半導体チップと、前記半導体チップに接続された外部接続端子とを備え、前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、前記外部接続端子が、前記キャビティ形成面側に配置されるとともに、前記外部接続端子の少なくとも一つに接続された導体部が前記基板の前記キャビティ形成面以外の面に導出されたものである。

この構成により、電極形成面はキャビティの開口面側に形成されているため、外部接続端子の形成が容易であり、ファインピッチでの形成が可能となるため、小型化が可能となる。また、基板自体は多層配線構造をもたなくてもよいため、構造が簡単であり、薄型化が容易である。
また、外部接続端子の少なくとも一つに接続された導体部が基板のキャビティ形成面以外の面に導出されているため、これらの半導体装置を積層し、この導体部を介して半導体装置同士を相互接続するなど、半導体装置同士の接続が容易である。

また、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
さらにまた、半導体チップ表面側で、外部接続端子が形成されるため、配線の自由度が高い。また、電極形成面はキャビティの開口面側に形成されているため、キャビティへの収納に際し電気的接続のための位置決めは不要であり、高度の画像処理装置を要することなく実装が可能である。また半導体チップは基板に形成されたキャビティ内に収納され、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。

また、この半導体装置は、導体部が、キャビティ形成面から基板の前記キャビティ形成面に対向する対向面まで、前記基板を貫通するスルーホールを備えたものを含む。
この構成により、積層により、半導体装置間の相互接続が容易となる。

また、この半導体装置は、前記スルーホールに接続するように前記対向面に突出せしめられた接続用端子を備えたものを含む。
この構成により基板の外部接続端子を介して相互接続可能なように直接接合することができる。

また本発明の半導体装置は、前記基板の前記キャビティ形成面と、前記半導体チップの表面とは同一面上にあるものを含む。
この構成により、外部接続端子形成面が平坦であるため、外部接続端子の形成が容易でよりファインピッチ化が可能となる。

また本発明の半導体装置は、前記外部接続端子が、前記基板の前記キャビティ形成面と、前記半導体チップの表面とに形成された突出部であるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。

また本発明の半導体装置は、前記外部接続端子が、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを介して前記基板上に導出されたものを含む。
この構成により、積層した場合の相互接続がこの導体パターンを介して実現可能となる。

また本発明の半導体装置は、前記外部接続端子が、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出されるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。

また本発明の半導体装置は、前記半導体チップが前記キャビティ内に絶縁性樹脂を介して固着されるものを含む。
この構成により、半導体チップはより強固にキャビティ内に固着される。

また本発明の半導体装置は、前記半導体チップが前記キャビティとの間に空隙を有するものを含む。
この構成により、基板と半導体チップとの線膨張率が異なる場合にはこの空隙がバッファとなり、基板クラックが生じるのを防止することができる。また、基板が導電性基板である場合には、この空隙の存在により浮遊容量の増大を防ぐことができる。

また本発明の半導体装置は、前記基板が絶縁性基板であるものを含む。
この構成により、外部接続端子や導体部の形成に際し自由度が高いものとなる。

また本発明の半導体装置は、前記基板がセラミック基板であるものを含む。
この構成により、機械的強度の向上をはかることができる。

また本発明の半導体装置は、前記基板が樹脂基板であるものを含む。
この構成により、キャビティの成型が容易となる。

また本発明の半導体装置は、前記基板が配線部を含む。
この構成により、配線の自由度が増大する。

また本発明の半導体装置は、前記配線部が、前記半導体チップの側周部に配置されており、前記半導体チップの側面で電気的に接続されたものを含む。
この構成により、配線部を形成するために基板の厚さを増大することなく、形成することができ、半導体装置全体としての小型化が可能となる。

また本発明の半導体装置は、前記基板が、半導体基板であるものを含む。
この構成により、線膨張率を半導体チップに近いものとすることができる。また半導体基板内に不純物拡散層を形成することにより貫通孔を形成することなく基板のキャビティ形成面側と対向面側を貫通する導体部を形成することが容易となる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。また、信号処理回路などの能動素子の集積された半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となり、しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの端子を形成するようにしてもよい。

また本発明の半導体装置は、前記半導体チップは絶縁部を介して前記キャビティに収納されたものを含む。
この構成により、短絡を防止し、信頼性の向上をはかることができる。

また本発明の半導体装置は、前記基板が、導電性基板であるものを含む。
この構成によれば、基板全体を接地端子として用いることができる。

また本発明の積層モジュールは、上記半導体装置を積層してなり、隣接する２つの前記半導体装置が前記外部接続端子を介して相互接続されたものを含む。
この構成により、自在に複数層の積層構造体が形成可能であり、実装面積の低減をはかることができる。

また本発明の積層モジュールは、前記半導体装置が、前記基板の外径が等しくなるように形成されているものを含む。
この構成により、基板の外径を同一にし、キャビティの形状のみを変えることにより、安定した積層が可能となり、多数の積層も容易となる。また、キャビティの大きさ形状のみを搭載する半導体チップに応じて変化すればよいため、積層が容易で外観もよく、短時間での実装が容易である。

また本発明の積層モジュールは、隣接する２つの前記半導体装置が、導電部と絶縁部とを備えた接続用シートを介して相互接続されたものを含む。
このようにすれば、２つの半導体装置の固着と外部接続用端子間の電気的的接続が同時に可能となる。接続用シートを介在させるようにすれば、外部接続端子の形状にも自由度を得ることができる。

また本発明の積層モジュールは、前記接続用シートが、線膨張係数が、隣接する２つの前記半導体装置の基板の線膨張係数の中間値をもつように構成されたものを含む。
この構成により、接続用シートによって線膨張係数の差に起因する応力が緩和され、信頼性の高い積層構造が実現される。

また本発明の積層モジュールは、前記接続用シートは、絶縁性樹脂からなる絶縁部と、前記絶縁部を貫通する貫通孔に充填された導電ペーストからなる導電部で構成されたものを含む。
この構成により、容易に接続可能である。また望ましくはこの接続用シートが可撓性をもつようにすればよい。

また本発明の積層モジュールは、隣接する２つの前記半導体装置が前記半導体装置の少なくとも一方の基体の側面に形成された導体部を介して相互接続されたものを含む。
この構成により、この導体部を介して相互接続するようにすれば半導体装置同士の積層が容易となる。

また本発明の半導体装置の製造方法は、基板表面に形成されたキャビティ内に、前記基板のキャビティ形成面側に電極形成面がくるように、半導体チップを搭載する工程と、前記電極形成面に外部接続端子を接続する工程と、前記基板の前記キャビティ形成面以外の面に、外部接続端子の少なくとも一つに接続される導体部を形成する工程とを含む。
この構成により、半導体チップを樹脂封止のための熱工程を経ることなく実装することができ、熱による半導体チップの劣化を防止することができる上、各半導体装置の外部接続端子同士の接着は上記導体部で容易に達成可能である。

また本発明の半導体装置の製造方法は、前記半導体チップを搭載する工程の後、前記半導体チップの前記電極形成面と前記基板のキャビティ形成面に、再配列配線を形成する工程を含む。
この構成により、外部接続端子形成面が平坦であるため、容易に再配列配線を形成することができる。

また本発明の半導体装置の製造方法は、前記再配列配線を形成する工程が、前記電極形成面の一部に開口部を有する絶縁性パターンを形成する第１の印刷工程と、前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの電極と接続するように導体パターンを形成する第２の印刷工程とを含むものを含む。
この構成により、ウェットプロセスを経ることなく形成することができるため、大規模な設備なしに実装することができ、組立てメーカーでの自由実装が可能となる。

また本発明の半導体装置の製造方法は、前記電極形成面の一部に開口部を有する絶縁性層を形成する工程と、前記絶縁性層の上層に前記開口部を介して前記半導体チップの電極と接続するように導電性微粒子を吹き付ける工程とを含む。
この方法によれば、水平面のみならず。垂直面に対しても、インクジェット法により高精度の導電性部が作業性よく形成可能である。

また本発明の半導体装置の製造方法は、前記再配列配線を形成する工程が、前記再配列配線層の形成されたテープ状体を前記基板のキャビティ形成面および前記半導体チップの電極形成面に貼り付ける工程を含む。
この方法によれば、半導体チップが実装時に受ける熱を最小限に抑えることができ、高効率で信頼性の高い実装が可能となる。またテープ状体の構造を選択することにより、再配列配線も自在に形成可能となる。

また本発明の積層モジュールの製造方法は、少なくとも２つの半導体装置を積層する工程と、前記半導体装置の基体のキャビティ形成面以外の面に導体パターンを印刷することにより前記２つの半導体装置を電気的に接続する工程を含む。
この構成により、

本発明によれば、薄型で信頼性の高い半導体装置を形成することができる。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置を用いた積層モジュールの断面図を図１に示す。図２は図１の積層モジュールの積層工程を示す図である。また図３および図４はここで用いられる半導体装置の断面図及び下視図である。
この積層モジュールは、樹脂基板１に形成されたキャビティ２内に第１及び第２の半導体チップ４をフェースアップで形成してなる２層の半導体装置Ｈ１，Ｈ２と、半田ボール１７を有する多層配線構造基板１０とを異方性導電フィルム２０を介して相互接続してなる薄型の積層モジュールである。

ここで用いられる第１および第２の半導体装置Ｈ１，Ｈ２のうち第１の半導体装置Ｈ１は図３に示すように０．９ｃｍ×０．９ｃｍ×０．２ｍｍ（深さｄ）のキャビティ２を形成した、１ｃｍ×１ｃｍ×０．４ｍｍ（厚さｔ）のガラスエポキシ樹脂からなる樹脂基板１に、ポリビニルブチラールなどのエポキシ系樹脂からなる熱硬化性樹脂層３を介して半導体チップ４を搭載したもので、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで搭載したことを特徴とするものである。これら第１及び第２の半導体チップうち下層側に位置する第１の半導体チップＨ１では、外部接続端子５、６は、前記キャビティ形成面１ｃ側に位置する半導体チップ４の表面および前記基板のキャビティ形成面に配設される一方、スルーホールＨを介してキャビティ形成面１ｃの裏面側にも金属パッドからなる外部接続端子５ｃ、６ｃとして形成されている。
また第１及び第２の半導体チップうち上層側に位置する第２の半導体チップＨ２では、外部接続端子５、６は、第１の半導体チップ側のみに形成されている。
なお第１および第２の半導体チップは、キャビティ形成面に対向する面に外部接続端子としてのパッド５ｃ、６ｃが形成されているか否かで異なるのみで、他部については同様の構造をとるものである。

この半導体チップ４は、図示しない再配列配線を介してチップ表面全体に接続用パッド５ａを形成してなり、この接続用パッド５ａとこの接続用パッド５ａ上に形成された金製のバンプ５ｂとで外部接続用端子５を構成している。また、キャビティ形成面１ｃに形成された外部接続用端子６も接続用パッド６ａとこの接続用パッド６ａ上に形成された金製のバンプ６ｂとで構成されている。そして第１の半導体チップＨ１の樹脂基板１は、キャビティ形成面に形成された外部接続端子５，６からこれに対向する面に貫通するスルーホールＨを有しこの内部に充填された導電性材料を介して接続されたパッド５ｃ、６ｃを備えており、両面の外部接続端子が相互接続できるようになっている。

そして多層配線構造基板は、３層の配線層１１が樹脂フィルム１４に形成されたスルーホール１３に形成された導電材１２を介して接続されており、マザーボード（図示せず）側には接続用パッド１５ａを帰して半田ボール１７が形成されており、半導体チップ４側には接続用パッド１５Ｓが形成されている。
またこの接続用パッド１５Ｓは異方性導電フィルム２０を介して半導体装置の外部接続端子５，６に接続される。

次にこの積層モジュールで用いられる半導体装置の製造方法について説明する。
まず図５（ａ）に示すように、キャビティ２及びスルーホールＨを持つようにガラスエポキシ樹脂を成型した樹脂基板１を用意する。ここでスルーホールＨ内には吸引法により一方の面から吸引しつつ他方の面から導電性ペーストを供給することにより、スルーホール内部を導体化しておく。

次いで図５（ｂ）に示すように、この樹脂基板１のキャビティ形成面１ｃに銀ペーストを用いたスクリーン印刷法により接続用パッド６ａを形成しこの上に金バンプ６ｂを形成する。この例では、この接続用パッド６ａおよび金バンプ６ｂからなる外部接続端子は、電気的には接続されておらず、支持体として作用するだけである。またパッドを枠に沿って帯状に形成して帯状導電体層とし、これをグランド電位に接続しておくようにしても良い。これにより、不要輻射に起因するノイズの低減をはかることが可能となる。

そして図５（ｃ）に示すように、接続用パッド５ａおよび金バンプ５ｂを形成した半導体チップ４を、樹脂基板１のキャビティ２に搭載する。
ここでは熱硬化性樹脂層３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、半導体チップ４をフェースアップで配置し、１５０℃程度に加熱することにより、図５（ｄ）に示すように、図３および図４に示した半導体装置が形成される。

このようにして形成された第１及び第２の半導体装置Ｈ１，Ｈ２を、図２に示すよう異方性導電フィルム２０を介して積層すると共に、更にこの下層に異方性導電フィルムを介して多層配線構造基板１０を固着することにより、図１に示した積層モジュールが形成される。ここで多層配線構造基板１０はフレキシブル基板であってもよい。

これらの半導体装置は同一の外径を持つように形成されるため、使用する半導体チップに応じて、キャビティの大きさのみを変化させ、異方性導電フィルムなどにより容易に積層可能であるため、汎用性が高く、組立てメーカーで部品を組み合わせて実装するのに公的である。

この半導体装置は、電極形成面４ｅがキャビティ２の開口面側に形成されているため、外部接続端子５，６の形成が容易である。
また、この方法では半導体チップ上の外部接続端子はウェハレベルで形成することができるため、ファインピッチでの形成が可能となる。

また、基板自体は多層配線構造をもたなくてもよく、樹脂成型品を用いることができるため構造が簡単で、薄型化が容易である。

また、外部接続端子は半導体チップの電極形成面側に形成されるため、深さ方向の配線距離が短くてすむことになり、多数の半導体装置を積層するような場合にも、フリップチップ実装の場合に比べ、配線長の総和が低減され、寄生抵抗の低減を図ることができる。従って、特に高周波回路素子などにおいて有効である。

さらにまた、半導体チップ４表面側に、外部接続端子５，６が形成されるため、配線の自由度は高いものとなる。また、電極形成面はキャビティの開口面側に形成されているため、図５（ｃ）に示したように、キャビティ２への半導体チップ４を収納する際にも電気的接続のための位置決めは不要であり、キャビティ内壁に熱硬化性接着剤３を介して固着すればよい。また半導体チップ４は基板に形成されたキャビティ２内に収納されて、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。
加えて、この半導体装置構造は、半導体チップを樹脂封止のための熱工程を経ることなく形成することができ、熱による半導体チップの劣化を防止することができる。

なおここで接続用パッドとしては、膜厚２０μｍ程度の銅パターンからなる配線パターンを形成する。なおこの銅パターンの表面に形成されるバンプは金に限定されることなく、熱圧着法に適したＮｉめっき等でもよい。この半田ボールは鉛フリー半田であることが望ましい。

また、本実施の形態では、外部接続端子はキャビティへの装着前に形成されているため、装着後の半導体チップ４の表面と、キャビティ形成面とは必ずしも同一高さとなっていなくてもよい。

（実施の形態２）
前記実施の形態１で用いた第１の半導体装置では、樹脂基板１に形成された接続用パッド６ａおよび金バンプ６ｂからなる外部接続端子は半導体チップ４とは電気的に接続せず、スルーホールＨを介して上層の第２の半導体チップとの接続に用いているだけであるが本実施の形態では、図６および図７に示すように、半導体チップ４表面から樹脂基板１表面に伸長する導体パターン２６Ｓによって半導体チップと電気的に接続されていることを特徴とする。また、この導体パターン２６Ｓおよび接続用パッドは、キャビティに半導体チップを搭載した後、同一工程で半導体チップ上及び基板上に形成されることを特徴とする。例えば、この導体パターン２６Ｓおよび接続用パッドは、キャビティに半導体チップを搭載した後、スパッタリング法によって形成される。そして金バンプは表面をレジスト（図示せず）被覆した状態で無電解めっきを行なうことによって形成される。なお図７に示すように、半導体チップ上の外部接続端子２５は導体パターン２６Ｓを介して基板上の外部接続端子２６と電気的に接続されており、配線長が長くなるのを防止している。なお半導体チップの外部接続端子形成面の裏面側にも金属パッドからなる外部接続端子５ｃ、６ｃが形成されている。

次にこの半導体装置の製造方法について説明する。
まず図８（ａ）に示すように、スルーホールＨおよびキャビティ２を持つように成型したガラスエポキシ基板１を用意する。
次いで図８（ｂ）に示すように、キャビティ２に、半導体チップ４を搭載する。ここでは熱硬化性樹脂層３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、半導体チップ４をフェースアップで固定する。
この後図８（ｃ）に示すように、銀ペーストを用いたスクリーン印刷法により接続用パッド２５ａおよび２６ａを形成する。なお、相互接続用の導体パターン２６Ｓを含むように形成され、外部接続端子の形成される領域以外はポリイミド樹脂等の絶縁性樹脂で被覆する。
そして図８（ｄ）に示すように、更にこの接続用パッド上に金バンプ２５ｂ、２６ｂを形成し、図６及び７に示したような半導体装置が形成される。

この方法によれば、平坦面上に半導体チップ表面から樹脂基板表面に伸長するように、導体パターンを形成すると共に、この上にバンプを形成しているため半導体チップ上と基板上とに対し同時に外部接続端子を形成することができる。また、配線の自由度が高い。
また、平坦面上に成膜することによって形成されるため、ファインピッチでの形成が用意に可能となる。

この場合も、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。

また前記外部接続端子が、基板上にも形成されるため、外部接続端子形成面が増大し、端子間距離の増大を図ることが可能となる。

なお、基板として樹脂基板を用いる場合には、多層配線の形成が容易であり、配線部を、半導体チップの側周部に配置しておくことにより、基板の厚さを増大することなく、配線を持つ基板を形成することができ、半導体装置全体としての小型化が可能となる。
またこの場合、半導体チップの側面で基板との電気的接続をもつようにしてもよい。

（実施の形態３）
前記実施の形態１および２では、外部接続端子は接続用パッドと金バンプとで構成したが、本実施の形態では図９に示すようにこの金バンプ５ｂ上に半田ボール７を実装するようにしてもよい。
これにより、半田リフロー工程で２５０度程度に加熱するのみでマザーボードの配線パターン上に容易に実装可能となる。

（実施の形態４）
前記実施の形態１乃至３では、外部接続端子は、キャビティ形成面からこれと対向する面に外部接続端子を形成し、他の半導体装置との接続を行なうようにしたが、本実施の形態では図１０に示すように、導体パターン６ｐがキャビティ形成面から基板の側面に伸長するように形成されたことを特徴とする。
この構成により、上層または下層に他の半導体装置を積層するような場合にもこの導電パターンを介して相互接続を行なうことが可能となる。
この場合、インクジェットＤのノズルを２個用いて２つの面に同時に導電性微粒子を配置するようにし、容易に形成可能である。
また、実施の形態１乃至３では、外部接続端子は基板上のキャビティ形成面にも形成したが、本実施の形態では、半導体チップ４上にのみ外部接続端子５を形成し、導体パターン６ｐが側面に伸長するように形成している。
この場合は、外部接続端子のピッチ自体は大きくすることはできないが、外部接続端子の形成が容易であり、かつフェースダウンの場合のように位置決めが不要であるため結果として、ファインピッチのパターン形成が可能となり、小型化が可能となる。

（実施の形態５）
前記実施の形態２では、図１１（ａ）乃至（ｄ）に示すように、外部接続端子はスパッタリング法および無電解めっき法で形成したが、本実施の形態では、スクリーン印刷法によって、ウェットプロセスを経ることなく形成するものである。
即ち図１１（ａ）及び（ｂ）の工程は前記実施の形態２と同様であり、キャビティ２を有するセラミック基板１Ｓに、更にスルーホールＨを形成し、この後熱硬化性接着材３を介して半導体チップ４を固定する。
この後、図１１（ｃ）に示すように、絶縁性ペーストを用いて絶縁性パターン８をスクリーン印刷により印刷形成する。このとき半導体チップ４表面のパッド（図示せず）が露呈するようにする。
さらに、図１１（ｄ）に示すように、導電性ペーストを用いて導電性パターン９をスクリーン印刷により印刷形成する。このとき半導体チップ４表面のパッドが露呈するようにする。そして、この半導体チップを裏返し、スルーホールＨに導電性ペーストを充填するとともに、パッド６０をスクリーン印刷により形成する。

このようにしてウェットプロセスを経ることなく極めて容易に形成することが可能となる。
この場合、スクリーン印刷法では、半導体チップ表面と基板のキャビティ形成面とは同一表面であるのが望ましいが、段差がある場合はインクジェット法などを用いるようにすれば、高精度の導電性パターンが形成でき、電極パッドあるいはバンプの形勢も可能となる。

（実施の形態６）
前記実施の形態５では、スクリーン印刷法により外部接続端子を形成したが、インクジェットによって形成してもよい。本実施の形態では、前記実施の形態１で形成した接続用パッド５ａ，６ａ上に図１２に示すように、ディスペンサＤノズルから導電性微粒子を溶媒に分散した分散液滴を吐出することにより接続用パッド上に導電性微粒子を配置し、突出部７ｄを形成している。
このようにして制御性よく導電性の突出部７ｄが形成される。

（実施の形態７）
前記実施の形態では基板として絶縁性基板を用いたが、本実施の形態では、基板として、シリコン基板などの半導体基板を用いたことを特徴とする。例えば多結晶シリコンを基板として用いた場合について説明する。
この半導体装置は、図１３に示すように、厚さ０．２ｍｍ程度のシリコン基板５１を基板として用い、０．２ｍｍ深さ程度のキャビティ５２を形成し、キャビティ内壁を熱酸化により薄く酸化し酸化シリコン膜５３を形成し、直接接合により厚さ０．２ｍｍ程度のシリコン基板５４を接合し、キャビティ形成面および半導体チップ表面に配線パターンおよびパッド、外部接続端子としての半田ボール５７とを形成したものである。なおキャビティ形成面の裏面側にも配線パターン５５ｒが形成されている。

次にこの半導体装置の製造方法について説明する。
まず、図１４（ａ）に示すように、厚さ０．２ｍｍ程度のシリコン基板５１を基板として用い、フォトリソグラフィを用いてエッチングを行なうことにより０．２ｍｍ深さ程度のキャビティ５２を形成する。

そして、図１４（ｂ）に示すように、キャビティ内壁を熱酸化により薄く酸化し酸化シリコン膜５３を形成するとともに、周縁部の電気的接続を必要とする領域に両面から高濃度の不純物拡散を行い、拡散層６０Ｓを形成する。

この後、図１４（ｃ）に示すように、キャビティ内壁に、外壁を鏡面研磨した厚さ０．２ｍｍ程度のシリコン基板５４を直接接合により接合する。
そして、図１４（ｄ）に示すように、このキャビティ形成面および半導体チップ表面にＣＶＤ酸化膜５８を形成し、スルーホールを形成する。

さらにこの上層に、スパッタリング法により配線パターン５５を形成する。そしてこの上層にポリイミド膜などの表面保護膜５９を形成した後、配線パターンにコンタクトするように、図１５（ｅ）に示すように、コンタクトパッド５６を形成する。
そして最後に、このコンタクトパッド５６を覆うように半田ボール５７を形成し、図１３に示した半導体装置が形成される。

この構成により、線膨張率を半導体チップに近いものとすることができ、熱膨張率の差により、温度変化時にクラックが発生したりすることなく、温度変化に対しても信頼性の高いものとなる。

また、ＣＶＤ酸化膜および配線パターンなどで構成される再配列配線の形成を含めて薄膜プロセスで一体的に形成できるため、製造が容易である。

さらにまた、この場合、半導体基板内に不純物拡散層を形成することにより、貫通孔を形成することなく基板のキャビティ形成面側と対向面側あるいは他の面を貫通する導体部を形成することが容易となる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。

またフォトリソグラフィを用いて容易に微細かつ高精度のキャビティ寸法制御が可能である上、再配列配線を含めた配線構造及び外部接続端子が極めて高精度に形成可能であるため微細化が容易となる。

そしてまた、信号処理回路などの能動素子の集積された半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となる。しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの端子を形成するようにしてもよい。

なお、本発明の半導体装置は、ガラスエポキシ基板の他、アラミド樹脂、ＢＴレジン等の樹脂系基板を用いてもよい。
さらにまたアルミナセラミック、ガラスセラミックなどのセラミック系基板を用いてもよい。
さらにまた、基板をニッケル基板、ステンレス基板、銅基板などの導電性基板で構成してもよい。この場合、基板全体を接地端子として用いることができる。

ここで用いられる半導体チップとしては、バイポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど、シリコン基板やガリウム砒素などの化合半導体基板を用いたデバイスに適用可能である。
また、リチウムニオベート、リチウムタンタレートなどの単結晶圧電基板を用いてもよい。

また導電性基板や半導体基板を用いる場合には、前述したように、キャビティ内壁に酸化膜を形成するなど、表面を絶縁化しておくのが望ましい。

また、半導体チップ表面は通常酸化シリコン膜、窒化シリコン膜などで被覆されているが、ベアで用いられるため、保護のためにこの上層を封止樹脂で全面コーティングしておくようにするのが望ましい。

また、パッド材料としてはＣｕ，Ａｕ，Ａｇ，Ａｌ，Ｃｕ／Ｎｉ／Ａｕ等が適用可能である。更にバンプ材料としては半田層、Ａｕめっき、Ａｕスタッドバンプ、Ｎｉ、Ｃｕボールなどが適用可能である。

本発明の半導体装置は、小型でかつ機械的強度が高く、積層が容易で高精度のパターン形成が可能であることから、携帯電話やノートパソコンのみならず、種々の電子機器への適用が可能である。

本発明の実施の形態１における積層モジュールを示す断面図である。 本発明の実施の形態１の積層モジュールの実装前の状態を示す図である。 本発明の実施の形態１の積層モジュールで用いられる半導体装置を示す断面図である。 本発明の実施の形態１の半導体装置の下視図である。 本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態２の半導体装置の下視図である。 本発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。 本発明の第３の実施の形態における半導体装置を示す断面図である。 本発明の第４の実施の形態における半導体装置を示す断面図である。 本実施の形態５の半導体装置の製造工程を示す断面図である。 本実施の形態６の半導体装置を示す断面図である。 本実施の形態７の半導体装置を示す断面図である。 本実施の形態７の半導体装置の製造工程を示す断面図である。 従来例の半導体装置を示す要部説明図である。

符号の説明

Ｈ１ 第１の半導体装置
Ｈ２ 第２の半導体装置
２０ 異方性導電フィルム
１０ 多層配線基板
１ 樹脂基板
２ キャビティ
３ 熱硬化性樹脂層
４ 半導体チップ
５ 外部接続端子
６ 外部接続端子
１ｃ キャビティ形成面
４ｅ 電極形成面

Claims (27)

1. 表面にキャビティを有する基板と、
   前記キャビティ内に収納された半導体チップと、
   前記半導体チップに接続された外部接続端子とを備え、
   前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、
   前記外部接続端子が、前記キャビティの形成面側に配置されるとともに、
   前記外部接続端子の少なくとも一つに接続された導体部が前記基板の前記キャビティ形成面以外の面に導出された半導体装置。
2. 請求項１に記 載の半導体装置であって、
   前記導体部は、前記キャビティ形成面から基板の前記キャビティ形成面に対向する対向面まで、前記基板を貫通するスルーホールを備えた半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記スルーホールに接続するように前記対向面に突出せしめられた接続用端子を備えた半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置であって、
   前記基板の前記キャビティ形成面と、前記半導体チップの表面とは同一面上にある半導体装置。
5. 請求項１乃至４のいずれかに記載の半導体装置であって、
   前記外部接続端子は、前記基板の前記キャビティ形成面と、前記半導体チップの表面とに形成された突出部である半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記外部接続端子は、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体部を介して前記基板上に導出されたものを含む半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記外部接続端子は、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体部を含む再配列配線部を介して導出される半導体装置。
8. 請求項１乃至７に記載の半導体装置であって、
   前記半導体チップは前記キャビティ内に絶縁性樹脂を介して固着される半導体装置。
9. 請求項１乃至７に記載の半導体装置であって、
   前記半導体チップは前記キャビティとの間に空隙を有するように配置された半導体装置。
10. 請求項１乃至７に記載の半導体装置であって、
    前記基板は絶縁性基板である半導体装置。
11. 請求項１０に記載の半導体装置であって、
    前記基板はセラミック基板である半導体装置。
12. 請求項１０に記載の半導体装置であって、
    前記基板は樹脂基板である半導体装置。
13. 請求項１０に記載の半導体装置であって、
    前記基板が配線部を含む半導体装置。
14. 請求項１０に記載の半導体装置であって、
    前記配線部は、前記半導体チップの側周部に配置されており、前記半導体チップの側面で電気的に接続された半導体装置。
15. 請求項１乃至９に記載の半導体装置であって、
    前記基板は、半導体基板である半導体装置。
16. 請求項１５に記載の半導体装置であって、
    前記半導体チップは絶縁部を介して前記キャビティに収納された半導体装置。
17. 請求項１乃至９に記載の半導体装置であって、
    前記基板は、導電性基板である半導体装置。
18. 請求項１乃至１７に記載の半導体装置を複数積層した積層モジュールであって、
    隣接する２つの前記半導体装置が前記外部接続端子を介して相互接続された積層モジュール。
19. 請求項１８に記載の積層モジュールであって、
    前記半導体装置は、前記基板の外径が等しく形成されている積層モジュール。
20. 請求項１８または１９に記載の積層モジュールであって、
    隣接する２つの前記半導体装置は、導電部と絶縁部とを備えた接続用シートを介して相互接続された積層モジュール。
21. 請求項２０に記載の積層モジュールであって、
    前記接続用シートは、線膨張係数が、隣接する２つの前記半導体装置の基板の線膨張係数の中間値をもつように構成された積層モジュール。
22. 請求項２１に記載の積層モジュールであって、
    前記接続用シートは、絶縁性樹脂からなる絶縁部と、前記絶縁部を貫通する貫通孔に充填された導電ペーストからなる導電部で構成された積層モジュール。
23. 請求項１８に記載の半導体装置を複数積層した積層モジュールであって、
    隣接する２つの前記半導体装置が前記半導体装置の少なくとも一方の基体の側面に形成された導体部を介して相互接続された積層モジュール。
24. 請求項１乃至１７に記載の半導体装置の製造方法であって、
    基板表面に形成されたキャビティ内に、
    前記基板のキャビティ形成面側に、電極形成面がくるように半導体チップを搭載する工程と、
    前記電極形成面に外部接続端子を接続する工程と、
    前記基板の前記キャビティ形成面以外の面に、外部接続端子の少なくとも一つに接続される導体部を形成する工程とを含む半導体装置の製造方法。
25. 請求項２４に記載の半導体装置の製造方法であって、
    前記半導体チップを搭載する工程の後、前記半導体チップの前記電極形成面と、前記基板のキャビティ形成面に、再配列配線を形成する工程を含む半導体装置の製造方法。
26. 請求項２５に記載の半導体装置の製造方法であって、
    前記再配列配線を形成する工程は、
    前記電極形成面の一部に開口部を有する絶縁性パターンを形成する第１の印刷工程と、
    前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの素子領域と接続するように導体パターンを形成する第２の印刷工程とを含む半導体装置の製造方法。
27. 請求項１８乃至２３のいずれかに記載の積層モジュールの製造方法であって、
    少なくとも２つの半導体装置を積層する工程と、
    前記半導体装置の基体のキャビティ形成面以外の面に導体パターンを印刷することにより前記２つの半導体装置を電気的に接続する工程を含む積層モジュールの製造方法。

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