WO2012053750A1 - 반도체칩 패키지, 반도체 모듈 및 그 제조 방법 - Google Patents

반도체칩 패키지, 반도체 모듈 및 그 제조 방법 Download PDF

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Definitions

  • the present invention relates to a semiconductor chip package, a semiconductor module, and a manufacturing method thereof, and more particularly, to a semiconductor module and a method of manufacturing the semiconductor chip package is formed by vertically stacked.
  • the semiconductor chip is mounted on an external substrate or a circuit device through a packaging process.
  • the semiconductor chip package mainly includes a semiconductor module mounted on a substrate such as a PCB together with other semiconductor components to perform a unique function.
  • the substrate area increases, and a plurality of separate electrical wires need to be formed for signal transmission between each package or signal transmission with other components.
  • the process is complicated, the overall size of the semiconductor module is further increased, and the signal transmission distance is increased, thereby making it difficult to operate at high speed.
  • each independent semiconductor chip in particular a memory chip, is mounted.
  • the memory chip or the memory package 20 is disposed on the PCB substrate 12 at a predetermined interval, and the passive element 42 and the resistor 44 such as the EEPROM 30 or the capacitor are mounted together.
  • the connector terminal 50 for external connection is provided in this.
  • the memory module 10 horizontally arranges the plurality of memory chips 20 and the components on the PCB substrate 12, and then electrically and mechanically connects and fixes them by soldering or the like. Since each of the independent semiconductor memory packages 20 are horizontally spaced apart from each other, the area of the substrate 12 is widened, thereby increasing the size and weight of the memory module 10. In addition, in order to realize high performance signal transmission between each of the horizontally arranged components and the memory chip, a multi-layered (6-10 layer) metal wiring must be formed on the substrate 12, which makes the manufacturing process complicated and expensive. Ascending problems occur.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a vertically stackable semiconductor chip package and a method of manufacturing the same.
  • Another object of the present invention is to provide a semiconductor module having a reduced size and improved signal processing performance and a method of manufacturing the same.
  • the present invention exposes an insulating frame including an opening formed in the center and a via hole formed around the opening, a semiconductor chip disposed in the opening, a conductive portion filled in the via hole, and a lower surface of the conductive portion.
  • the semiconductor chip package includes an internal insulating layer formed on the insulating frame and a lower surface of the semiconductor chip, and an internal signal pattern formed on the internal insulating layer and electrically connecting the semiconductor chip and the conductive part.
  • the present invention may also include a first insulating frame including a first opening formed in the center and a first via hole formed around the first opening, a first semiconductor chip disposed in the first opening, and a first via hole filled in the first opening.
  • a first internal insulating layer and a first internal insulating layer formed on the first insulating frame and the lower surface of the first semiconductor chip to expose a first conductive portion, a lower surface of the first conductive portion, and formed on the first internal insulating layer;
  • a second insulating frame including a first semiconductor chip package including a first internal signal pattern electrically connecting a chip to the first conductive part, a second opening formed in the center, and a second via hole formed around the second opening A second semiconductor chip disposed in the second opening, a second conductive portion filled in the second via hole, and a lower surface of the second insulating frame and the second semiconductor chip to expose a lower surface of the second conductive portion.
  • a second semiconductor chip package formed on a surface of the second internal insulating layer and the second internal insulating layer, the second semiconductor chip package including a second internal signal pattern electrically connecting the second semiconductor chip and the second conductive part;
  • the first semiconductor chip package and the second semiconductor chip package are vertically stacked to provide a semiconductor module electrically connected thereto.
  • the opening is formed in the center, and preparing an insulating frame having a via hole formed around the opening, forming a conductive portion in the via hole, in the state in which the insulating frame is seated on the support member Disposing a semiconductor chip, forming a molding layer on an upper surface of the insulating frame and the semiconductor chip, removing the supporting member from the insulating frame, and forming an inner insulating layer on the lower surface of the insulating frame and the semiconductor chip. And forming an internal signal pattern electrically connecting the semiconductor chip and the conductive part on the inner insulation layer.
  • the present invention also provides a first insulating frame having a first opening formed in the center, a first via hole formed around the first opening, forming a first conductive portion in the first via hole, and a first supporting member.
  • a first semiconductor chip is disposed in the first opening in a state in which the first insulating frame is seated on the first insulating layer, and a first molding layer is formed on the first insulating frame and the upper surface of the first semiconductor chip, and the first insulation is formed.
  • the first supporting member is removed from the frame, a first internal insulating layer is formed on the bottom surface of the first insulating frame and the first semiconductor chip, and the first semiconductor chip and the first semiconductor layer are formed on the first internal insulating layer.
  • Forming a first semiconductor chip package by electrically forming a first internal signal pattern electrically connecting the first conductive part, and forming a second insulating frame having a second opening formed at a center thereof and having a second via hole formed around the second opening.
  • a second conductive portion is formed in the second via hole
  • a second semiconductor chip is disposed in the second opening in a state in which the second insulating frame is seated on a second supporting member, and the second insulating frame and the A second molding layer is formed on the upper surface of the second semiconductor chip, the second supporting member is removed from the second insulating frame, and a second internal insulating layer is formed on the lower surface of the second insulating frame and the second semiconductor chip.
  • a semiconductor module having various structures can be manufactured by vertically stacking a single semiconductor chip package.
  • the size of the semiconductor module is reduced to the level of a semiconductor chip package, thereby eliminating the need for a substrate for the semiconductor module, there is an advantage that space efficiency and weight reduction of various electronic devices are possible.
  • the signal processing speed between the vertically stacked semiconductor chips is improved to implement a high performance semiconductor module.
  • FIG. 1 is a plan view showing a semiconductor memory module according to the prior art.
  • FIGS. 2 to 4 are cross-sectional views showing an insulating frame forming process used in the semiconductor chip package of the present invention.
  • FIG. 5 is a cross-sectional view showing a semiconductor chip package of the present invention.
  • Figure 6 is a cross-sectional view showing a semiconductor chip package stack structure of the present invention.
  • 7 to 16 are cross-sectional views showing a semiconductor chip package manufacturing process of the present invention.
  • 17 is a cross-sectional view of a semiconductor memory module formed using the semiconductor chip package of the present invention.
  • FIG. 18 is a plan view illustrating a top surface of the semiconductor memory module of FIG. 17.
  • 19 is a bottom view illustrating the bottom surface of the semiconductor memory module of FIG. 17.
  • the present invention proposes a semiconductor chip package capable of vertical stacking.
  • an insulating frame is used to provide physical support to the semiconductor chip and to provide electrical connection means.
  • FIG. 2 to 4 are cross-sectional views illustrating a process of forming the insulating frame 102 used to implement the semiconductor chip package I according to the present invention
  • FIG. 5 is a cross-sectional view illustrating the semiconductor chip package I according to the present invention.
  • the semiconductor chip package I includes an insulating frame 102, a semiconductor chip 105, a conductive part 130, an internal insulating layer 150, and an internal signal pattern 160.
  • an insulating panel 100 using plastic, a polymer resin, or the like is prepared.
  • an opening 110 is formed in the center of the insulating panel 100 as shown in FIG. 3.
  • the insulating frame 102 is completed by forming the via hole 120 around the opening 110.
  • the opening 110 is a portion in which the semiconductor chip 105 is seated and is larger than the size of the semiconductor chip 105.
  • the via hole 120 is a passage that vertically transmits an electrical signal, and a plurality of via holes 120 may be formed or may have different positions as necessary.
  • the via hole 120 is filled with a conductive material such as a conductive paste to form the conductive portion 130.
  • the thickness of the insulating frame 102 corresponds to the thickness of the semiconductor chip 105 seated in the opening 110, and does not have to be larger than the thickness of the semiconductor chip 105. It can also be made smaller than the thickness.
  • the conductive portion 130 is preferably formed higher than the upper surface of the insulating frame 102, but is not necessarily limited thereto.
  • the completed insulating frame 102 is used as a support for the semiconductor chip package (I).
  • the semiconductor chip package I is reduced to a shape similar to that of the semiconductor chip 105, and vertical stacking of individual semiconductor chip packages is possible, various semiconductor modules in which a plurality of semiconductor chip packages are systematically integrated. Can be implemented.
  • a semiconductor chip 105 is disposed in an opening 110 of an insulating frame 102, and a molding layer 140 is formed on an upper surface of the insulating frame 102 and an upper surface of the semiconductor chip 105.
  • the insulating frame 102 and the semiconductor chip 105 are integrated.
  • the inner surface of the opening 110 of the insulating frame 102 and the side surface of the semiconductor chip 105 are spaced apart from each other to form a predetermined space, and the molding layer 140 is filled in the predetermined space to form the semiconductor chip 105.
  • the molding layer 140 exposes the upper surface of the conductive portion 130 so that the conductive portion 130 can be electrically connected to the outside.
  • an internal insulating layer 150 is formed to expose a portion of the semiconductor chip 105 and the conductive portion 130.
  • a semiconductor is formed on the surface of the internal insulating layer 150.
  • An internal signal pattern 160 that is electrically connected to the chip 105 and the conductive part 130 is formed.
  • the internal signal pattern 160 may be formed by, for example, a rearrangement process of metal wires.
  • the insulating frame 102, the semiconductor chip 105, and the molding layer 140 are integrated to form a structure, and the overall thickness may be minimized by polishing the upper surface during the manufacturing process.
  • the surface-mount passive device may be disposed in the opening 110 instead of the above-described semiconductor chip 105, or another semiconductor chip or surface-mount passive device may be further disposed along with the semiconductor chip 105.
  • the semiconductor chip package according to the present invention can be used not only as a single package but also as a package of a complex structure by vertical stacking with other packages of the same type. 6 shows that two semiconductor chip packages I and II are stacked vertically on each other.
  • the first semiconductor chip package I may include a first insulating frame 102, a first semiconductor chip 105, a first conductive portion 130, a first internal insulating layer 150, and a first internal signal pattern 160. ).
  • the second semiconductor chip package II may include a second insulating frame 202, a second semiconductor chip 205, a second conductive portion 230, a second internal insulating layer 250, and a second internal signal pattern. 260.
  • each of the first semiconductor chip package I and the second semiconductor chip package II may include a first external signal pattern electrically connected to the first internal signal pattern 160 and the second internal signal pattern 260, respectively. 170 and the second external signal pattern 270, and the first external signal pattern 170 and the second conductive part 230 are electrically connected by the conductive connection part 180.
  • 6 illustrates an embodiment in which the first external signal pattern 170 and the second conductive part 230 are electrically connected by the conductive connection part 180, but the first conductive part 130 and the second external signal pattern ( 270 may be electrically connected by the conductive connection 180.
  • the conductive connection 180 may be formed using, for example, a solder or conductive adhesive (liquid or tape). Although not shown, additional solder balls or solder bumps may be formed on the bottom of the bottom package II. In addition, a passive element, an integrated circuit chip, or the like may be mounted in the upper or lower package.
  • Such a vertical stacking structure may further add a separate package to each package to form a semiconductor module having a multi-layered structure, and as described below, there is an advantage in that a semiconductor memory module close to a semiconductor chip size may be implemented.
  • a semiconductor memory module close to a semiconductor chip size may be implemented.
  • the electrical signal transmission path between each semiconductor chip is shortened, there is a very advantageous advantage for high speed operation.
  • an insulating frame having an opening 110 in the center, a via hole 120 formed around the opening 110, and a conductive paste filled in the via hole 120 to form a conductive portion 130. 102 is ready.
  • the conductive part 130 may be formed by another method instead of the conductive paste.
  • the conductive part 130 may be formed by inserting a conductive pin into the via hole 120 or performing metal plating on the via hole 120.
  • the supporting member 103 is attached to the lower surface of the insulating frame 102, and the semiconductor chip 105 is seated in the opening 110 of the insulating frame 102.
  • the semiconductor chip 105 is disposed so that the electrode pads (not shown) face downward.
  • the molding layer 140 is formed on the insulating frame 102 and the upper surface of the semiconductor chip 105.
  • the thickness of the molding layer 140 may be controlled to expose the surface of the conductive portion 130 or the surface of the conductive portion 130 may be exposed by polishing the surface of the molding layer 140 after forming the molding layer 140.
  • the thickness of the molding layer 140 is the same as the thickness of the conductive portion 130, thereby the overall thickness of the semiconductor chip package can be minimized.
  • the inner surface of the opening 110 and the side surface of the semiconductor chip 105 may be spaced apart from each other to form a predetermined space 110a. As the molding layer 140 penetrates and fills the space 110a, the semiconductor chip 105 is completely fixed to the insulating frame 102.
  • the supporting member 103 is removed from the insulating frame 102 so that the lower surface of the semiconductor chip 105 and the lower surface of the conductive portion 130 are exposed to the outside as shown in FIG. 9.
  • the internal insulating layer 150 may be formed on the lower surface of the insulating frame 102 and the semiconductor chip 105 except for the exposed portion 130a of the conductive portion 130 and the exposed portion 105a of the semiconductor chip 105. ).
  • an internal signal pattern 160 is formed on the internal insulation layer 150 to electrically connect the semiconductor chip 105 and the conductive portion 130.
  • an external signal pattern 170 may be additionally formed as necessary, and an external insulating layer 152 may be further formed on the external signal pattern 170 to expose a portion of the external signal pattern 170. have.
  • Ni, Au, Ag, Cu, Sn or an alloy thereof may be coated on the exposed surface of the signal pattern or the conductive portion by plating or the like to further improve electrical performance.
  • the molding layer 140 formed on the upper surface of the insulating frame 102 and the upper surface of the semiconductor chip 105 may be subsequently polished to expose the surfaces of the insulating frame 102 and the semiconductor chip 105.
  • the molding layer 140 is filled only in the space between the insulating frame 102 and the semiconductor chip 105 to integrate the insulating frame 102 and the semiconductor chip 105, and the insulating frame 102 is formed. It can be seen that the upper surface, the upper surface of the conductive portion 130 and the upper surface of the semiconductor chip 105 are all exposed. In this case, the molding layer 140 is formed to have the same height of the insulating frame 102, the semiconductor chip 105, and the conductive portion 130.
  • an upper insulating layer 154 covering the insulating frame 102 and the semiconductor chip 105 may be further formed to expose only the top surface of the conductive portion 130.
  • an upper signal pattern 162 may be formed on the upper insulating layer 154 and the exposed conductive part 130 to be electrically connected to an external circuit or another semiconductor package.
  • An external insulating layer 152 may be further formed to protect a portion of the external signal pattern 170 while protecting the external signal pattern 170 and the internal signal pattern 160 connected to the signal pattern 160.
  • a plurality of semiconductor chips can be packaged in one process at a time.
  • a plurality of openings are formed in one insulating panel, semiconductor chips are disposed in each opening, a molding layer, an insulating layer, and a signal pattern are formed, and finally cut into individual package units to obtain individual packages.
  • a signal pattern is formed in one insulating panel.
  • FIG. 17 illustrates a semiconductor memory module vertically stacked in multiple layers using the semiconductor chip package according to the present invention.
  • a plurality of semiconductor chip packages I, II, III, IV, and V are stacked vertically, and semiconductor chips 105, 205, 305, 405, and 505 are embedded in each package.
  • Each package (I, II, III, IV, V) is electrically and mechanically connected to each other using a conductive adhesive or soldering.
  • the plurality of semiconductor chip packages I, II, III, IV, and V are electrically connected to each other between the conductive portions or between the conductive portions and the signal pattern.
  • the first conductive part 130 and the second conductive part 230 are electrically connected to each other through the conductive connection part 180, while the remaining two semiconductor chip packages I and II are electrically connected.
  • the conductive parts 330, 430, and 530 are electrically connected to the external signal patterns 270, 370, and 470 by the conductive connectors 280, 380, and 480 between the semiconductor chip packages III, IV, and V, respectively.
  • a semiconductor integrated circuit device 107 such as an EEPROM and a surface mounted device (SMD) passive device 108 are mounted on the upper semiconductor chip package I to be electrically connected to a signal pattern.
  • EEPROM electrically erasable programmable read-only memory
  • SMD surface mounted device
  • solder balls or solder bumps 185 are formed in the lower package V as external connection terminals and connected to the signal patterns.
  • a general PCB board without a semiconductor chip may be stacked.
  • Each of the stacked packages may include a memory chip, in particular, a memory chip, and only the middle three packages (II, III, and IV) contain the memory chip, and the upper package (I) and the lower package (V) have passive components.
  • An integrated circuit chip (IPD) may be mounted.
  • the IO paths of the memory chips are not shared with each other, and may be independently connected to the final solder bumps to configure an IO 32 or IO 64 memory module.
  • the input and output paths may be formed by varying the number of conductive parts of each stacked unit package so that each input / output path is connected to the solder bumps. Accordingly, the shape or the number of patterns of the signal pattern on each unit package may vary.
  • Such vertical stacked semiconductor modules can reduce the size of the memory module to one package level, thereby increasing space efficiency when mounted on an external electronic device, and designing a circuit by changing an existing horizontal array memory module to a vertical stacked structure. Is very simple, and the PCB substrate is removed, which greatly improves the electrical characteristics, resulting in high performance memory.
  • the semiconductor chip package and the semiconductor module according to the present invention can be effectively used not only for memory modules but also for various semiconductor system packages, and are particularly suitable for implementing 3D packages.

Abstract

본 발명은, 중앙에 형성된 개구부 및 상기 개구부 주변에 형성된 비어홀을 포함하는 절연 프레임, 상기 개구부에 배치되는 반도체칩, 상기 비어홀에 충진되는 도전부, 상기 도전부의 하면을 노출시키도록 상기 절연 프레임 및 상기 반도체칩의 하면에 형성된 내부 절연층 및 상기 내부 절연층 상에 형성되며 상기 반도체칩과 상기 도전부를 전기적으로 연결하는 내부 신호패턴을 포함하는 반도체칩 패키지 및 상기 반도체칩 패키지들을 수직으로 적층한 반도체 모듈 및 그 제조 방법에 관한 것이다. 이에 따르면, 단일 반도체칩 패키지를 수직으로 적층함으로써 반도체 모듈의 크기가 감소되어 각종 전자 장치의 공간 효율화 및 경량화가 가능하고, 적층된 반도체칩 간의 신호 처리 속도가 향상되는 이점이 있다.

Description

반도체칩 패키지, 반도체 모듈 및 그 제조 방법
본 발명은 반도체칩 패키지, 반도체 모듈 및 그 제조 방법에 관한 것으로, 보다 상세하게는 복수의 반도체칩 패키지가 수직으로 적층되어 형성되는 반도체 모듈 및 그 제조 방법에 관한 것이다.
반도체칩은 패키지 공정을 거쳐 외부 기판 또는 회로 장치에 실장된다. 반도체칩 패키지는 주로 PCB 등의 기판에 다른 반도체 부품과 함께 실장되어 독특한 기능을 수행하는 반도체 모듈을 구성한다.
복수의 반도체칩 패키지를 하나의 기판에 실장하게 되면 기판 면적이 증가하게 되고, 각 패키지 간의 신호 전달 또는 다른 부품과의 신호 전달을 위해 별도의 전기 배선을 다수 형성하여야 할 필요가 있다. 그로 인해 공정이 복잡해지고, 전체적인 반도체 모듈의 사이즈가 더욱 커지게 되며, 신호 전달 거리가 증가되어 고속 동작이 어려워 지는 문제가 있다.
도 1은 각각의 독립된 반도체칩, 특히 메모리칩이 실장되어 있는 메모리 모듈(10)를 보인 것이다. PCB 기판(12) 위에 메모리칩 또는 메모리 패키지(20)가 소정 간격으로 이격된 채로 배치되어 있고, EEPROM(30)이나 커패시터 등의 수동소자(42) 및 저항(44)이 함께 실장되어 있으며, 한쪽에는 외부 접속용 커낵터 단자(50)가 형성되어 있다.
이와 같은 메모리 모듈(10)은 PCB 기판(12) 위에 복수의 메모리칩(20) 및 각 부품들을 수평적으로 배치한 후 납땜(soldering) 등의 방법을 통하여 전기 및 기계적으로 연결하여 고정시킨다. 각각의 독립된 반도체 메모리 패키지(20)는 상호 이격되어 수평적으로 배치되어 있기 때문에 기판(12) 면적이 넓어지게 되므로 메모리 모듈(10)의 크기 및 무게가 증가하게 된다. 또한, 수평적으로 배치된 각 부품들과 메모리칩 사이의 고성능 신호 전달을 실현하기 위해서는 기판(12) 위에 다층(6 ~ 10층)의 금속 배선을 형성하여야 하기 때문에 제조 공정이 복잡하고 제조 비용이 상승하는 문제점이 발생한다.
휴대용 전자 기기의 발달과 전자 제품의 소형화 추세에 따라 반도체 메모리 모듈 등의 각종 반도체 시스템은 경박단소의 조건을 충족하여야 할 뿐만 아니라, 고속 신호 전달이 가능하도록 각 부품의 배치 설계가 최적화되어야 하는 기술적 요구가 증대되고 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 수직으로 적층가능한 반도체칩 패키지 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 사이즈가 감소되고 신호 처리 성능이 향상된 반도체 모듈 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 중앙에 형성된 개구부 및 상기 개구부 주변에 형성된 비어홀을 포함하는 절연 프레임, 상기 개구부에 배치되는 반도체칩, 상기 비어홀에 충진되는 도전부, 상기 도전부의 하면을 노출시키도록 상기 절연 프레임 및 상기 반도체칩의 하면에 형성된 내부 절연층 및 상기 내부 절연층 상에 형성되며 상기 반도체칩과 상기 도전부를 전기적으로 연결하는 내부 신호패턴을 포함하는 반도체칩 패키지를 제공한다.
또한, 본 발명은, 중앙에 형성된 제1 개구부 및 상기 제1 개구부 주변에 형성된 제1 비어홀을 포함하는 제1 절연 프레임, 상기 제1 개구부에 배치되는 제1 반도체칩, 상기 제1 비어홀에 충진되는 제1 도전부, 상기 제1 도전부의 하면을 노출시키도록 상기 제1 절연 프레임 및 상기 제1 반도체칩의 하면에 형성된 제1 내부 절연층 및 상기 제1 내부 절연층 상에 형성되며 상기 제1 반도체칩과 상기 제1 도전부를 전기적으로 연결하는 제1 내부 신호패턴을 포함하는 제1 반도체칩 패키지와, 중앙에 형성된 제2 개구부 및 상기 제2 개구부 주변에 형성된 제2 비어홀을 포함하는 제2 절연 프레임, 상기 제2 개구부에 배치되는 제2 반도체칩, 상기 제2 비어홀에 충진되는 제2 도전부, 상기 제2 도전부의 하면을 노출시키도록 상기 제2 절연 프레임 및 상기 제2 반도체칩의 하면에 형성된 제2 내부 절연층 및 상기 제2 내부 절연층 상에 형성되며 상기 제2 반도체칩과 상기 제2 도전부를 전기적으로 연결하는 제2 내부 신호패턴을 포함하는 제2 반도체칩 패키지를 포함하며, 상기 제1 반도체칩 패키지와 제2 반도체칩 패키지는 수직으로 적층되어 전기적으로 연결되는 반도체 모듈을 제공한다.
또한, 본 발명은, 중앙에 개구부가 형성되고, 상기 개구부 주변에 비어홀이 형성된 절연 프레임을 준비하는 단계, 상기 비어홀에 도전부를 형성하는 단계, 지지부재에 상기 절연 프레임을 안착시킨 상태에서 상기 개구부에 반도체칩을 배치시키는 단계, 상기 절연 프레임 및 상기 반도체칩의 상면에 몰딩층을 형성하는 단계, 상기 절연 프레임으로부터 상기 지지부재를 제거하고, 상기 절연 프레임 및 상기 반도체칩의 하면에 내부 절연층을 형성하는 단계, 상기 내부 절연층 상에 상기 반도체칩과 상기 도전부를 전기적으로 연결하는 내부 신호패턴을 형성하는 단계를 포함하는 반도체칩 패키지 제조 방법을 제공한다.
또한, 본 발명은, 중앙에 제1 개구부가 형성되고, 상기 제1 개구부 주변에 제1 비어홀이 형성된 제1 절연 프레임을 준비하고, 상기 제1 비어홀에 제1 도전부를 형성하고, 제1 지지부재에 상기 제1 절연 프레임을 안착시킨 상태에서 상기 제1 개구부에 제1 반도체칩을 배치시키고, 상기 제1 절연 프레임 및 상기 제1 반도체칩의 상면에 제1 몰딩층을 형성하고, 상기 제1 절연 프레임으로부터 상기 제1 지지부재를 제거하고, 상기 제1 절연 프레임 및 상기 제1 반도체칩의 하면에 제1 내부 절연층을 형성하고, 상기 제1 내부 절연층 상에 상기 제1 반도체칩과 상기 제1 도전부를 전기적으로 연결하는 제1 내부 신호패턴을 형성하여 제1 반도체칩 패키지를 형성하는 단계, 중앙에 제2 개구부가 형성되고, 상기 제2 개구부 주변에 제2 비어홀이 형성된 제2 절연 프레임을 준비하고, 상기 제2 비어홀에 제2 도전부를 형성하고, 제2 지지부재에 상기 제2 절연 프레임을 안착시킨 상태에서 상기 제2 개구부에 제2 반도체칩을 배치시키고, 상기 제2 절연 프레임 및 상기 제2 반도체칩의 상면에 제2 몰딩층을 형성하고, 상기 제2 절연 프레임으로부터 상기 제2 지지부재를 제거하고, 상기 제2 절연 프레임 및 상기 제2 반도체칩의 하면에 제2 내부 절연층을 형성하고, 상기 제2 내부 절연층 상에 상기 제2 반도체칩과 상기 제2 도전부를 전기적으로 연결하는 제2 내부 신호패턴을 형성하여 제2 반도체칩 패키지를 형성하는 단계 및 상기 제1 반도체칩 패키지와 상기 제2 반도체칩 패키지를 수직으로 적층하고, 상기 제1 반도체칩 패키지와 상기 제2 반도체칩 패키지를 전기적 및 물리적으로 연결하는 단계를 포함하는 반도체 모듈 제조 방법을 제공한다.
본 발명에 따르면, 단일 반도체칩 패키지를 수직으로 적층하여 다양한 구조의 반도체 모듈을 제조할 수 있는 이점이 있다.
또한 반도체 모듈의 크기가 반도체칩 패키지 수준으로 감소되고, 그로 인해 반도체 모듈을 위한 기판이 불필요해지므로, 각종 전자 장치의 공간 효율화 및 경량화가 가능한 이점이 있다.
또한, 수직으로 적층된 반도체칩 간의 신호 처리 속도가 향상되어 고성능 반도체 모듈을 구현할 수 있는 이점이 있다.
도 1은 종래기술에 따른 반도체 메모리 모듈을 보인 평면도.
도 2 내지 4는 본 발명의 반도체칩 패키지에 사용되는 절연 프레임 형성 과정을 보인 단면도.
도 5는 본 발명의 반도체칩 패키지를 보인 단면도.
도 6은 본 발명의 반도체칩 패키지 적층 구조를 보인 단면도.
도 7 내지 도 16은 본 발명의 반도체칩 패키지 제조 공정을 보인 단면도.
도 17은 본 발명의 반도체칩 패키지를 이용하여 형성한 반도체 메모리 모듈을 보인 단면도.
도 18은 도 17의 반도체 메모리 모듈의 상면을 보인 평면도.
도 19는 도 17의 반도체 메모리 모듈의 하면을 보인 저면도.
본 발명은 수직 적층이 가능한 반도체칩 패키지를 제안한다. 이를 위해 반도체칩에 물리적인 지지력을 부여하는 동시에 전기적 연결 수단을 제공하는 절연 프레임을 사용한다. 이하에서는, 본 발명의 바람직한 실시 예를 첨부도면을 참조하여 상세히 설명한다.
도 2 내지 도 4는 본 발명에 따른 반도체칩 패키지(I)를 구현하는데 사용되는 절연 프레임(102)의 형성 과정을 보인 단면도, 도 5는 본 발명의 반도체칩 패키지(I)를 보인 단면도이다.
본 발명에 따른 반도체칩 패키지(I)는, 절연 프레임(102), 반도체칩(105), 도전부(130), 내부 절연층(150) 및 내부 신호패턴(160)을 포함한다.
도 2를 참조하면, 절연 프레임(102)을 제작하기 위하여, 우선 플라스틱이나 고분자 수지 등을 사용한 절연 패널(100)을 준비한다. 이 절연 패널(100)에 반도체칩을 안착시키기 위하여 도 3에서와 같이 절연 패널(100)의 중앙에 개구부(110)를 형성한다. 개구부(110) 주변으로 비어홀(120)을 형성함으로써 절연 프레임(102)이 완성된다.
개구부(110)는 반도체칩(105)이 안착되는 부분으로서 반도체칩(105)의 사이즈보다 큰 것이 바람직하다. 비어홀(120)은 수직으로 전기 신호를 전달하는 통로이고, 필요에 따라 복수의 비어홀(120)이 형성되거나, 위치를 달리할 수도 있다.
도 4를 참조하면, 비어홀(120)에는 도전성 페이스트 등의 도전 물질을 충진하여 도전부(130)를 형성한다. 절연 프레임(102)의 두께는 개구부(110)에 안착되는 반도체칩(105)의 두께에 상응하며, 반도체칩(105)의 두께보다 클 필요가 없고, 필요에 따라 일면을 연마하여 반도체칩(105)의 두께보다 작게 할 수도 있다. 도전부(130)는 절연 프레임(102)의 상면 보다 높게 형성되는 것이 바람직하지만, 반드시 이에 한정될 필요는 없다.
완성된 절연 프레임(102)은 반도체칩 패키지(I)를 위한 지지부로 이용된다. 또한, 반도체칩 패키지(I)의 크기를 반도체칩(105)의 사이즈와 유사한 형태로 감소시키고, 개별 반도체칩 패키지의 수직 적층이 가능해지므로, 복수의 반도체칩 패키지들을 시스템적으로 일체화시킨 다양한 반도체 모듈을 구현할 수 있다.
도 5를 참조하면, 절연 프레임(102)의 개구부(110)에 반도체칩(105)이 배치되어 있고, 절연 프레임(102)의 상면 및 반도체칩(105)의 상면에 몰딩층(140)이 형성되어, 절연 프레임(102)과 반도체칩(105)을 일체화시킨다.
또한, 절연 프레임(102)의 개구부(110) 내면과 반도체칩(105) 측면은 서로 이격되어 소정의 공간을 형성하고, 몰딩층(140)은 상기 소정의 공간 내에 충진되어 반도체칩(105)의 측면에 강한 지지력을 부여한다. 반면, 몰딩층(140)은 도전부(130)가 외부와 전기적으로 연결이 가능하도록 도전부(130) 상면을 노출시키고 있다.
절연 프레임(102)과 반도체칩(105)의 하면에는 반도체칩(105)의 일부분 및 도전부(130)를 노출시키는 내부 절연층(150)이 형성되어 있고, 내부 절연층(150) 표면에는 반도체칩(105) 및 도전부(130)와 전기적으로 연결되는 내부 신호패턴(160)이 형성되어 있다. 이 내부 신호패턴(160)은 예를 들어 금속 배선의 재배치 공정으로 형성할 수 있을 것이다.
절연 프레임(102), 반도체칩(105) 및 몰딩층(140)은 일체화되어 하나의 구조체를 이루고 있으며, 제조 프로세스 중에 상면을 연마하면 전체적인 두께가 최소화될 수 있다.
개구부(110)에는 전술한 반도체칩(105) 대신 표면실장형 수동소자가 배치될 수 있고, 또는 반도체칩(105)과 함께 다른 반도체칩 또는 표면실장형 수동소자가 더 배치될 수도 있다.
본 발명에 따른 반도체칩 패키지는 단일 패키지로서 이용될 수 있을 뿐만 아니라, 동일한 형태의 다른 패키지와 수직 적층에 의하여 복합 구조의 패키지로 활용될 수 있다. 도 6은 두 개의 반도체칩 패키지(I, II)가 상호 수직적으로 적층되어 있는 것을 보이고 있다.
제1 반도체칩 패키지(I)는, 제1 절연 프레임(102), 제1 반도체칩(105), 제1 도전부(130), 제1 내부 절연층(150) 및 제1 내부 신호패턴(160)을 포함한다. 마찬가지로, 제2 반도체칩 패키지(II)는, 제2 절연 프레임(202), 제2 반도체칩(205), 제2 도전부(230), 제2 내부 절연층(250) 및 제2 내부 신호패턴(260)을 포함한다.
제1 반도체칩 패키지(I) 및 제2 반도체칩 패키지(II)의 각 구성은 도 1 내지 도 5에 기재된 반도체칩 패치키의 구성과 동일하므로 자세한 설명은 생략한다.
각각의 패키지에는 제1 반도체칩(105)과 제2 반도체칩(205)이 제1 및 제2 절연 프레임(102,202) 중앙에 배치되어 있으며, 제1 반도체칩 패키지(I)와 제2 반도체칩 패키지(II)는 수직으로 적층되어 전기적으로 연결된다. 구체적으로, 제1 반도체칩 패키지(I) 및 제2 반도체칩 패키지(II)는 각각 제1 내부 신호패턴(160) 및 제2 내부 신호패턴(260)과 전기적으로 연결되는 제1 외부 신호패턴(170) 및 제2 외부 신호패턴(270)을 포함하고, 제1 외부 신호패턴(170)과 제2 도전부(230)는 도전성 연결부(180)에 의해 전기적으로 연결된다. 도 6에서는 제1 외부 신호패턴(170)과 제2 도전부(230)가 도전성 연결부(180)에 의해 전기적으로 연결된 실시예가 도시되어 있지만, 제1 도전부(130)와 제2 외부 신호패턴(270)이 도전성 연결부(180)에 의해 전기적으로 연결되어도 무방하다.
도전성 연결부(180)는 예를 들어, 납땜 또는 도전성 접착제(액상 또는 테이프)를 사용하여 형성할 수 있을 것이다. 도시되지는 않았지만, 하단 패키지(II) 밑면에는 추가로 솔더볼 또는 솔더범프가 형성될 수 있다. 또한, 상단 또는 하단의 패키지에 수동 소자, 집적회로 칩 등이 실장될 수 있다.
이와 같은 수직 적층 구조는 각각의 패키지에 별도의 패키지가 더 부가되어 다층 구조의 반도체 모듈을 형성할 수 있으며, 후술하는 바와 같이 반도체칩 사이즈에 근접한 반도체 메모리 모듈을 구현할 수 있는 이점이 있다. 뿐만 아니라, 각 반도체칩 간의 전기적 신호 전달 통로가 짧아지기 때문에 고속 동작에 매우 유리한 이점이 있다.
이하에서는 본 발명에 따른 반도체칩 패키지의 제조 공정을 구체적으로 설명한다.
도 7을 참조하면, 중앙에 개구부(110)가 있고, 개구부(110) 주변으로 비어홀(120)이 형성되어 있으며, 이 비어홀(120)에 도전성 페이스트가 충진되어 도전부(130)가 형성된 절연 프레임(102)이 준비되어 있다. 비어홀(120)에는 도전성 페이스트 대신 다른 방법을 통해 도전부(130)를 형성할 수도 있다. 예를 들어, 비어홀(120)에 도전성 핀을 삽입하거나 비어홀(120)에 금속 도금을 수행하여 도전부(130)를 형성할 수 있다.
절연 프레임(102)의 하면에는 지지부재(103)가 부착되어 있고, 이 상태에서 절연 프레임(102)의 개구부(110)에 반도체칩(105)을 안착시킨다. 반도체칩(105)은 전극 패드(미도시)가 아래를 향하도록 배치된다.
다음으로 도 8에 도시된 바와 같이, 절연 프레임(102) 및 반도체칩(105)의 상면에 몰딩층(140)을 형성한다. 도전부(130) 표면이 노출되도록 몰딩층(140)의 두께를 제어하거나, 몰딩층(140) 형성 후 몰딩층(140) 표면을 연마하여 도전부(130) 표면을 노출시킬 수 있다. 이 경우, 몰딩층(140)의 두께는 도전부(130)의 두께와 동일하게 되며, 그로 인해 반도체칩 패키지의 전체적인 두께가 최소화될 수 있다.
도 7에 도시된 바와 같이, 개구부(110)의 내면과 반도체칩(105)의 측면은 서로 이격되어 소정의 공간(110a)이 형성되는 것이 바람직하다. 상기 공간(110a)에 몰딩층(140)이 침투 및 충진됨으로써 반도체칩(105)이 절연 프레임(102)에 완전히 고정된다.
다음으로, 절연 프레임(102)으로부터 지지부재(103)를 제거하여, 도 9에 도시한 바와 같이 반도체칩(105)의 하면과 도전부(130)의 하면이 외부에 노출되도록 한다.
도 10을 참조하면, 도전부(130)의 노출부(130a) 및 반도체칩(105)의 노출부(105a)를 제외한 절연 프레임(102) 및 반도체칩(105)의 하면에 내부 절연층(150)을 형성한다. 도 11을 참조하면, 내부 절연층(150) 상에 반도체칩(105)과 도전부(130)를 전기적으로 연결하는 내부 신호패턴(160)을 형성한다. 도 12를 참조하면, 필요에 따라 추가적으로 외부 신호패턴(170)을 형성하고, 외부 신호패턴(170) 상에 외부 신호패턴(170)의 일부분이 노출되도록 외부 절연층(152)을 더 형성할 수 있다.
패키지의 회로 형성이 완료된 후, Ni, Au, Ag, Cu, Sn 또는 이들의 합금 등을 신호패턴이나 도전부의 노출된 표면에 도금 등의 방법으로 코팅하여 전기적 성능을 더욱 향상시킬 수 있다.
본 발명에 있어서, 절연 프레임(102) 상면 및 반도체칩(105)의 상면에 형성된 몰딩층(140)을 후속적으로 연마하여 절연 프레임(102)과 반도체칩(105) 표면을 노출시킬 수 있다.
도 13을 참조하면, 몰딩층(140)이 절연 프레임(102)과 반도체칩(105) 사이의 공간에만 충진되어 절연 프레임(102)과 반도체칩(105)을 일체화시키고 있고, 절연 프레임(102) 상면, 도전부(130)의 상면, 반도체칩(105)의 상면을 모두 노출시키고 있는 것을 확인할 수 있다. 이 경우, 몰딩층(140)은 절연 프레임(102), 반도체칩(105), 도전부(130)의 높이가 모두 동일하게 형성된다.
도 14에 도시된 바와 같이, 절연 프레임(102) 및 반도체칩(105)을 덮는 상부 절연층(154)이 더 형성되어, 도전부(130)의 상면만 노출시킬 수 있다. 도 15를 참조하면, 상부 절연층(154)과 노출된 도전부(130)에는 상부 신호패턴(162)을 형성하여 외부회로 또는 다른 반도체 패키지와 전기적으로 접속되도록 할 수 있다.
도 16을 참조하면, 몰딩층(140), 절연 프레임(102) 및 반도체칩(105) 하면에는 반도체칩(105)과 도전부(130)를 전기적으로 연결하는 내부 신호패턴(160), 상기 내부 신호패턴(160)과 연결되는 외부 신호패턴(170), 내부 신호패턴(160)을 보호하면서 외부 신호패턴(170)의 일부분을 노출시키는 외부 절연층(152) 등을 더 형성할 수 있다.
이해의 편의를 위하여 단일 반도체칩을 대상으로 설명하였으나, 복수의 반도체칩을 동시에 하나의 공정으로 패키지화할 수 있다. 이 경우 하나의 절연 패널에 복수의 개구부를 형성하고, 각각의 개구부에 반도체칩을 배치시킨 후 몰딩층, 절연층, 및 신호패턴을 형성한 다음, 최종적으로 각 패키지 단위로 절단하여 개별 패키지를 얻을 수 있을 것이다.
도 17은 본 발명에 따른 반도체칩 패키지를 이용하여 다층으로 수직 적층된 반도체 메모리 모듈을 보인 것이다.
복수의 반도체칩 패키지(I, II, III, IV, V)가 수직으로 적층되어 있고, 각각의 패키지에는 반도체칩(105, 205, 305, 405, 505)이 내장되어 있다. 각 패키지(I, II, III, IV, V) 사이는 도전성 접착제나 납땜 등을 이용하여 상호 전기적 및 기계적으로 연결되어 있다.
복수의 반도체칩 패키지(I, II, III, IV, V)은 상호간에 도전부들 간 또는 도전부와 신호패턴 간에 전기적 연결되어 있다.
도 17을 참조하면, 상부의 두 반도체칩 패키지(I, II)는 제1 도전부(130)와 제2 도전부(230)가 도전성 연결부(180)을 통해 상호 전기적으로 연결되어 있는 반면, 나머지 반도체칩 패키지들(III, IV, V) 사이는 도전부들(330,430,530)이 외부 신호패턴들(270,370,470)과 각각 도전성 연결부(280,380,480)에 의해 전기적으로 연결된 것을 볼 수 있다.
또한, 상단의 반도체칩 패키지(I)에는 EEPROM 등의 반도체 집적회로 소자(107)와 표면실장형(SMD, surface mounted device) 수동소자(108)가 실장되어 신호패턴과 전기적으로 연결되어 있다.
한편, 하단의 패키지(V)에는 외부 연결 단자로서 솔더볼 또는 솔더범프(185)가 형성되어 신호패턴과 연결되어 있다. 상단의 반도체칩 패키지 대신 반도체칩이 없는 일반 PCB 기판이 적층될 수도 있다.
도 18 및 19는 각각 반도체 모듈의 상면 및 하면을 보인 것으로, 적층 구조의 사이즈가 단일 패키지 크기에 불과한 것을 알 수 있다.
적층된 각각의 패키지에는 반도체칩 중 특히 메모리칩이 내장될 수 있으며, 중앙의 세 패키지(II, III, IV)에만 메모리칩이 내장되고, 상단 패키지(I)와 하단 패키지(V)에는 수동소자 집적회로 칩(IPD)이 탑재될 수도 있다.
메모리칩이 위와 같은 방법으로 적층될 때 각각의 메모리칩의 입출력 패스(IO path)는 상호 공용되지 않고, 독립적으로 최종 솔더범프에 연결되어 IO 32 또는 IO 64 메모리 모듈을 구성하도록 할 수 있다. 이 경우에 각각의 입출력 패스가 솔더범프에 연결되도록, 적층된 각 단위 패키지의 도전부의 수를 달리하여 형성할 수 있을 것이다. 이에 따라 각 단위 패키지 상의 신호패턴의 형태나 패턴의 수도 달라질 수 있다.
이와 같은 수직 적층형 반도체 모듈은 메모리 모듈의 크기를 한 개의 패키지 수준으로 감소시킬 수 있어 외부 전자 기기에 장착 시 공간 효율을 높이는 장점이 있고, 기존의 수평 배열 메모리 모듈을 수직 적층 구조로 변경함으로써 회로설계가 매우 단순해지며, PCB 기판이 제거되어 전기적 특성이 크게 개선되어 고성능 메모리를 실현할 수 있다.
본 발명에 따른 반도체칩 패키지 및 반도체 모듈은 메모리 모듈 뿐만 아니라 다양한 반도체 시스템 패키지 등에 효과적으로 활용될 수 있으며, 특히 3차원 패키지 구현에 매우 적합하다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
본 발명에 따르면, 수직으로 적층 가능한 반도체칩 패키지를 제조할 수 있다.

Claims (20)

  1. 중앙에 형성된 개구부 및 상기 개구부 주변에 형성된 비어홀을 포함하는 절연 프레임;
    상기 개구부에 배치되는 반도체칩;
    상기 비어홀에 충진되는 도전부;
    상기 도전부의 하면을 노출시키도록 상기 절연 프레임 및 상기 반도체칩의 하면에 형성된 내부 절연층; 및
    상기 내부 절연층 상에 형성되며 상기 반도체칩과 상기 도전부를 전기적으로 연결하는 내부 신호패턴을 포함하는 것을 특징으로 하는 반도체칩 패키지.
  2. 청구항1에 있어서,
    상기 절연 프레임과 상기 반도체칩의 상면에 형성되어 상기 절연 프레임과 상기 반도체칩을 일체화시키는 몰딩층을 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  3. 청구항2에 있어서,
    상기 개구부 내면과 상기 반도체칩은 서로 이격되어 소정의 공간을 형성하고, 상기 몰딩층은 상기 소정의 공간 내에 충진되는 것을 특징으로 하는 반도체칩 패키지.
  4. 청구항2에 있어서,
    상기 몰딩층의 두께는 상기 도전부의 두께와 동일한 것을 특징으로 하는 반도체칩 패키지.
  5. 청구항2에 있어서,
    상기 절연 프레임의 상면, 상기 도전부의 상면 및 상기 반도체칩의 상면이 노출되도록 상기 몰딩층은 상기 절연 프레임과 상기 반도체칩 사이의 공간에만 충진되는 것을 특징으로 하는 반도체칩 패키지.
  6. 청구항1에 있어서,
    상기 도전부의 상면이 노출되도록 상기 절연 프레임 및 상기 반도체칩을 덮는 상부 절연층을 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  7. 청구항6에 있어서,
    상기 상부 절연층과 상기 도전부의 상면에 형성된 상부 신호패턴을 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  8. 청구항1에 있어서,
    상기 내부 신호패턴과 전기적으로 연결되는 외부 신호패턴을 더 포함하고,
    상기 외부 신호패턴의 일부분이 노출되도록 상기 외부 신호패턴 상에 형성되는 외부 절연층을 더 포함하는 것을 특징으로 하는 반도체칩 패키지.
  9. 중앙에 형성된 제1 개구부 및 상기 제1 개구부 주변에 형성된 제1 비어홀을 포함하는 제1 절연 프레임,
    상기 제1 개구부에 배치되는 제1 반도체칩,
    상기 제1 비어홀에 충진되는 제1 도전부,
    상기 제1 도전부의 하면을 노출시키도록 상기 제1 절연 프레임 및 상기 제1 반도체칩의 하면에 형성된 제1 내부 절연층; 및
    상기 제1 내부 절연층 상에 형성되며 상기 제1 반도체칩과 상기 제1 도전부를 전기적으로 연결하는 제1 내부 신호패턴을 포함하는 제1 반도체칩 패키지와,
    중앙에 형성된 제2 개구부 및 상기 제2 개구부 주변에 형성된 제2 비어홀을 포함하는 제2 절연 프레임,
    상기 제2 개구부에 배치되는 제2 반도체칩,
    상기 제2 비어홀에 충진되는 제2 도전부,
    상기 제2 도전부의 하면을 노출시키도록 상기 제2 절연 프레임 및 상기 제2 반도체칩의 하면에 형성된 제2 내부 절연층; 및
    상기 제2 내부 절연층 상에 형성되며 상기 제2 반도체칩과 상기 제2 도전부를 전기적으로 연결하는 제2 내부 신호패턴을 포함하는 제2 반도체칩 패키지를 포함하며,
    상기 제1 반도체칩 패키지와 제2 반도체칩 패키지는 수직으로 적층되어 전기적으로 연결되는 것을 특징으로 하는 반도체 모듈.
  10. 청구항9에 있어서,
    상기 제1 반도체칩 패키지는, 상기 제1 내부 신호패턴과 전기적으로 연결되는 제1 외부 신호패턴을 더 포함하고,
    상기 제1 외부 신호패턴과 상기 제2 도전부를 전기적으로 연결시키는 도전성 연결부를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  11. 청구항9에 있어서,
    상기 제2 반도체칩 패키지는, 상기 제2 내부 신호패턴과 전기적으로 연결되는 제2 외부 신호패턴을 더 포함하고,
    상기 제1 도전부와 상기 제2 외부 신호패턴을 전기적으로 연결시키는 도전성 연결부를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  12. 청구항9에 있어서,
    상기 제1 도전부와 상기 제2 도전부를 전기적으로 연결시키는 도전성 연결부를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  13. 청구항9에 있어서,
    상기 반도체칩은 메모리칩인 것을 특징으로 하는 반도체 모듈.
  14. 청구항9에 있어서,
    상기 제1 반도체칩 패키지 또는 상기 제2 반도체칩 패키지의 일면에 실장되는 반도체 집적회로 소자 또는 표면실장형 수동소자를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  15. 청구항9에 있어서,
    상기 제1 반도체칩 패키지 또는 상기 제2 반도체칩 패키지의 일면에 형성되는 솔더볼 또는 솔더범프를 더 포함하는 것을 특징으로 하는 반도체 모듈.
  16. 중앙에 개구부가 형성되고, 상기 개구부 주변에 비어홀이 형성된 절연 프레임을 준비하는 단계;
    상기 비어홀에 도전부를 형성하는 단계;
    지지부재에 상기 절연 프레임을 안착시킨 상태에서 상기 개구부에 반도체칩을 배치시키는 단계;
    상기 절연 프레임 및 상기 반도체칩의 상면에 몰딩층을 형성하는 단계;
    상기 절연 프레임으로부터 상기 지지부재를 제거하고, 상기 절연 프레임 및 상기 반도체칩의 하면에 내부 절연층을 형성하는 단계;
    상기 내부 절연층 상에 상기 반도체칩과 상기 도전부를 전기적으로 연결하는 내부 신호패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체칩 패키지 제조 방법.
  17. 청구항16에 있어서,
    상기 내부 신호패턴과 전기적으로 연결되는 외부 신호패턴을 더 형성하고, 상기 외부 신호패턴의 일부분이 노출되도록 상기 외부 신호패턴 상에 외부 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체칩 패키지 제조 방법.
  18. 청구항16에 있어서,
    상기 몰딩층을 연마하여 상기 도전부의 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체칩 패키지 제조 방법.
  19. 청구항16에 있어서,
    상기 비어홀에 도전부를 형성하는 단계는,
    상기 비어홀에 도전성 페이스트의 충진, 도전성 핀의 삽입 또는 금속 도금 중에서 선택되는 어느 하나 이상의 방법으로 상기 도전부를 형성하는 것을 특징으로 하는 반도체칩 패키지 제조 방법.
  20. 중앙에 제1 개구부가 형성되고, 상기 제1 개구부 주변에 제1 비어홀이 형성된 제1 절연 프레임을 준비하고, 상기 제1 비어홀에 제1 도전부를 형성하고, 제1 지지부재에 상기 제1 절연 프레임을 안착시킨 상태에서 상기 제1 개구부에 제1 반도체칩을 배치시키고, 상기 제1 절연 프레임 및 상기 제1 반도체칩의 상면에 제1 몰딩층을 형성하고, 상기 제1 절연 프레임으로부터 상기 제1 지지부재를 제거하고, 상기 제1 절연 프레임 및 상기 제1 반도체칩의 하면에 제1 내부 절연층을 형성하고, 상기 제1 내부 절연층 상에 상기 제1 반도체칩과 상기 제1 도전부를 전기적으로 연결하는 제1 내부 신호패턴을 형성하여 제1 반도체칩 패키지를 형성하는 단계;
    중앙에 제2 개구부가 형성되고, 상기 제2 개구부 주변에 제2 비어홀이 형성된 제2 절연 프레임을 준비하고, 상기 제2 비어홀에 제2 도전부를 형성하고, 제2 지지부재에 상기 제2 절연 프레임을 안착시킨 상태에서 상기 제2 개구부에 제2 반도체칩을 배치시키고, 상기 제2 절연 프레임 및 상기 제2 반도체칩의 상면에 제2 몰딩층을 형성하고, 상기 제2 절연 프레임으로부터 상기 제2 지지부재를 제거하고, 상기 제2 절연 프레임 및 상기 제2 반도체칩의 하면에 제2 내부 절연층을 형성하고, 상기 제2 내부 절연층 상에 상기 제2 반도체칩과 상기 제2 도전부를 전기적으로 연결하는 제2 내부 신호패턴을 형성하여 제2 반도체칩 패키지를 형성하는 단계; 및
    상기 제1 반도체칩 패키지와 상기 제2 반도체칩 패키지를 수직으로 적층하고, 상기 제1 반도체칩 패키지와 상기 제2 반도체칩 패키지를 전기적 및 물리적으로 연결하는 단계를 포함하는 반도체 모듈 제조 방법.
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