JP2004535079A - 複数の集積回路デバイスを含む単一パッケージ - Google Patents
複数の集積回路デバイスを含む単一パッケージ Download PDFInfo
- Publication number
- JP2004535079A JP2004535079A JP2003513040A JP2003513040A JP2004535079A JP 2004535079 A JP2004535079 A JP 2004535079A JP 2003513040 A JP2003513040 A JP 2003513040A JP 2003513040 A JP2003513040 A JP 2003513040A JP 2004535079 A JP2004535079 A JP 2004535079A
- Authority
- JP
- Japan
- Prior art keywords
- package
- devices
- layer
- substrate
- corner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000005538 encapsulation Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 238000004806 packaging method and process Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 58
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000010292 electrical insulation Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Abstract
本発明は、単一のBGAパッケージ内の同じ基板に複数のICデバイスが配置されることを可能にする。本発明は、デバイスが異なった電圧差で動作することができるように、電気絶縁を維持するためにICデバイスの電気接続間で最小の距離が保たれることを必要とする。デバイス間の信号は、ガルヴァーニ絶縁技術を利用してパッケージの外部から互いに接続可能である。本発明は、顧客に、デバイス間の絶縁を用いるか用いないかの選択の柔軟性を提供し、ボード上で単一のデバイスしか用いないため、より小さなPCボードスペースを占める。
Description
【技術分野】
【０００１】
本発明は、一般に半導体集積回路(IC)パッケージに関し、より詳細には、互いに電気的に絶縁した複数のICデバイスを含む改良されたボールグリッドアレイ(BGA)パッケージに関する。
【背景技術】
【０００２】
従来は、ICデバイスはPCボードに取り付けられ、ICデバイスの電気絶縁はボード上で維持されていた。PCボード上のスペースを効率的に用いるために、複数のICデバイスを含むパッケージがあり、これらは一般にマルチチップモジュール(MCM)と呼ばれる。これらのデバイスは、パッケージ内で互いに接続されており、電力及びグラウンドレベルを共有する。2つのICデバイスを含み、これらを単一パッケージ内で電気的に絶縁させておく単純なパッケージも用いられている。このような単純なパッケージ内のICデバイスは、単純なトランシーバ及びDC／DCコンバータに限られており、このようなパッケージは、DIP(デュアルインパッケージ)、SOJ(スモールアウトラインJリード)、QFP(カッドフラットパッケージ)及び高いQFPに制限される。これらの単純なパッケージは一般的に大きさが小さく、これらのパッケージのピンの数は48未満(DIP及びSOJ用)から144(高いQFP用)まで様々である。これらは、単純なICデバイス用として理想的である。
【０００３】
複雑なデザインのICデバイスの電気絶縁を単一パッケージ内で維持する試みはなされてきた。しかし、このような努力は、複雑なICデバイスの高いピン密度と関連した問題点を含む多くの要素のため成功しなかった。例えば、多層BGAパッケージは、一般的に2インチ×2インチの領域に64〜1000本のピンを含む。また、小さいパッケージ底面積を維持するには内部ICデバイス間のスペース要件と関連した障害がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、単一パッケージ内で複雑なデザインの大規模なICデバイスの電気絶縁を実現する必要がある。
【課題を解決するための手段】
【０００５】
本発明は、単一のBGAパッケージ内の同じ基板に複数のICデバイスが配置されることを可能にする。本発明は、デバイスが異なった電圧差で動作することができるように、電気絶縁を維持するためにICデバイスの電気接続間で最小の距離が保たれることを必要とする。デバイス間の信号は、ガルヴァーニ絶縁技術を利用してパッケージの外部から互いに接続可能である。
【０００６】
本発明によって、複数の外部接点を有するパッケージが提供される。パッケージは、第1のデバイス、第2のデバイス及び基板を有し、これは、第1の及び第2のデバイスを封入すると共に両デバイスの基板への密着を保証する型を備える。基板は、少なくとも1つのパターン形成された導電層を備え、この層は、電気接点の第1の組及び第2の組を備える。第1のデバイスは、基板のパターン形成された層の第1の組に接続された複数の電気端子を有する。第2のデバイスは、基板のパターン形成された層の第2の組に接続された複数の電気端子を有する。第1の及び第2の組は、互いに電気的に絶縁された2つの区域に分離される。第1の組は第1の複数の電気接点に接続されており、第2の組は第2の複数の電気接点に接続されている。好適には、電気絶縁は、アメリカ規格協会(ANSI)によって維持されるANSI/IPC-2221規格によって維持される。好適には、基板は、複数の第1の及び第2のデバイスを備えており、その後にのみ個々のパッケージに分離される。
【０００７】
好適な実施例において、個々のパッケージの基板は、ほぼ長方形の形状を有し、対角線の両端に位置する第1及び第2の角を備えている。このとき第1のデバイスは第1の角の近くに位置し、第2のデバイスは第2の角の近くに位置する。このような態様で、第1の及び第2のデバイス間の距離は、限られたパッケージサイズ内で可能な限り大きくされる。その上、これは、電気接点が基板の縁の近くに設けられるという基板の標準のレイアウトの使用を可能にする。この実施例は、更に、1つのパッケージ内に異なったサイズのデバイスを設けることを可能にする。
【０００８】
他の実施例では、基板に導電トラックが設けられ、これらは、第1の角と第2の角との間の対角線にほぼ平行に、そして、ほぼ垂直に配置される。導電トラックを対角線に対して平行又は垂直に設けることは、利用可能な空間の最も効率的な使用を提供する。対角線に対して垂直にトラックを供給することは、特に電気接点の第1の及び第2の組の間の絶縁部の近くの領域において好ましい。しかし、全ての導電トラックが対角線にほぼ垂直又は平行な方向に設けられなければならないわけではない。
【０００９】
これらの種類のパッケージでは、基板が、信号層、電源層、グラウンド層及びプリント回路基板等のキャリアに接触するための下端層等の複数の導電層を有する積層基板であることが好ましい。所望ならば、電気接続及び接点の第1の組と第2の組との間の相互接続が基板に設けられてもよい。しかし、好適には、2つの組が、互いに電気的に分離した2つの区域に分離される。
【００１０】
誘電層によって隔てられた複数の導電層を有する積層基板の場合には、導電層は、銅、アルミニウム、ニッケル、銀又はこれらの合金等の金属を含む。基板の表面で、それぞれバンプ及びボールとの密着性を改良する追加の層があってもよい。誘電層はエポキシ等の有機材料又はセラミック材料等の無機材料であってよい。型は、一般にエポキシ材料であるが、同様に、ガラスを含むか又はガラス層であってもよい。多層基板及び単層基板の場合、基板にスルーホール又はギャップを作製することによって分離が提供されてもよい。その後で、このスルーホールは成形材料で満たされることができるが、低い誘電率を有するメゾポーラスシリカ等の材料によっても満たされることができる。基板へのギャップの供給は、基板が一時的なキャリアに存在するという点で促進されることができる。
【００１１】
有利な実施例において、第1の及び／又は第2のデバイスは、アクティブ領域上にボンドパッドを備えている。作用領域上にボンドパッドを有するこのようなデバイスは、例えば米国特許第6,229,221号から公知である。作用領域へのボンドパッドの利用は、デバイスのより大きな領域をボンドパッド用に利用することを可能にする。それゆえに、ボンドパッドは、第1のデバイスと第2のデバイスとの間の距離が可能な限り短く保たれることができるように位置することができる。
【００１２】
当業者によって理解されるように、パッケージは好適にはボールグリッドアレイパッケージであり、これはプリント回路基板等のキャリア上にはんだ又は金属ボールを備えていることができる。更に理解されるように、デバイスと基板との間の接続は、好適には金属又はソルダーバンプによって実現される。しかし、デバイスと基板との間の接続又は基板とキャリアとの間の接続のために、異方導電グルーの使用(残りの表面の上に延在する高くなった金属層の供給)等の代わりの接続技術が用いられることは除外されない。
【００１３】
本発明のパッケージは、特に、デバイスの1つがセキュリティ機能を有するアプリケーションに適している。セキュリティ機能を有するこのようなデバイスは、例えばDVD及び類似した光記録規格において用いられるデジタルデータ及び画像のコピー防止等の観点から重要である。代わりにこれは、領域に依存する入力を特定のデータに提供するのに用いられることができる。第1のデバイスと同じパッケージに第2のセキュリティデバイスを供給することによって、第2のセキュリティ装置は、より一般的な入力を提供する他のセキュリティ装置と交換されることができなくなる。セキュリティデバイスは、移動電話等において用いられるトランシーバICと組み合わせて用いられることもでき、ここで、セキュリティ機能を有するデバイスは、スマートカードの使用と同様に、電話番号及びそのコストのチェックを実行することができ、また、ユーザのIDとリンクしていてよい。このことから、セキュリティデバイスは一般にメモリを有する。
【００１４】
代わりに、本発明のパッケージのデバイスは、両方とも通信目的のために用いられることができる。このようにして、例えば、異なった周波数領域で動作する2台のトランシーバを1つのパッケージで提供することができる。これは、通常両方とも必要とする顧客に利点を与える。この点で、第1及び第2のデバイスを単一デバイスの代わりにパッケージで提供することは有利である。なぜなら、異なった周波数領域を考慮すると、デバイスの製造のために異なった技術が用いられるからである。代わりに、デバイスは異なった数のメタライゼーション層を含んでもよく、これは、両者が組み合わせられることができない又は一方が非常に安価で他方が高価であるという結果を生じる。
【００１５】
本発明のパッケージは、顧客に、デバイス間の絶縁を用いるか用いないかの選択の柔軟性を提供し、単一のデバイスにより、2つの別個のパッケージよりもキャリアの小さなスペースを占める。
【００１６】
本発明のこれらの及び他の側面は、添付の図面と共に以下の説明を参照することにより明らかにされる。図面は、縮尺どおりではなく、概略のものである。
【発明を実施するための最良の形態】
【００１７】
本発明は、添付の図面を参照して例示によってより詳細に説明される。
【００１８】
図面を通じて、同じ参照番号は類似した又は対応する特徴又は機能を示す。
【００１９】
図1-Aは、本発明の一実施例によるボールグリッドアレイ(BGA)パッケージ10の内部の2つのICデバイス2及び4のレイアウトを示す。これらのデバイスは、パッケージ10の同じパッケージ基板に配置されており、互いに電気的に絶縁されている。この例示的なレイアウトにおいて、デバイス2はL41チップであってもよく、これは、コピー防止を備えた1394-Aリンク層コントローラであり、デバイス4はP23チップであってもよく、これは2つのポートを備えた1394-A物理層コントローラである。L41及びP23チップは、両方とも、Sunnyvale, CaliforniaのPhilips Semiconductors, Inc.から入手可能である。
【００２０】
本発明によると、各ICデバイスは、特定の領域に配置されたICデバイスの電気接点の分離を可能にする方位でパッケージ基板に配置されることになる。例えば、2つのICデバイスは、図1-Aに示されるように2つの異なった部分に配置され、3つのICデバイスは、3つの異なった部分に配置される、等々である。更に、基板上のデバイスの電気接点は、図1-Bに示されるANSI/IPC-2221規格の表6-1に従って、2つの分離した区域にある2つのデバイス間で所望の電気絶縁を達成するように最小の物理的距離(例えば0.5mm)に保たれる。ANSI/IPC-2221規格はアメリカ規格協会によって維持されるプリント基板デザインの一般規格であり、これは本願明細書に引用したものとする。
【００２１】
図2-Aは、複数のはんだボール16を有するパッケージ10の斜視図を示す。パッケージは、対角線110(破線で示される)の両端に位置する第1の角102及び第2の角104を備えている。本実施例において、パッケージ10は、2つのデバイス2、4を有する(ここでは示されているが、通常はカプセル化され保護されている)。第1のデバイス2は第1の角102の近くにあり、第2のデバイス4は第2の角104の近くにある。
【００２２】
図2-Bに示すように、それぞれデバイス2及び4と関連した外部電気接点22及び24の2つの組がはんだボールの形で存在する。2つのスペーシングギャップ26及び28は、外部電気接点の2つの組を2つの区域に分離して、デバイス2と4との間の電気的な絶縁を維持する。スペーシングギャップ26及び28は、予め選択された領域の外部電気接点を除去することによって作製される。スペーシングギャップ26及び28は、また、上記したANSI/IPC-2221規格の表6-1に従って最小の物理幅に保たれる。
【００２３】
図3は、パッケージ10の簡略化された断面図を示す。図3は、本発明のパッケージ10の簡略化された断面図を示す。図3にて示したように、パッケージはICデバイス2、4及び基板100を有する。デバイス2、4は、例えばエポキシ樹脂製成形型のカプセル6に封入される。デバイス2、4は、基板100のパターン形成された導電層34にバンプ7、9を介して接続された複数の端子(この図には示されない)を含む。基板100は、その底面にはんだボール16が設けられ、これは通常組立工場で行われる。
【００２４】
必須ではないが、この例においては、基板100は信号層34、誘電層36、グラウンド層38、誘電層42、電源層44、誘電層46及び下端層48を含む積層基板である。これらの層は互いに積み重なっている。基板は、図4-A〜Dに示されているように、電気接続の第1の及び第2の組を有する。
【００２５】
図3に示されるように、導電層34、38、44、48は全て、パターン形成され、第1の部分52、62、72、82及び第2の部分54、64、74、84に細分され、これらの部分の各々は、デバイス2、4の1つに電気接続を提供する。必須ではないが、この好適な例においては、全ての導電層34、38、44、48で、第1の部分52、62、72、82及び第2の部分54、64、74、84は、電気絶縁56、66、76、86によって分離される。しかし、例えば電源層44に、第1の部分72と第2の部分74との相互接続があってもよい。下端層82、84の区域において、キャリアにはんだボール16を介して接触するための接点22、24(図3には示さない)が規定される。
【００２６】
信号層34、グラウンド層38、電力層44及び最下層48は、電気伝導材料、例えばアルミニウム、銅、ニッケル又は銀を含む。誘電層は、エポキシ材料等の有機誘電体層又はSiO2、Al2O3、メゾポーラスシリカ等の多孔性誘電層等の無機誘電材料を含む。信号層34、グラウンド層38、電源層44及び下端層48間に良い電気絶縁を与えるために、低誘電率を有する誘電層が好ましい。デバイス2及び4は、信号層34上に配置されて、例えば金又は銅のバンプによってこれに接続されている。良い接着性を提供するために、信号層34の上に追加の接着層があってもよい。
【００２７】
絶縁部56、66、76、78は、基板100の製造の際に導電層34、38、44、48をパターン形成することによって提供されてもよい。これらの導電層34、38、44、48はこれらの間の誘電層36、42、46よりも薄いので、これは、機械的な問題を生じさせない。しかし、絶縁は基板100が完成した後に提供されてもよい。次にこれは絶縁材料で満たされ、この絶縁材料は成形材料6であってもよい。
【００２８】
図4-Aは、パッケージ10の内部の信号層34の平面図を示す。図4-Aにおいて、電気接続ノード及びトレース52及び54の2つの組は、上述のANSI/IPC規格に従ってデバイス2及び4の信号経路間の電気絶縁を維持するために、スペーシングギャップ56及び58によって分離される。デバイス2と4との間の信号は、ガルヴァーニ絶縁技術を利用してパッケージ外部から互いに接続可能である。この例で、信号層34は、導電トラック122、124を備えており、これらは、ほぼ平行に配置され、第1の角102と第2の角104との間の対角線(110、明確さのためこの図には示されない)にほぼ平行、そして、ほぼ垂直に配置される。
【００２９】
図4-Bは、パッケージ10の内部のグラウンド層38の平面図を示す。図4-Bにおいて、電気接続ノード及びトレース62及び64の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4のグラウンド経路間の電気絶縁を維持するため、同様に、スペーシングギャップ66及び68によって分離される。これは、2つのデバイスが異なったグラウンド基準レベルを有するのを許容する。例えば、デバイス2のグラウンド基準レベルが0Vであると同時にデバイス4のグラウンド基準レベルが+30Vであってもよい。本発明によれば、2つのチップのグラウンド基準レベル間の差は、0〜300Vの範囲であってもよい。
【００３０】
図4-Cは、パッケージ10の内部の電源層44の平面図を示す。図4-Cに示すように、電気接続ノード及びトレース72及び74の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4の電源経路間の電気絶縁を維持するため、同様に、スペーシングギャップ76及び78によって分離される。これは、同様に、2つのデバイスが異なった電力レベルを有するのを許容する。例えば、デバイス2の電力レベルは、自身に関連したグラウンド基準レベルに対して3.3Vであってもよく、同時に、デバイス4の電力レベルは、自身に関連したグラウンド基準レベルに対して2.7Vであってもよい。
【００３１】
図4-Dはパッケージ10の下端層48の平面図を示し、これは図2-Bに示されるものと類似しているが、より詳細である。図4-Dに示すように、電気接続ノード及びトレース82及び84の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4の電気絶縁を維持するため、同様に、スペーシングギャップ86及び88によって分離される。
【００３２】
本発明は、顧客に、デバイス間の絶縁を用いるか用いないかの選択の柔軟性を提供する。本発明は、更に、ボード上で複数のパッケージではなく1つのパッケージしか用いられないのでより小さなPCボード空間を占める。
【００３３】
本発明は特定の実施例に関連して説明されたが、当業者には前述の説明を鑑みれば多くの代替例、修正例及び変形例が明白であることは明らかである。従って、このような全ての代替例、修正例及び変形例は、添付の請求項の精神及び範囲内に含まれると意図される。
【図面の簡単な説明】
【００３４】
【図１−Ａ】本発明の一実施例によるボールグリッドアレイパッケージ内の2つのICデバイスのレイアウトを示す。
【図１−Ｂ】ANSI/IPC-2221規格の表6-1を示す。
【図２−Ａ】パッケージの斜視図を示す。
【図２−Ｂ】パッケージの下面図を示す。
【図３】パッケージの簡略化された断面図を示す。
【図４−Ａ】パッケージ内部の信号層の平面図を示す。
【図４−Ｂ】パッケージ内部のグラウンド層の平面図を示す。
【図４−Ｃ】パッケージ内部の電源層の平面図を示す。
【図４−Ｄ】パッケージの下面図の平面図を詳細に示す。
【０００１】
本発明は、一般に半導体集積回路(IC)パッケージに関し、より詳細には、互いに電気的に絶縁した複数のICデバイスを含む改良されたボールグリッドアレイ(BGA)パッケージに関する。
【背景技術】
【０００２】
従来は、ICデバイスはPCボードに取り付けられ、ICデバイスの電気絶縁はボード上で維持されていた。PCボード上のスペースを効率的に用いるために、複数のICデバイスを含むパッケージがあり、これらは一般にマルチチップモジュール(MCM)と呼ばれる。これらのデバイスは、パッケージ内で互いに接続されており、電力及びグラウンドレベルを共有する。2つのICデバイスを含み、これらを単一パッケージ内で電気的に絶縁させておく単純なパッケージも用いられている。このような単純なパッケージ内のICデバイスは、単純なトランシーバ及びDC／DCコンバータに限られており、このようなパッケージは、DIP(デュアルインパッケージ)、SOJ(スモールアウトラインJリード)、QFP(カッドフラットパッケージ)及び高いQFPに制限される。これらの単純なパッケージは一般的に大きさが小さく、これらのパッケージのピンの数は48未満(DIP及びSOJ用)から144(高いQFP用)まで様々である。これらは、単純なICデバイス用として理想的である。
【０００３】
複雑なデザインのICデバイスの電気絶縁を単一パッケージ内で維持する試みはなされてきた。しかし、このような努力は、複雑なICデバイスの高いピン密度と関連した問題点を含む多くの要素のため成功しなかった。例えば、多層BGAパッケージは、一般的に2インチ×2インチの領域に64〜1000本のピンを含む。また、小さいパッケージ底面積を維持するには内部ICデバイス間のスペース要件と関連した障害がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、単一パッケージ内で複雑なデザインの大規模なICデバイスの電気絶縁を実現する必要がある。
【課題を解決するための手段】
【０００５】
本発明は、単一のBGAパッケージ内の同じ基板に複数のICデバイスが配置されることを可能にする。本発明は、デバイスが異なった電圧差で動作することができるように、電気絶縁を維持するためにICデバイスの電気接続間で最小の距離が保たれることを必要とする。デバイス間の信号は、ガルヴァーニ絶縁技術を利用してパッケージの外部から互いに接続可能である。
【０００６】
本発明によって、複数の外部接点を有するパッケージが提供される。パッケージは、第1のデバイス、第2のデバイス及び基板を有し、これは、第1の及び第2のデバイスを封入すると共に両デバイスの基板への密着を保証する型を備える。基板は、少なくとも1つのパターン形成された導電層を備え、この層は、電気接点の第1の組及び第2の組を備える。第1のデバイスは、基板のパターン形成された層の第1の組に接続された複数の電気端子を有する。第2のデバイスは、基板のパターン形成された層の第2の組に接続された複数の電気端子を有する。第1の及び第2の組は、互いに電気的に絶縁された2つの区域に分離される。第1の組は第1の複数の電気接点に接続されており、第2の組は第2の複数の電気接点に接続されている。好適には、電気絶縁は、アメリカ規格協会(ANSI)によって維持されるANSI/IPC-2221規格によって維持される。好適には、基板は、複数の第1の及び第2のデバイスを備えており、その後にのみ個々のパッケージに分離される。
【０００７】
好適な実施例において、個々のパッケージの基板は、ほぼ長方形の形状を有し、対角線の両端に位置する第1及び第2の角を備えている。このとき第1のデバイスは第1の角の近くに位置し、第2のデバイスは第2の角の近くに位置する。このような態様で、第1の及び第2のデバイス間の距離は、限られたパッケージサイズ内で可能な限り大きくされる。その上、これは、電気接点が基板の縁の近くに設けられるという基板の標準のレイアウトの使用を可能にする。この実施例は、更に、1つのパッケージ内に異なったサイズのデバイスを設けることを可能にする。
【０００８】
他の実施例では、基板に導電トラックが設けられ、これらは、第1の角と第2の角との間の対角線にほぼ平行に、そして、ほぼ垂直に配置される。導電トラックを対角線に対して平行又は垂直に設けることは、利用可能な空間の最も効率的な使用を提供する。対角線に対して垂直にトラックを供給することは、特に電気接点の第1の及び第2の組の間の絶縁部の近くの領域において好ましい。しかし、全ての導電トラックが対角線にほぼ垂直又は平行な方向に設けられなければならないわけではない。
【０００９】
これらの種類のパッケージでは、基板が、信号層、電源層、グラウンド層及びプリント回路基板等のキャリアに接触するための下端層等の複数の導電層を有する積層基板であることが好ましい。所望ならば、電気接続及び接点の第1の組と第2の組との間の相互接続が基板に設けられてもよい。しかし、好適には、2つの組が、互いに電気的に分離した2つの区域に分離される。
【００１０】
誘電層によって隔てられた複数の導電層を有する積層基板の場合には、導電層は、銅、アルミニウム、ニッケル、銀又はこれらの合金等の金属を含む。基板の表面で、それぞれバンプ及びボールとの密着性を改良する追加の層があってもよい。誘電層はエポキシ等の有機材料又はセラミック材料等の無機材料であってよい。型は、一般にエポキシ材料であるが、同様に、ガラスを含むか又はガラス層であってもよい。多層基板及び単層基板の場合、基板にスルーホール又はギャップを作製することによって分離が提供されてもよい。その後で、このスルーホールは成形材料で満たされることができるが、低い誘電率を有するメゾポーラスシリカ等の材料によっても満たされることができる。基板へのギャップの供給は、基板が一時的なキャリアに存在するという点で促進されることができる。
【００１１】
有利な実施例において、第1の及び／又は第2のデバイスは、アクティブ領域上にボンドパッドを備えている。作用領域上にボンドパッドを有するこのようなデバイスは、例えば米国特許第6,229,221号から公知である。作用領域へのボンドパッドの利用は、デバイスのより大きな領域をボンドパッド用に利用することを可能にする。それゆえに、ボンドパッドは、第1のデバイスと第2のデバイスとの間の距離が可能な限り短く保たれることができるように位置することができる。
【００１２】
当業者によって理解されるように、パッケージは好適にはボールグリッドアレイパッケージであり、これはプリント回路基板等のキャリア上にはんだ又は金属ボールを備えていることができる。更に理解されるように、デバイスと基板との間の接続は、好適には金属又はソルダーバンプによって実現される。しかし、デバイスと基板との間の接続又は基板とキャリアとの間の接続のために、異方導電グルーの使用(残りの表面の上に延在する高くなった金属層の供給)等の代わりの接続技術が用いられることは除外されない。
【００１３】
本発明のパッケージは、特に、デバイスの1つがセキュリティ機能を有するアプリケーションに適している。セキュリティ機能を有するこのようなデバイスは、例えばDVD及び類似した光記録規格において用いられるデジタルデータ及び画像のコピー防止等の観点から重要である。代わりにこれは、領域に依存する入力を特定のデータに提供するのに用いられることができる。第1のデバイスと同じパッケージに第2のセキュリティデバイスを供給することによって、第2のセキュリティ装置は、より一般的な入力を提供する他のセキュリティ装置と交換されることができなくなる。セキュリティデバイスは、移動電話等において用いられるトランシーバICと組み合わせて用いられることもでき、ここで、セキュリティ機能を有するデバイスは、スマートカードの使用と同様に、電話番号及びそのコストのチェックを実行することができ、また、ユーザのIDとリンクしていてよい。このことから、セキュリティデバイスは一般にメモリを有する。
【００１４】
代わりに、本発明のパッケージのデバイスは、両方とも通信目的のために用いられることができる。このようにして、例えば、異なった周波数領域で動作する2台のトランシーバを1つのパッケージで提供することができる。これは、通常両方とも必要とする顧客に利点を与える。この点で、第1及び第2のデバイスを単一デバイスの代わりにパッケージで提供することは有利である。なぜなら、異なった周波数領域を考慮すると、デバイスの製造のために異なった技術が用いられるからである。代わりに、デバイスは異なった数のメタライゼーション層を含んでもよく、これは、両者が組み合わせられることができない又は一方が非常に安価で他方が高価であるという結果を生じる。
【００１５】
本発明のパッケージは、顧客に、デバイス間の絶縁を用いるか用いないかの選択の柔軟性を提供し、単一のデバイスにより、2つの別個のパッケージよりもキャリアの小さなスペースを占める。
【００１６】
本発明のこれらの及び他の側面は、添付の図面と共に以下の説明を参照することにより明らかにされる。図面は、縮尺どおりではなく、概略のものである。
【発明を実施するための最良の形態】
【００１７】
本発明は、添付の図面を参照して例示によってより詳細に説明される。
【００１８】
図面を通じて、同じ参照番号は類似した又は対応する特徴又は機能を示す。
【００１９】
図1-Aは、本発明の一実施例によるボールグリッドアレイ(BGA)パッケージ10の内部の2つのICデバイス2及び4のレイアウトを示す。これらのデバイスは、パッケージ10の同じパッケージ基板に配置されており、互いに電気的に絶縁されている。この例示的なレイアウトにおいて、デバイス2はL41チップであってもよく、これは、コピー防止を備えた1394-Aリンク層コントローラであり、デバイス4はP23チップであってもよく、これは2つのポートを備えた1394-A物理層コントローラである。L41及びP23チップは、両方とも、Sunnyvale, CaliforniaのPhilips Semiconductors, Inc.から入手可能である。
【００２０】
本発明によると、各ICデバイスは、特定の領域に配置されたICデバイスの電気接点の分離を可能にする方位でパッケージ基板に配置されることになる。例えば、2つのICデバイスは、図1-Aに示されるように2つの異なった部分に配置され、3つのICデバイスは、3つの異なった部分に配置される、等々である。更に、基板上のデバイスの電気接点は、図1-Bに示されるANSI/IPC-2221規格の表6-1に従って、2つの分離した区域にある2つのデバイス間で所望の電気絶縁を達成するように最小の物理的距離(例えば0.5mm)に保たれる。ANSI/IPC-2221規格はアメリカ規格協会によって維持されるプリント基板デザインの一般規格であり、これは本願明細書に引用したものとする。
【００２１】
図2-Aは、複数のはんだボール16を有するパッケージ10の斜視図を示す。パッケージは、対角線110(破線で示される)の両端に位置する第1の角102及び第2の角104を備えている。本実施例において、パッケージ10は、2つのデバイス2、4を有する(ここでは示されているが、通常はカプセル化され保護されている)。第1のデバイス2は第1の角102の近くにあり、第2のデバイス4は第2の角104の近くにある。
【００２２】
図2-Bに示すように、それぞれデバイス2及び4と関連した外部電気接点22及び24の2つの組がはんだボールの形で存在する。2つのスペーシングギャップ26及び28は、外部電気接点の2つの組を2つの区域に分離して、デバイス2と4との間の電気的な絶縁を維持する。スペーシングギャップ26及び28は、予め選択された領域の外部電気接点を除去することによって作製される。スペーシングギャップ26及び28は、また、上記したANSI/IPC-2221規格の表6-1に従って最小の物理幅に保たれる。
【００２３】
図3は、パッケージ10の簡略化された断面図を示す。図3は、本発明のパッケージ10の簡略化された断面図を示す。図3にて示したように、パッケージはICデバイス2、4及び基板100を有する。デバイス2、4は、例えばエポキシ樹脂製成形型のカプセル6に封入される。デバイス2、4は、基板100のパターン形成された導電層34にバンプ7、9を介して接続された複数の端子(この図には示されない)を含む。基板100は、その底面にはんだボール16が設けられ、これは通常組立工場で行われる。
【００２４】
必須ではないが、この例においては、基板100は信号層34、誘電層36、グラウンド層38、誘電層42、電源層44、誘電層46及び下端層48を含む積層基板である。これらの層は互いに積み重なっている。基板は、図4-A〜Dに示されているように、電気接続の第1の及び第2の組を有する。
【００２５】
図3に示されるように、導電層34、38、44、48は全て、パターン形成され、第1の部分52、62、72、82及び第2の部分54、64、74、84に細分され、これらの部分の各々は、デバイス2、4の1つに電気接続を提供する。必須ではないが、この好適な例においては、全ての導電層34、38、44、48で、第1の部分52、62、72、82及び第2の部分54、64、74、84は、電気絶縁56、66、76、86によって分離される。しかし、例えば電源層44に、第1の部分72と第2の部分74との相互接続があってもよい。下端層82、84の区域において、キャリアにはんだボール16を介して接触するための接点22、24(図3には示さない)が規定される。
【００２６】
信号層34、グラウンド層38、電力層44及び最下層48は、電気伝導材料、例えばアルミニウム、銅、ニッケル又は銀を含む。誘電層は、エポキシ材料等の有機誘電体層又はSiO2、Al2O3、メゾポーラスシリカ等の多孔性誘電層等の無機誘電材料を含む。信号層34、グラウンド層38、電源層44及び下端層48間に良い電気絶縁を与えるために、低誘電率を有する誘電層が好ましい。デバイス2及び4は、信号層34上に配置されて、例えば金又は銅のバンプによってこれに接続されている。良い接着性を提供するために、信号層34の上に追加の接着層があってもよい。
【００２７】
絶縁部56、66、76、78は、基板100の製造の際に導電層34、38、44、48をパターン形成することによって提供されてもよい。これらの導電層34、38、44、48はこれらの間の誘電層36、42、46よりも薄いので、これは、機械的な問題を生じさせない。しかし、絶縁は基板100が完成した後に提供されてもよい。次にこれは絶縁材料で満たされ、この絶縁材料は成形材料6であってもよい。
【００２８】
図4-Aは、パッケージ10の内部の信号層34の平面図を示す。図4-Aにおいて、電気接続ノード及びトレース52及び54の2つの組は、上述のANSI/IPC規格に従ってデバイス2及び4の信号経路間の電気絶縁を維持するために、スペーシングギャップ56及び58によって分離される。デバイス2と4との間の信号は、ガルヴァーニ絶縁技術を利用してパッケージ外部から互いに接続可能である。この例で、信号層34は、導電トラック122、124を備えており、これらは、ほぼ平行に配置され、第1の角102と第2の角104との間の対角線(110、明確さのためこの図には示されない)にほぼ平行、そして、ほぼ垂直に配置される。
【００２９】
図4-Bは、パッケージ10の内部のグラウンド層38の平面図を示す。図4-Bにおいて、電気接続ノード及びトレース62及び64の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4のグラウンド経路間の電気絶縁を維持するため、同様に、スペーシングギャップ66及び68によって分離される。これは、2つのデバイスが異なったグラウンド基準レベルを有するのを許容する。例えば、デバイス2のグラウンド基準レベルが0Vであると同時にデバイス4のグラウンド基準レベルが+30Vであってもよい。本発明によれば、2つのチップのグラウンド基準レベル間の差は、0〜300Vの範囲であってもよい。
【００３０】
図4-Cは、パッケージ10の内部の電源層44の平面図を示す。図4-Cに示すように、電気接続ノード及びトレース72及び74の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4の電源経路間の電気絶縁を維持するため、同様に、スペーシングギャップ76及び78によって分離される。これは、同様に、2つのデバイスが異なった電力レベルを有するのを許容する。例えば、デバイス2の電力レベルは、自身に関連したグラウンド基準レベルに対して3.3Vであってもよく、同時に、デバイス4の電力レベルは、自身に関連したグラウンド基準レベルに対して2.7Vであってもよい。
【００３１】
図4-Dはパッケージ10の下端層48の平面図を示し、これは図2-Bに示されるものと類似しているが、より詳細である。図4-Dに示すように、電気接続ノード及びトレース82及び84の2つの組は、前述のANSI/標準のIPCに従ってデバイス2及び4の電気絶縁を維持するため、同様に、スペーシングギャップ86及び88によって分離される。
【００３２】
本発明は、顧客に、デバイス間の絶縁を用いるか用いないかの選択の柔軟性を提供する。本発明は、更に、ボード上で複数のパッケージではなく1つのパッケージしか用いられないのでより小さなPCボード空間を占める。
【００３３】
本発明は特定の実施例に関連して説明されたが、当業者には前述の説明を鑑みれば多くの代替例、修正例及び変形例が明白であることは明らかである。従って、このような全ての代替例、修正例及び変形例は、添付の請求項の精神及び範囲内に含まれると意図される。
【図面の簡単な説明】
【００３４】
【図１−Ａ】本発明の一実施例によるボールグリッドアレイパッケージ内の2つのICデバイスのレイアウトを示す。
【図１−Ｂ】ANSI/IPC-2221規格の表6-1を示す。
【図２−Ａ】パッケージの斜視図を示す。
【図２−Ｂ】パッケージの下面図を示す。
【図３】パッケージの簡略化された断面図を示す。
【図４−Ａ】パッケージ内部の信号層の平面図を示す。
【図４−Ｂ】パッケージ内部のグラウンド層の平面図を示す。
【図４−Ｃ】パッケージ内部の電源層の平面図を示す。
【図４−Ｄ】パッケージの下面図の平面図を詳細に示す。
Claims (10)
- パターン形成された導電層、第1のデバイス及び第2のデバイスを備えた基板を有するパッケージにおいて、前記基板上のデバイスはカプセル化されていると共に前記基板の前記パターン形成された層に対する接続のための端子を備えており、前記パターン形成された層では電気接点の第1の組及び電気接点の第2の組が規定され、これら第1の組及び第2の組は、絶縁材により互いに電気的に絶縁された2つの区域に分離されている、パッケージ。
- 請求項1に記載のパッケージにおいて、前記第1の及び第2のデバイスは、少なくとも合計40個の接点を有する集積回路デバイスであることを特徴とするパッケージ。
- 請求項1に記載のパッケージにおいて、前記基板は、信号層、グラウンド層、電源層及び下端層を有する積層基板であり、前記各層は、第1の区域及び第2の区域を有することを特徴とするパッケージ。
- 請求項3に記載のパッケージにおいて、前記信号層、前記グラウンド層、前記電源層及び前記下端層の全層は、前記第1の区域と前記第2の区域とを分離するための絶縁部を有することを特徴とするパッケージ。
- 請求項1に記載のパッケージにおいて、前記第2のデバイスは識別又はセキュリティ機能を組み込んだ半導体デバイスであり、これにより、前記第1のデバイスの使用は、前記第2のデバイスで実現されるような態様に限られることを特徴とするパッケージ。
- 請求項1に記載のパッケージにおいて、前記基板は、対角線の両端に位置する第1の角及び第2の角を有し、前記第1のデバイスは前記第1の角の近くにあり、前記第2のデバイスは前記第2の角の近くにあることを特徴とするパッケージ。
- 請求項6に記載のパッケージにおいて、前記基板の少なくとも1つのパターン形成された層に導電トラックが設けられ、これらトラックは、前記第1の角と前記第2の角との間の対角線にほぼ平行に、そして、ほぼ垂直に配置されることを特徴とするパッケージ。
- 請求項1に記載のパッケージにおいて、前記デバイスのうちの少なくとも1つがアクティブ領域上にボンドパッドを備えることを特徴とするパッケージ。
- 半導体デバイスをパッケージする方法において、
単一のボールグリッドアレイパッケージの基板上の複数の区域に複数のデバイスをそれぞれ配置するステップであって、前記各デバイスは複数の電気端子を有し、前記各区域は前記それぞれのデバイスの前記端子を前記パッケージの接点に接続するための複数の電気接点を有する、ステップと、
前記複数の電気接点の中の電気絶縁を維持するために前記接点間にスペーシングギャップを作製するステップと、
前記複数のデバイスを封入するためにカプセル化を提供するステップと、
を有する方法。 - 請求項8に記載の方法において、スペーシングギャップの作製は、予め選択された電気接点を除去することを含む、方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30403801P | 2001-07-09 | 2001-07-09 | |
| US10/024,936 US6882046B2 (en) | 2001-07-09 | 2001-12-18 | Single package containing multiple integrated circuit devices |
| PCT/IB2002/002675 WO2003007375A2 (en) | 2001-07-09 | 2002-07-09 | Single package containing multiple integrated circuit devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004535079A true JP2004535079A (ja) | 2004-11-18 |
| JP4597512B2 JP4597512B2 (ja) | 2010-12-15 |
Family
ID=26699060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003513040A Expired - Lifetime JP4597512B2 (ja) | 2001-07-09 | 2002-07-09 | 複数の集積回路デバイスを含む単一パッケージ及び半導体デバイスをパッケージする方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6882046B2 (ja) |
| EP (1) | EP1407490A2 (ja) |
| JP (1) | JP4597512B2 (ja) |
| KR (1) | KR20030060886A (ja) |
| CN (1) | CN100550377C (ja) |
| TW (1) | TW573345B (ja) |
| WO (1) | WO2003007375A2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140073418A (ko) * | 2012-12-06 | 2014-06-16 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2014207488A (ja) * | 2004-03-26 | 2014-10-30 | エスシーエー アイピーエルエー ホールディングス インコーポレイテッド | マルチチップ・モジュール |
| JP2017139484A (ja) * | 2017-04-03 | 2017-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1634730A1 (de) | 2004-09-14 | 2006-03-15 | MVG Metallverarbeitungsgesellschaft mbH | Anhängerkupplung mit Kugelgelenk |
| KR100790172B1 (ko) * | 2005-05-02 | 2007-12-31 | 삼성전자주식회사 | 시스템 인 패키지(ＳｉＰ) 형태로 내장된 내부 롬에 고속프로그램 다운로드를 위한 칩 구현 방법 및 장치 |
| WO2007077501A1 (en) * | 2006-01-03 | 2007-07-12 | Nxp B.V. | Serial data communication system and method |
| US9679602B2 (en) | 2006-06-14 | 2017-06-13 | Seagate Technology Llc | Disc drive circuitry swap |
| US9305590B2 (en) | 2007-10-16 | 2016-04-05 | Seagate Technology Llc | Prevent data storage device circuitry swap |
| KR101287582B1 (ko) * | 2008-07-07 | 2013-07-19 | 삼성테크윈 주식회사 | 칩 마운터 및 칩 마운터의 ｂｇａ 패키지 인식 방법 |
| EP2278714B1 (en) | 2009-07-02 | 2015-09-16 | Nxp B.V. | Power stage |
| US9331866B2 (en) | 2012-04-20 | 2016-05-03 | Nxp B.V. | Network communications apparatus, system, and method |
| US8571093B1 (en) | 2012-04-24 | 2013-10-29 | Nxp B.V. | Communication interface for galvanic isolation |
| US8787502B2 (en) | 2012-04-24 | 2014-07-22 | Nxp B.V. | Capacitive isolated voltage domains |
| US8818265B2 (en) | 2012-04-24 | 2014-08-26 | Nxp B.V. | Interface for communication between voltage domains |
| US8867592B2 (en) | 2012-05-09 | 2014-10-21 | Nxp B.V. | Capacitive isolated voltage domains |
| US9007141B2 (en) | 2012-05-23 | 2015-04-14 | Nxp B.V. | Interface for communication between voltage domains |
| US8693528B1 (en) | 2012-11-30 | 2014-04-08 | Nxp B.V. | Common mode suppression circuit |
| US8680690B1 (en) | 2012-12-07 | 2014-03-25 | Nxp B.V. | Bond wire arrangement for efficient signal transmission |
| US9467060B2 (en) | 2013-04-03 | 2016-10-11 | Nxp B.V. | Capacitive level shifter devices, methods and systems |
| US8896377B1 (en) | 2013-05-29 | 2014-11-25 | Nxp B.V. | Apparatus for common mode suppression |
| US10147722B2 (en) * | 2016-08-12 | 2018-12-04 | Renesas Electronics America Inc. | Isolated circuit formed during back end of line process |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308058A (ja) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | 電子装置 |
| JPH0430563A (ja) * | 1990-05-28 | 1992-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH1117100A (ja) * | 1997-06-19 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置 |
| WO2000045420A2 (en) * | 1999-01-29 | 2000-08-03 | Conexant Systems, Inc. | Multiple chip module with integrated rf capabilities |
| JP2000315776A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP2001185576A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3476985A (en) * | 1965-12-15 | 1969-11-04 | Licentia Gmbh | Semiconductor rectifier unit |
| US4038488A (en) | 1975-05-12 | 1977-07-26 | Cambridge Memories, Inc. | Multilayer ceramic multi-chip, dual in-line packaging assembly |
| US5031072A (en) * | 1986-08-01 | 1991-07-09 | Texas Instruments Incorporated | Baseboard for orthogonal chip mount |
| US5138436A (en) * | 1990-11-16 | 1992-08-11 | Ball Corporation | Interconnect package having means for waveguide transmission of rf signals |
| US5212406A (en) * | 1992-01-06 | 1993-05-18 | Eastman Kodak Company | High density packaging of solid state devices |
| JP3138539B2 (ja) | 1992-06-30 | 2001-02-26 | 三菱電機株式会社 | 半導体装置及びｃｏｂ基板 |
| US5567654A (en) * | 1994-09-28 | 1996-10-22 | International Business Machines Corporation | Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging |
| US5723906A (en) * | 1996-06-07 | 1998-03-03 | Hewlett-Packard Company | High-density wirebond chip interconnect for multi-chip modules |
| US6121676A (en) * | 1996-12-13 | 2000-09-19 | Tessera, Inc. | Stacked microelectronic assembly and method therefor |
| US6486544B1 (en) * | 1998-09-09 | 2002-11-26 | Seiko Epson Corporation | Semiconductor device and method manufacturing the same, circuit board, and electronic instrument |
| US6191472B1 (en) * | 1999-01-05 | 2001-02-20 | Intel Corporation | Hole geometry of a semiconductor package substrate |
| US6407334B1 (en) * | 2000-11-30 | 2002-06-18 | International Business Machines Corporation | I/C chip assembly |
-
2001
- 2001-12-18 US US10/024,936 patent/US6882046B2/en not_active Expired - Lifetime
-
2002
- 2002-07-09 JP JP2003513040A patent/JP4597512B2/ja not_active Expired - Lifetime
- 2002-07-09 WO PCT/IB2002/002675 patent/WO2003007375A2/en active Application Filing
- 2002-07-09 CN CNB028137760A patent/CN100550377C/zh not_active Expired - Lifetime
- 2002-07-09 KR KR10-2003-7003390A patent/KR20030060886A/ko not_active Application Discontinuation
- 2002-07-09 EP EP02745704A patent/EP1407490A2/en not_active Ceased
- 2002-09-16 TW TW91121141A patent/TW573345B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01308058A (ja) * | 1988-06-06 | 1989-12-12 | Hitachi Ltd | 電子装置 |
| JPH0430563A (ja) * | 1990-05-28 | 1992-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH1117100A (ja) * | 1997-06-19 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置 |
| WO2000045420A2 (en) * | 1999-01-29 | 2000-08-03 | Conexant Systems, Inc. | Multiple chip module with integrated rf capabilities |
| JP2000315776A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP2001185576A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014207488A (ja) * | 2004-03-26 | 2014-10-30 | エスシーエー アイピーエルエー ホールディングス インコーポレイテッド | マルチチップ・モジュール |
| KR20140073418A (ko) * | 2012-12-06 | 2014-06-16 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2014116371A (ja) * | 2012-12-06 | 2014-06-26 | Renesas Electronics Corp | 半導体装置 |
| TWI624911B (zh) * | 2012-12-06 | 2018-05-21 | 瑞薩電子股份有限公司 | 半導體裝置 |
| KR102140595B1 (ko) * | 2012-12-06 | 2020-08-03 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2017139484A (ja) * | 2017-04-03 | 2017-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003007375A2 (en) | 2003-01-23 |
| CN1526168A (zh) | 2004-09-01 |
| WO2003007375A3 (en) | 2003-06-05 |
| KR20030060886A (ko) | 2003-07-16 |
| JP4597512B2 (ja) | 2010-12-15 |
| US6882046B2 (en) | 2005-04-19 |
| TW573345B (en) | 2004-01-21 |
| EP1407490A2 (en) | 2004-04-14 |
| US20030006491A1 (en) | 2003-01-09 |
| CN100550377C (zh) | 2009-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4597512B2 (ja) | 複数の集積回路デバイスを含む単一パッケージ及び半導体デバイスをパッケージする方法 | |
| US7183658B2 (en) | Low cost microelectronic circuit package | |
| US7145225B2 (en) | Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods | |
| US6278613B1 (en) | Copper pads for heat spreader attach | |
| US7622801B2 (en) | Thin planar semiconductor device | |
| JP4808408B2 (ja) | マルチチップパッケージ、これに使われる半導体装置及びその製造方法 | |
| JP2909704B2 (ja) | 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体 | |
| US6462412B2 (en) | Foldable, flexible laminate type semiconductor apparatus with reinforcing and heat-radiating plates | |
| US7119427B2 (en) | Stacked BGA packages | |
| KR102107038B1 (ko) | 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법 | |
| KR101145041B1 (ko) | 반도체칩 패키지, 반도체 모듈 및 그 제조 방법 | |
| KR20050074961A (ko) | 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈 | |
| US20070069350A1 (en) | Method and apparatus for stacking electrical components using via to provide interconnection | |
| KR20050023538A (ko) | 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법 | |
| KR20140057982A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
| US8791501B1 (en) | Integrated passive device structure and method | |
| US20050093152A1 (en) | Multi-surface contact IC packaging structures and assemblies | |
| JP3450477B2 (ja) | 半導体装置及びその製造方法 | |
| TWI781863B (zh) | 平面式多晶片裝置 | |
| KR100632476B1 (ko) | 멀티칩 패키지 및 이에 사용되는 반도체칩 | |
| KR20050027384A (ko) | 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체 | |
| JP3098181U (ja) | 積層基板を具えるパッケージ構造 | |
| JP2004133762A (ja) | データキャリア及びその製造方法 | |
| JPH0969587A (ja) | Ｂｇａ型半導体装置及びｂｇａモジュール | |
| KR20060087959A (ko) | 다중 칩 모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050708 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080814 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080908 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081014 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081215 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081222 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090114 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090121 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090612 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090914 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090928 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091013 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091020 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091104 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100824 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100922 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4597512 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |