TWI781863B - 平面式多晶片裝置 - Google Patents

平面式多晶片裝置 Download PDF

Info

Publication number
TWI781863B
TWI781863B TW110149572A TW110149572A TWI781863B TW I781863 B TWI781863 B TW I781863B TW 110149572 A TW110149572 A TW 110149572A TW 110149572 A TW110149572 A TW 110149572A TW I781863 B TWI781863 B TW I781863B
Authority
TW
Taiwan
Prior art keywords
conductive
chip device
planar multi
parts
functional chips
Prior art date
Application number
TW110149572A
Other languages
English (en)
Other versions
TW202326992A (zh
Inventor
梁晉睿
黃惠燕
莊峰輝
汪秉龍
Original Assignee
宏齊科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 宏齊科技股份有限公司 filed Critical 宏齊科技股份有限公司
Priority to TW110149572A priority Critical patent/TWI781863B/zh
Priority to US17/691,184 priority patent/US20230215786A1/en
Application granted granted Critical
Publication of TWI781863B publication Critical patent/TWI781863B/zh
Publication of TW202326992A publication Critical patent/TW202326992A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明公開一種平面式多晶片裝置，其包括一基礎結構以及多個功能晶片。基礎結構具有一中央區域以及一位於中央區域外側的周邊區域，中央區域具有一第一導電部，周邊區域具有相互分離的多個第二導電部以及多個第三導電部。多個功能晶片設置於基礎結構上，多個功能晶片各自有一部分位於第一導電部上且與第一導電部之間形成電連接，其中至少兩個功能晶片經配置以通過至少一個第三導電部進行訊號溝通。

Description

平面式多晶片裝置
本發明涉及一種半導體裝置，特別是涉及一種平面式多晶片裝置，適用於手持式及微型化電子產品如數位相機、智慧型手機、平板電腦及衛星導航系統。
現今的資訊社會中，市場對於電子產品要求高性能、多功能、輕薄化等，因此發展出了將多個相同或不同種類的晶片整合進單一封裝裡的設計概念，例如多晶片模組封裝(Multi-Chip Module, MCM)及系統級封裝(System in Package, SiP)。然而，這樣的封裝設計需在有限的空間內提供複雜的電氣連接(內部及對外的電氣連接)佈局，這多半有賴於優越的製程能力，並非以一般的製程能力就能達到。
導線架(Lead Frame)是實現多晶片整合常用的封裝基材之一，在晶片不斷追求小型化的進展下，導線架的結構也必須跟著改變，如高密度、精細化、多接腳化；一旦有部分結構的設置安排不妥當，除了可能導致導線架發生短路，也可能有支撐強度不足的問題。另外，晶片的垂直堆疊是實現多晶片整合最有效的架構之一，其中晶片間是利用矽導通孔(Through Silicon Via, TSV)進行垂直互導通。然而，製作矽導通孔需要昂貴的製程設備和大量的耗材，成本問題是首要改善的重點。
本發明著重於以一般的製程能力來實現無打線、無矽穿孔的多晶片模組封裝，所採用的技術手段是：將基礎結構中央的第一導電部的有效面積最大化，作為多個功能晶片的共用電氣接點，並藉由分佈在第一導電部周圍的第二導電部使多個功能晶片之間進行訊號溝通。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種平面式多晶片裝置，其包括一基礎結構以及多個功能晶片。所述基礎結構具有一中央區域以及一位於所述中央區域外側的周邊區域，其中所述中央區域具有一第一導電部，所述周邊區域具有相互分離的多個第二導電部以及多個第三導電部。多個所述功能晶片設置於所述基礎結構上，其中多個所述功能晶片各自有一部分位於所述第一導電部上且與所述第一導電部之間形成電連接，且至少兩個所述功能晶片經配置以通過至少一個所述第三導電部進行訊號溝通。
在本發明的一實施例中，多個所述第二導電部與多個所述第三導電部從接近所述中央區域的位置延伸至所述周邊區域。
在本發明的一實施例中，所述基礎結構還具有至少一個支撐部，且至少一個所述支撐部具有一固定於所述周邊區域的第一端以及一連接至所述第一導電部的第二端。
在本發明的一實施例中，所述基礎結構的所述周邊區域具有多個角落位置，多個所述第三導電部至少分成第一組第三導電部以及第二組第三導電部，第一組所述第三導電部從接近所述中央區域一側的位置延伸至其中一個所述角落位置，第二組所述第三導電部從接近所述中央區域相對另一側的位置延伸至另外一個所述角落位置，且至少一個所述支撐部從所述中央區域延伸至其餘的所述角落位置。
在本發明的一實施例中，所述第一導電部為一單腳或多腳的電極，多個所述第二導電部與多個所述第三導電部各為一引腳，且至少一個所述支撐部為一聯結桿。
在本發明的一實施例中，所述第一導電部包括多個相互分離的導電體，且多個所述導電體固定於至少一個所述支撐部的所述第二端。
在本發明的一實施例中，所述第一導電部具有多個鏤空結構。
在本發明的一實施例中，所述平面式多晶片裝置還包括一保護層，且所述保護層將多個所述功能晶片與外界分離。
在本發明的一實施例中，所述平面式多晶片裝置還包括一金屬屏蔽層，且所述金屬屏蔽層設置於所述保護層上。
在本發明的一實施例中，所述保護層具有一環繞多個所述功能晶片的側表面以及一垂直並連接於所述側表面的上表面，且所述金屬屏蔽層覆蓋所述保護層的所述側表面與所述上表面。
在本發明的一實施例中，所述平面式多晶片裝置還包括一散熱件，所述散熱件設置於多個所述功能晶片與所述金屬屏蔽層之間，且通過所述保護層與外界隔離。
在本發明的一實施例中，多個所述功能晶片通過多個導電凸塊以分別與所述第一導電部、多個所述第二導電部與多個所述第三導電部形成電連接。
在本發明的一實施例中，所述第二導電部的數量為4n個，n為大於2的正整數；所述功能晶片的數量最少為兩個；位於多個所述第二導電部上的所述導電凸塊的數量至少與所述第二導電部的數量相等，位於多個所述第三導電部上的所述導電凸塊的數量最少為所述第二導電部的數量的四分之一；且位於所述第一導電部上的所述導電凸塊的數量最少為所述導電凸塊的總數量的三分之一。
本發明的其中一有益效果在於，本發明的平面式多晶片裝置，其能通過“多個功能晶片各自有一部分位於基礎結構中央的第一導電部上且與第一導電部之間形成電連接，其中至少兩個功能晶片經配置以通過基礎結構的至少一個第三導電部進行訊號溝通”的技術手段，以基於一般的製程能力來達到多個功能晶片的緊密互連及無打線封裝。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“平面式多晶片裝置”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
請參閱圖1至圖3所示，本發明第一實施例提供一種平面式多晶片裝置Z，其主要包括一基礎結構1及多個功能晶片2，多個功能晶片2設置於基礎結構1上；使用時，基礎結構1可提供多個功能晶片2對外的電源或訊號傳輸路徑，且多個功能晶片2之間可通過基礎結構1進行訊號溝通。
接下來，將配合圖式來描述基礎結構1的細節，以及基礎結構1與多個功能晶片2之間的連結關係。
基礎結構1可為一導線架或一封裝基板，其具有一中央區域101及一位於中央區域101外側的周邊區域102。在本實施例中，周邊區域102設置為環繞中央區域101，其中，中央區域101具有一第一導電部11，周邊區域102具有相互分離的多個第二導電部13及多個第三導電部13。實際應用時，第一導電部11可作為共用接地接點或其他共用電氣接點，且可為多個功能晶片2提供支撐定位；多個功能晶片2各自有一部分位於第一導電部11上且與第一導電部11之間形成電連接。另外，多個第二導電部12可構成晶片訊號傳遞至外部裝置(如印刷電路板)的橋樑。多個第三導電部13可作為晶片間的溝通橋樑，至少兩個功能晶片2可通過第三導電部13進行訊號溝通。
更進一步來說，多個第二導電部12配置於第一導電部11周圍，較佳是多個第二導電部12以第一導電部11為中心呈放射式分佈，。另外，多個第三導電部13也配置於第一導電部11周圍，較佳是以第一導電部11為中心呈對稱分佈，其中多個第三導電部13的末端經過切斷而成為自由端(末端懸置且並未連接至其他部件)。考慮到空間佈局的需求，第二導電部12與第三導電部13可具有彎折部分。
為了增加第一導電部11的支撐性，基礎結構1還可包括至少一個支撐部14，其中支撐部14具有一固定於周邊區域102的第一端141及一連接至第一導電部11的第二端142。多個第三導電部13可至少分成第一組第三導電部13及第二組第三導電部13，且第一組第三導電部13及第二組第三導電部13對稱設置於第一導電部11相對兩側。另外，如圖1所示，基礎結構1的周邊區域102可具有多個角落位置102c(圖1中顯示基礎結構1具有矩形輪廓並且具有四個角落位置102c)，第一組第三導電部13可以從接近中央區域101一側(第一導電部11的左側)的位置延伸至其中一個角落位置102c，第二組第三導電部13可以從接近中央區域101相對另一側(第一導電部11的右側)的位置延伸至另外一個角落位置102c，且至少一個支撐部14可以從中央區域101延伸至其餘的角落位置102c。以上所述只是可行的實施方式，而非用以限制本發明。
實際應用時，第一導電部11可為單腳電極或多腳電極，第二導電部12與第三導電部13各自可為一引腳，且支撐部14可為一聯結桿，但本發明不以上述所舉例子為限。
在上述的架構下，如圖2所示，功能晶片2的數量可以有三個，分別為第一功能晶片2a、第二功能晶片2b與第三功能晶片2c，它們之中可包括主要的功能晶片及次要的功能晶片。第一功能晶片2a、第二功能晶片2b與第三功能晶片2c以相互並排的方式擺放，其中第一功能晶片2a與第二功能晶片2b可通過第一組第三導電部13進行訊號溝通，第一功能晶片2a與第三功能晶片2c可通過第二組第三導電部13進行訊號溝通。然而，本發明不以上述所舉例子(三晶片模組封裝的例子)為限，實際上可應用本發明的設計思路來改變功能晶片2的數量與基礎結構1的設計。
在一些實施例中，功能晶片2的數量可以有四個且以兩兩並排的方式擺放，多個第三導電部13可分成三組且配置於第一導電部11周圍，以建立四個功能晶片2之間的溝通橋樑，其中第一導電部11(如單腳電極或多腳電極)可以只被一個支撐部14所支撐。
實際應用時，多個功能晶片2通過多個導電凸塊B(如錫球)以分別與第一導電部11、多個第二導電部12與多個第三導電部13形成電連接，其中多個導電凸塊B可為多個功能晶片2提供最短的垂直互連路徑。因此，多個功能晶片2可與基礎結構1配合以實現所應用電子產品的主要功能。需要說明的是，為避免圖中線條過於混亂複雜，在圖2中僅示出一部分的導電凸塊B。
功能晶片2的例子包括：NOR Flash、NAND Flash、DRAM、Low Power SRAM、Pseudo SRAM、功率IC、MCU、CPU等晶片，但本發明不以上述所舉的例子為限。再者，除了多個功能晶片2之外，還可加入其他電子器件如電容器及電感器。
較佳地，平面式多晶片裝置Z滿足以下關係：引腳12的數量為4n個，n為大於2的正整數；功能晶片2的數量最少為兩個；位於多個第二導電部12上的導電凸塊B的數量至少與引腳12的數量相等，位於多個第三導電部13上的導電凸塊B的數量最少為引腳12的數量的四分之一；且位於第一導電部11上的導電凸塊B的數量最少為導電凸塊B的總數量的三分之一。因此，能提高平面式多晶片裝置Z的元件集成度與縮小圖案間距(第一導電部11、多個引腳12、多個第二導電部12與多個第三導電部13排列構成的圖案中的間距)，有利於縮小裝置的體積、強化裝置的功能性與降低成本。
如圖3所示，平面式多晶片裝置Z還可包括一保護層3，其包覆多個功能晶片2，以將多個功能晶片2與外部環境隔絕，降低環境因素(如水氣)的負面影響，同時保護多個功能晶片2免受物理損傷。保護層3具有一環繞多個功能晶片2的側表面301及一垂直並連接於側表面301的上表面302。實際應用時，保護層3可以是由包含環氧樹脂或矽膠的模塑材料(molding compound)所形成，且保護層3可進一步包覆到基礎結構1的一部或全部。
平面式多晶片裝置Z還可包括一金屬屏蔽層4，其設置於保護層3上，以防止功能晶片2受到電磁干擾。實際應用時，金屬屏蔽層4可覆蓋保護層3的側表面301與上表面302，但本發明並不限制於此。
[第二實施例]
請參閱圖4所示，本發明第二實施例提供一種平面式多晶片裝置Z。如圖4所示，除了在第一實施例描述過的基礎結構1、功能晶片2、保護層3與金屬屏蔽層4之外，平面式多晶片裝置Z還包括一散熱件5。
在本實施例中，基礎結構1具有一中央區域101及一環繞中央區域101的周邊區域102。中央區域101具有一第一導電部11，周邊區域102具有相互分離的多個第二導電部12及多個第三導電部13。多個功能晶片2設置於基礎結構1上，多個功能晶片2各自有一部分位於第一導電部11上且與第一導電部11之間形成電連接，其中至少兩個功能晶片2經配置以通過至少一個第三導電部13進行訊號溝通。保護層3將多個功能晶片2與外界隔離，金屬屏蔽層4設置於保護層3上，散熱件5設置於多個功能晶片2與金屬屏蔽層4之間，且通過保護層3與外界隔離。
實際應用時，散熱件5的一部分接觸到多個功能晶片2且另一部分接觸到金屬屏蔽層4；散熱件5可以是由以下金屬或它們的合金所形成：金、銀、銅、鋁、錫及鎳，但不限於此。因此，多個功能晶片2之間可通過基礎結構1進行訊號溝通，而多個功能晶片2產生的熱可通過散熱件5快速地向外逸散。
第一實施例中提到的相關技術細節在本實施例中依然有效，為了減少重複，這裡不再贅述。同樣地，本實施例中提到的相關技術細節也可應用在第一實施例中。
[第三實施例]
請參閱圖5及圖6，本發明第三實施例提供一種平面式多晶片裝置Z。如圖5及圖6所示，基礎結構1的第一導電部11可被圖案化。更進一步來說，第一導電部11可包括多個相互分離的導電體111(如圖5所示的導電片)，且多個導電體111固定於至少一個支撐部14的第二端142。實際應用時，多個導電體111可以一定的間距橫向或縱向(如長度方向)分佈，但不限於此。或者，第一導電部11可具有多個鏤空結構112(如圖6所示的鏤空孔或鏤空槽)。
第一和第二實施例中提到的相關技術細節在本實施例中依然有效，為了減少重複，這裡不再贅述。同樣地，本實施例中提到的相關技術細節也可應用在第一和第二實施例中。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明的平面式多晶片裝置，其能通過“多個功能晶片各自有一部分位於基礎結構中央的第一導電部上且與第一導電部之間形成電連接，其中至少兩個功能晶片經配置以通過基礎結構的至少一個第三導電部進行訊號溝通”的技術手段，以基於一般的製程能力來達到多個功能晶片的緊密互連及無打線封裝。
更進一步來說，本發明的平面式多晶片裝置中，功能晶片、引腳及導電凸塊(bump)的數量滿足以下關係： 1. 第二導電部的數量為4n個，n為大於2的正整數； 2. 功能晶片的數量最少為兩個； 3. 位於第二導電部上的導電凸塊的數量至少與第二導電部的數量相等，且位於第三導電部上的導電凸塊的數量最少為第二導電部的數量的四分之一；以及 4. 位於第一導電部上的導電凸塊的數量最少為導電凸塊的總數量的三分之一。 因此，能提高元件集成度與縮小圖案間距(第一導電部、多個引腳、多個第二導電部與多個第三導電部排列構成的圖案中的間距)，有利於縮小裝置的體積、強化裝置的功能性與降低成本。
更進一步來說，本發明的平面式多晶片裝置還可包括一散熱件，其設置於多個功能晶片與金屬屏蔽層之間且被保護層包覆，以解決電子產品的散熱問題，確保電子產品正常工作，延長電子產品的使用壽命。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
Z:平面式多晶片裝置 1:基礎結構 101:中央區域 102:周邊區域 102c:角落位置 11:第一導電部 111:導電體 112:鏤空結構 12:第二導電部 13:第三導電部 14:支撐部 141:第一端 142:第二端 2:功能晶片 2a:第一功能晶片 2b:第二功能晶片 2c:第三功能晶片 3:保護層 301:側表面 302:上表面 4:金屬屏蔽層 5:散熱件 B:導電凸塊
圖1為本發明第一實施例的平面式多晶片裝置的基礎結構的示意圖。
圖2為本發明第一實施例的平面式多晶片裝置的局部俯視示意圖。
圖3為本發明第一實施例的平面式多晶片裝置的平面示意圖。
圖4為本發明第二實施例的平面式多晶片裝置的平面示意圖。
圖5為本發明第三實施例的平面式多晶片裝置的其中一平面示意圖。
圖6為本發明第三實施例的平面式多晶片裝置的另外一平面示意圖。
Z:平面式多晶片裝置
1:基礎結構
2:功能晶片
2a:第一功能晶片
2b:第二功能晶片
2c:第三功能晶片
3:保護層
301:側表面
302:上表面
4:金屬屏蔽層
B:導電凸塊

Claims (11)

  1. 一種平面式多晶片裝置，其包括：一基礎結構，具有一中央區域以及一位於所述中央區域外側的周邊區域，其中所述中央區域具有一第一導電部，所述周邊區域具有相互分離的多個第二導電部以及多個第三導電部；以及多個功能晶片，設置於所述基礎結構上，其中多個所述功能晶片各自有一部分位於所述第一導電部上且與所述第一導電部之間形成電連接，且至少兩個所述功能晶片經配置以通過至少一個所述第三導電部進行訊號溝通；其中，多個所述功能晶片通過多個導電凸塊以分別與所述第一導電部、多個所述第二導電部與多個所述第三導電部形成電連接；其中，所述第二導電部的數量為4n個，n為大於2的正整數；所述功能晶片的數量最少為兩個；位於多個所述第二導電部上的所述導電凸塊的數量至少與所述第二導電部的數量相等，位於多個所述第三導電部上的所述導電凸塊的數量最少為所述第二導電部的數量的四分之一；且位於所述第一導電部上的所述導電凸塊的數量最少為所述導電凸塊的總數量的三分之一。
  2. 如請求項1所述的平面式多晶片裝置，其中，多個所述第二導電部與多個所述第三導電部從接近所述中央區域的位置延伸至所述周邊區域。
  3. 如請求項2所述的平面式多晶片裝置，其中，所述基礎結構還具有至少一個支撐部，且至少一個所述支撐部具有一固定於所述周邊區域的第一端以及一連接至所述第一導電部的第二端。
  4. 如請求項3所述的平面式多晶片裝置，其中，所述基礎結構的 所述周邊區域具有多個角落位置，多個所述第三導電部至少分成第一組第三導電部以及第二組第三導電部，第一組所述第三導電部從接近所述中央區域一側的位置延伸至其中一個所述角落位置，第二組所述第三導電部從接近所述中央區域相對另一側的位置延伸至另外一個所述角落位置，且至少一個所述支撐部從所述中央區域延伸至其餘的所述角落位置。
  5. 如請求項4所述的平面式多晶片裝置，其中，所述第一導電部為一單腳或多腳的電極，多個所述第二導電部與多個所述第三導電部各為一引腳，且至少一個所述支撐部為一聯結桿。
  6. 如請求項4所述的平面式多晶片裝置，其中，所述第一導電部包括多個相互分離的導電體，且多個所述導電體固定於至少一個所述支撐部的所述第二端。
  7. 如請求項4所述的平面式多晶片裝置，其中，所述第一導電部具有多個鏤空結構。
  8. 如請求項1所述的平面式多晶片裝置，還包括一保護層，且所述保護層將多個所述功能晶片與外界隔離。
  9. 如請求項8所述的平面式多晶片裝置，還包括一金屬屏蔽層，且所述金屬屏蔽層設置於所述保護層上。
  10. 如請求項9所述的平面式多晶片裝置，其中，所述保護層具有一環繞多個所述功能晶片的側表面以及一垂直並連接於所述側表面的上表面，且所述金屬屏蔽層覆蓋所述保護層的所述側表面與所述上表面。
  11. 如請求項9所述的平面式多晶片裝置，其中，所述平面式多晶片裝置還包括一散熱件，所述散熱件設置於多個所述功能晶片與所述金屬屏蔽層之間，且通過所述保護層與外界隔離。
TW110149572A 2021-12-30 2021-12-30 平面式多晶片裝置 TWI781863B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110149572A TWI781863B (zh) 2021-12-30 2021-12-30 平面式多晶片裝置
US17/691,184 US20230215786A1 (en) 2021-12-30 2022-03-10 Planar multi-chip device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110149572A TWI781863B (zh) 2021-12-30 2021-12-30 平面式多晶片裝置

Publications (2)

Publication Number Publication Date
TWI781863B true TWI781863B (zh) 2022-10-21
TW202326992A TW202326992A (zh) 2023-07-01

Family

ID=85475836

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110149572A TWI781863B (zh) 2021-12-30 2021-12-30 平面式多晶片裝置

Country Status (2)

Country Link
US (1) US20230215786A1 (zh)
TW (1) TWI781863B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181908A1 (en) * 2006-02-06 2007-08-09 Infineon Technologies Ag Electronic module and method of producing the electronic module
US20130127029A1 (en) * 2011-11-18 2013-05-23 Texas Instruments Incorporated Two level leadframe with upset ball bonding surface and device package
US20200066652A1 (en) * 2017-08-03 2020-02-27 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4411719A (en) * 1980-02-07 1983-10-25 Westinghouse Electric Corp. Apparatus and method for tape bonding and testing of integrated circuit chips
US6121673A (en) * 1998-01-13 2000-09-19 Micron Technology, Inc. Leadframe finger support
JP4471600B2 (ja) * 2003-08-20 2010-06-02 三洋電機株式会社 回路装置
KR101037246B1 (ko) * 2004-10-18 2011-05-26 스태츠 칩팩, 엘티디. 멀티 칩 리드 프레임 패키지
US20080157307A1 (en) * 2006-12-28 2008-07-03 Semiconductor Manufacturing International (Shanghai) Corporation Lead frame
US7902644B2 (en) * 2007-12-07 2011-03-08 Stats Chippac Ltd. Integrated circuit package system for electromagnetic isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181908A1 (en) * 2006-02-06 2007-08-09 Infineon Technologies Ag Electronic module and method of producing the electronic module
US20130127029A1 (en) * 2011-11-18 2013-05-23 Texas Instruments Incorporated Two level leadframe with upset ball bonding surface and device package
US20200066652A1 (en) * 2017-08-03 2020-02-27 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof

Also Published As

Publication number Publication date
US20230215786A1 (en) 2023-07-06
TW202326992A (zh) 2023-07-01

Similar Documents

Publication Publication Date Title
US7495327B2 (en) Chip stacking structure
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US7755188B2 (en) Method and apparatus for stacking electrical components using via to provide interconnection
US8338963B2 (en) Multiple die face-down stacking for two or more die
US7119427B2 (en) Stacked BGA packages
US9978729B2 (en) Semiconductor package assembly
CN108447860B (zh) 半导体封装结构
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2009506571A (ja) インターポーザー基板に接続するための中間コンタクトを有するマイクロ電子デバイスおよびそれに関連する中間コンタクトを備えたマイクロ電子デバイスをパッケージする方法
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN111081649A (zh) 半导体封装
WO2003007375A2 (en) Single package containing multiple integrated circuit devices
KR20020061812A (ko) 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지
CN112992862A (zh) 中介层和具有中介层的半导体封装件
TWI781863B (zh) 平面式多晶片裝置
TWI805164B (zh) 垂直式多晶片裝置
KR20140082305A (ko) 인터포저를 이용한 적층형 반도체 패키지
KR200295665Y1 (ko) 적층형반도체패키지
KR20080067891A (ko) 멀티 칩 패키지
CN215220719U (zh) 一种双面封装结构
JP3850712B2 (ja) 積層型半導体装置
CN221783207U (zh) 一种芯片封装结构及电子设备
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR102549402B1 (ko) 반도체 패키지 및 이의 제조 방법
CN115706060A (zh) 半导体封装组件

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent