KR20060087959A - 다중 칩 모듈 - Google Patents

다중 칩 모듈 Download PDF

Info

Publication number
KR20060087959A
KR20060087959A KR1020050008855A KR20050008855A KR20060087959A KR 20060087959 A KR20060087959 A KR 20060087959A KR 1020050008855 A KR1020050008855 A KR 1020050008855A KR 20050008855 A KR20050008855 A KR 20050008855A KR 20060087959 A KR20060087959 A KR 20060087959A
Authority
KR
South Korea
Prior art keywords
metal plate
chip module
cavities
lands
circuit pattern
Prior art date
Application number
KR1020050008855A
Other languages
English (en)
Inventor
백봉주
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020050008855A priority Critical patent/KR20060087959A/ko
Publication of KR20060087959A publication Critical patent/KR20060087959A/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A62—LIFE-SAVING; FIRE-FIGHTING
    • A62C—FIRE-FIGHTING
    • A62C13/00—Portable extinguishers which are permanently pressurised or pressurised immediately before use
    • A62C13/76—Details or accessories
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29K—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES B29B, B29C OR B29D, RELATING TO MOULDING MATERIALS OR TO MATERIALS FOR MOULDS, REINFORCEMENTS, FILLERS OR PREFORMED PARTS, e.g. INSERTS
    • B29K2023/00—Use of polyalkenes or derivatives thereof as moulding material
    • B29K2023/04—Polymers of ethylene
    • B29K2023/06—PE, i.e. polyethylene
    • B29K2023/0608—PE, i.e. polyethylene characterised by its density
    • B29K2023/0633—LDPE, i.e. low density polyethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Business, Economics & Management (AREA)
  • Emergency Management (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 다중 칩 모듈에 관한 것으로, 다층기판 내부에 그라운드판을 개재하고, 다층기판 상부에는 금속판을 본딩하고, 그라운드판과 금속판을 열비아(Thermal Via)로 연결함으로써, 반도체 칩에서 발생된 열을 다층기판의 상부에 본딩된 금속판에 전달하여 열특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 외부로부터 개방된 금속판의 개구들 내부에 수동부품을 실장하여 전기적인 쇼트(Short) 발생을 방지할 수 있는 효과가 있다.
MCM, 비아, 금속판, 그라운드, 쇼트, 열

Description

다중 칩 모듈 { Multi chip module }
도 1은 종래 기술에 따른 다중 칩 모듈(Multi chip module, MCM)의 개략적인 단면도
도 2는 종래 기술에 따른 다른 다중 칩 모듈의 단면도
도 3은 도 2의 다중 칩 모듈의 기판에 수동 부품이 실장된 상태의 상세 단면도
도 4는 본 발명의 제 1 실시예에 따른 다중 칩 모듈의 단면도
도 5는 본 발명의 제 2 실시예에 따른 다중 칩 모듈의 단면도
도 6은 본 발명의 제 2 실시예에 따른 다중 칩 모듈의 평면도
<도면의 주요부분에 대한 부호의 설명>
100 : 다층기판 111,112 : 캐비티
121,122 : 반도체칩 131 : 도전체
145 : 봉지부 151 : 수동부품
161 : 개구 170 : 그라운드판
180 : 열비아(Thermal Via) 190 : 솔더볼
본 발명은 다중 칩 모듈에 관한 것으로, 보다 상세하게는 다층기판 내부에 그라운드판을 개재하고, 다층기판 상부에는 금속판을 본딩하고, 그라운드판과 금속판을 열비아(Thermal Via)로 연결함으로써, 반도체 칩에서 발생된 열을 다층기판의 상부에 본딩된 금속판에 전달하여 열특성을 향상시킬 수 있는 다중 칩 모듈에 관한 것이다.
최근, 전자부품의 경박 단소화 및 전자회로의 집적화 경향으로 하나의 패키지에 다수의 집적회로 IC 칩을 실장한 다중 칩 모듈(Multi Chip Module, MCM)에 대한 개발이 요구되고 있다.
이러한 다중 칩 모듈은 단일 패키지의 다수의 칩이 실장되기 때문에 집적회로 칩에서 발생하는 열을 효과적으로 방출하지 못할 경우, 패키지 전체의 온도가 급격히 상승하여 실제 작동시 칩 주변의 온도가 급격히 상승하기 때문에 실제 동작에 있어서 칩이 오작동하게 된다.
이러한 문제점을 극복하기 위하여, 세라믹 재질의 기판을 사용하여 열방출 문제를 극복하려는 노력을 하지만, 이러한 경우에도 큰 전력을 요하는 칩을 실장할 경우에는 열방출을 위한 다른 방법의 발명이 요구된다.
도 1은 종래 기술에 따른 다중 칩 모듈(Multi chip module, MCM)의 개략적인 단면도로서, 상부에 회로 패턴이 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들(15)이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들(15)이 전기적으로 연결되어 있는 고밀도 세라믹 다층기판(10) 상부에 복수개의 반도체 칩들(21,22)이 실장되어 있고; 상기 복수개의 반도체 칩들(21,22)은 와이어(31) 본딩되어 상기 회로 패턴과 전기적으로 연결되어 있고; 상기 어레이된 복수개의 랜드들(15) 각각에는 솔더볼(41)이 융착되어 있고; 상기 반도체칩들(21,22)과 와이어를 감싸는 봉지부(45)가 상기 고밀도 세라믹 다층기판(10) 상부에 봉지되어 있다.
그리고, 상기 반도체들(21,22) 하부 영역의 고밀도 세라믹 다층기판(10)에는 열비아(Thermal Via)(11)가 고밀도 세라믹 다층기판(10)을 관통하여 형성되어 있고, 이 열비아(11)는 고밀도 세라믹 다층기판(10) 하부의 랜드들과 연결되어 있다.
이러한 다중 칩 모듈은 칩과 와이어를 외부로부터 보호하기 위하여, 몰딩(Molding) 재료 또는 인캡슐레이션(Encapsulation) 재료등과 같은 봉지부를 사용하여 기판 상부 에 봉지해야 한다.
그러나, 상기 봉지부의 재료는 통상, 열경화성 수지로 이루어져 있기 때문에 세라믹 재료 또는 금속재료에 비하여 열전달 특성이 현저히 떨어지게 되고, 칩의 동작시에 발생하는 열을 효율적으로 방출하기가 용이하지 않으므로, MCM의 고온에서의 성능 저하를 발생하게 한다.
또한, 이런 종래의 다중 칩 모듈은 반도체 칩에서 발생된 열을 열비아를 통하여 솔더볼로 방출시키므로, 열비아가 솔더볼과의 위치 정합 및 열비아 개수의 제한 때문에 큰 열 특성 개선 효과를 기대할 수 없었다.
도 2는 종래 기술에 따른 다른 다중 칩 모듈의 단면도로서, 상부에 회로 패턴이 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들(15)이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들(15)이 전기적으로 연결되어 있는 고밀도 세라믹 다층기판(10) 상부에 반도체 칩들(21)과 복수개의 수동부품(51,52)이 실장되어 있고; 상기 반도체 칩들(21)은 와이어(31) 본딩되어 상기 회로 패턴과 전기적으로 연결되어 있고; 상기 어레이된 복수개의 랜드들(15) 각각에는 솔더볼(41)이 융착되어 있고; 상기 반도체칩들(21,22)과 와이어를 감싸는 봉지부(45)가 상기 고밀도 세라믹 다층기판(10) 상부에 봉지되어 있다.
도 3은 도 2의 다중 칩 모듈의 기판에 수동 부품이 실장된 상태의 상세 단면도로서, 고밀도 세라믹 다층기판(10) 상부에 형성된 한 쌍의 전극 단자들(11a,11b)에 수동부품(51)의 전극 단자(51a,51b)를 솔더(Solder)를 이용하여 본딩하여, 전기적으로 연결한다.
이 때, 상기 고밀도 세라믹 다층기판에 형성된 한 쌍의 전극 단자들(11a,11b) 사이에는 빈 공간인 보이드(Void)가 존재하게 된다.
이러한, 보이드는 봉지부가 수동부품을 감싸고 있기 때문에, 모세관(Capillary)이 되어 다중 칩 모듈을 다른 마더(Mothod)보드에 실장하는 추가적인 열공정이 수행하는 경우, 열에 녹은 솔더가 모세관인 보이드를 따라 양 전극단자들을 전기적으로 연결시키는 전기적 쇼트(Short)가 발생되는 문제점이 있다.
또한, 온도 및 습도 등의 외적요인에 의해, 보이드 내부의 공기가 수축 및 팽창되어 수동부품과 봉지부 사이 계면을 박리시키고, 봉지부에 크랙을 발생시키는 요인을 제공하게 되어, 다중 칩 모듈의 불량 및 신뢰성에 영향을 주는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 다층기판 내부에 그라운드판을 개재하고, 다층기판 상부에는 금속판을 본딩하고, 그라운드판과 금속판을 열비아(Thermal Via)로 연결함으로써, 반도체 칩에서 발생된 열을 다층기판의 상부에 본딩된 금속판에 전달하여 열특성을 향상시킬 수 있는 다중 칩 모듈을 제공하는 데 목적이 있다.
본 발명의 다른 목적은 외부로부터 개방된 금속판의 개구들 내부에 수동부품을 실장하여 전기적인 쇼트(Short) 발생을 방지할 수 있는 다중 칩 모듈을 제공하는 데 있다
상기한 본 발명의 목적들을 달성하기 위한 바람직한 양태(樣態)는, 상부에 복수개의 제 1 캐비티가 형성되어 있고, 상기 복수개의 제 1 캐비티 내부 각각에 제 2 캐비티가 형성되어 있고, 상기 제 2 캐비티에 회로 패턴이 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들이 전기적으로 연결되어 있는 다층기판과;
상기 제 2 캐비티 각각에 실장된 반도체칩들과;
상기 반도체칩들과 상기 회로 패턴을 전기적으로 연결시키는 도전체와;
상기 제 1 캐비티 각각에 충진된 봉지부와;
상기 다층기판 내부에 개재되어 있는 그라운드 판과;
상기 다층기판 상부 및 상기 봉지부 상부에 본딩된 금속판과;
상기 그라운드 판과 금속판이 연결되도록 상기 다층기판이 관통되어 형성된 열비아(Thermal Via)와;
상기 랜드들에 융착된 복수개의 솔더볼들을 포함하여 이루어진 다중 칩 모듈이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 다중 칩 모듈(Multi chip module, MCM)의 단면도로서, 각각의 층 상부에 회로 패턴이 형성되어 있고, 상부에 복수개의 제 1 캐비티(112)가 형성되어 있고, 상기 복수개의 제 1 캐비티(112) 내부 각각에 제 2 캐비티(111)가 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들(150)이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들(150)이 전기적으로 연결되어 있는 다층기판(100)과; 상기 제 2 캐비티(111) 각각에 실장된 반도체칩들(121,122)과; 상기 반도체칩들(121,122)과 상기 회로 패턴을 전기적으로 연결시키는 도전체(131)와; 상기 제 1 캐비티(112) 각각에 충진된 봉지부(145)와; 상기 다층기판(100) 내부에 개재되어 있는 그라운드 판(170)과; 상기 다층기판(100) 상부 및 상기 봉지부(145) 상부에 본딩된 금속판(160)과; 상기 그라운드 판 (170)과 금속판(160)이 연결되도록 상기 다층기판(100)이 관통되어 형성된 열비아(Thermal Via)(180)와; 상기 랜드들(150)에 융착된 복수개의 솔더볼들(190)로 구성된다.
그러므로, 본 발명은 다층기판 내부에 그라운드판을 개재하고, 다층기판 상부에는 금속판을 본딩하고, 그라운드판과 금속판을 열비아(Thermal Via)로 연결함으로써, 반도체 칩에서 발생된 열을 다층기판의 상부에 본딩된 금속판에 전달하여 열특성을 향상시킬 수 있다.
여기서, 열비아는 다층기판의 설계시 자유롭게 개수, 위치 및 분포를 조정할 수 있다.
또한, 상기 봉지부는 열경화성 수지로 형성하고, 상기 다층기판은 세라믹 다층기판인 것이 바람직하다.
도 5는 본 발명의 제 2 실시예에 따른 다중 칩 모듈(Multi chip module, MCM)의 단면도로서, 각각의 층 상부에 회로 패턴이 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들(220)이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들(220)이 전기적으로 연결되어 있는 다층기판(100)과; 상기 제 2 캐비티(111) 각각에 실장된 반도체들(121)과; 상기 반도체칩(121)과 상기 회로 패턴을 전기적으로 연결시키는 도전체(131)와; 상기 제 1 캐비티(112) 각각에 충진된 봉지부(145)와; 상기 다층기판(100) 내부에 개재되어 있는 그라운드 판(170)과; 상기 다층기판(100) 상부 및 상기 봉지부(145) 상부에 본딩되어 있고, 복수개의 개구들(161)을 갖는 금속판(160)과; 상기 금속판(160)의 개구들(161) 내부에 실장되어 회로 패턴에 전기적으로 접속되는 수동부품들(151)들과; 상기 그라운드 판(170)과 금속판(160)이 연결되도록 상기 다층기판(100)이 관통되어 형성된 열비아(Thermal Via)(180)와; 상기 랜드들(150)에 융착된 복수개의 솔더볼들(190)로 구성된다.
그러므로, 상기 수동부품들(151)은 외부로부터 개방된 금속판(160)의 개구들(161) 내부에 실장되어, 종래 기술과 같이, 실장된 수동부품으로 형성되는 보이드는 모세관 역할을 수행하지 않아 전기적인 쇼트는 발생하지 않게된다.
전술된 본 발명의 제 2 실시예에 따른 다중 칩 모듈의 다중기판(100)에는 복수개의 제 1과 2 캐비티가 형성되어 있고, 이 제 2 캐비티에 각각에 칩이 실장되는 구조도 포함된다.
도 6은 본 발명의 제 2 실시예에 따른 다중 칩 모듈(Multi chip module, MCM)의 평면도로서, 금속판(160)의 개구들(161) 내부 각각에는 수동부품들(151)이 실장되어 있고, 금속판(160) 하부의 다중기판에 형성 제 1과 2 캐비티(111,112)가 형성되어 있고, 이 제 2 캐비티(112) 내부 각각에는 반도체칩(121)이 실장되어 있다.
그리고, 수동부품들(151)이 실장되어 있는 영역 사이의 다중기판에는 열비아(180)가 형성되어 있다.
이상 상술한 바와 같이, 본 발명은 다층기판 내부에 그라운드판을 개재하고, 다층기판 상부에는 금속판을 본딩하고, 그라운드판과 금속판을 열비아(Thermal Via)로 연결함으로써, 반도체 칩에서 발생된 열을 다층기판의 상부에 본딩된 금속판에 전달하여 열특성을 향상시킬 수 있는 효과가 있다.
또한, 외부로부터 개방된 금속판의 개구들 내부에 수동부품을 실장하여 전기적인 쇼트(Short) 발생을 방지할 수 있는 효과가 있다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (3)

  1. 각각의 층 상부에 회로 패턴이 형성되어 있고, 상부에 복수개의 제 1 캐비티가 형성되어 있고, 상기 복수개의 제 1 캐비티 내부 각각에 제 2 캐비티가 형성되어 있고, 하부에 상호 이격되어 어레이된 복수개의 랜드(Land)들이 형성되어 있고, 상기 회로 패턴과 복수개의 랜드들이 전기적으로 연결되어 있는 다층기판과;
    상기 제 2 캐비티 각각에 실장된 반도체칩들과;
    상기 반도체칩들과 상기 회로 패턴을 전기적으로 연결시키는 도전체와;
    상기 제 1 캐비티 각각에 충진된 봉지부와;
    상기 다층기판 내부에 개재되어 있는 그라운드 판과;
    상기 다층기판 상부 및 상기 봉지부 상부에 본딩된 금속판과;
    상기 그라운드 판과 금속판이 연결되도록 상기 다층기판이 관통되어 형성된 열비아(Thermal Via)와;
    상기 랜드들에 융착된 복수개의 솔더볼들을 포함하여 이루어진 다중 칩 모듈.
  2. 제 1 항에 있어서,
    상기 금속판에는 복수개의 개구들이 형성되어 있고,
    상기 금속판의 개구들 내부에 수동부품들이 실장되어 있는 것을 특징으로 하 는 다중 칩 모듈.
  3. 제 2 항에 있어서,
    상기 다층 기판은,
    세라믹 다층 기판인 것을 특징으로 하는 다중 칩 모듈.
KR1020050008855A 2005-01-31 2005-01-31 다중 칩 모듈 KR20060087959A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050008855A KR20060087959A (ko) 2005-01-31 2005-01-31 다중 칩 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050008855A KR20060087959A (ko) 2005-01-31 2005-01-31 다중 칩 모듈

Publications (1)

Publication Number Publication Date
KR20060087959A true KR20060087959A (ko) 2006-08-03

Family

ID=37176603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050008855A KR20060087959A (ko) 2005-01-31 2005-01-31 다중 칩 모듈

Country Status (1)

Country Link
KR (1) KR20060087959A (ko)

Similar Documents

Publication Publication Date Title
US6396136B2 (en) Ball grid package with multiple power/ground planes
US6599779B2 (en) PBGA substrate for anchoring heat sink
US7960827B1 (en) Thermal via heat spreader package and method
US7411281B2 (en) Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US6534859B1 (en) Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package
KR100885924B1 (ko) 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
KR100248678B1 (ko) 스택가능한 반도체 다중 칩 모듈 및 그 제조방법
US6201302B1 (en) Semiconductor package having multi-dies
JP3895880B2 (ja) サーマルビアを備えたキャビティダウンｉｃパッケージ構造
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US8623753B1 (en) Stackable protruding via package and method
US7230332B2 (en) Chip package with embedded component
US20070069371A1 (en) Cavity chip package
KR20020057349A (ko) 히트 싱크가 부착된 볼 그리드 어레이 패키지
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20090284932A1 (en) Thermally Enhanced Package with Embedded Metal Slug and Patterned Circuitry
US7276800B2 (en) Carrying structure of electronic components
US6954360B2 (en) Thermally enhanced component substrate: thermal bar
CN116613116A (zh) 半导体封装件
JP3450477B2 (ja) 半導体装置及びその製造方法
EP1848029B1 (en) Carrying structure of electronic components
US7190056B2 (en) Thermally enhanced component interposer: finger and net structures
KR101089647B1 (ko) 단층 패키지 기판 및 그 제조방법
US7208827B2 (en) Encasing arrangement for a semiconductor component

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination