JP2909704B2 - 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体 - Google Patents

誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体

Info

Publication number
JP2909704B2
JP2909704B2 JP6305151A JP30515194A JP2909704B2 JP 2909704 B2 JP2909704 B2 JP 2909704B2 JP 6305151 A JP6305151 A JP 6305151A JP 30515194 A JP30515194 A JP 30515194A JP 2909704 B2 JP2909704 B2 JP 2909704B2
Authority
JP
Japan
Prior art keywords
chip
carrier
stack
integrated circuit
floor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6305151A
Other languages
English (en)
Other versions
JPH07263625A (ja
Inventor
ロバート・ボンド
カーティ・ボラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of JPH07263625A publication Critical patent/JPH07263625A/ja
Application granted granted Critical
Publication of JP2909704B2 publication Critical patent/JP2909704B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低温共焼成セラミック
（ＬＴＣＣ）テープ等の誘電体テープによって製造され
た多重チップモジュール（ＭＣＭ）回路パッケージに関
し、特に、３次元の積層体に組立てられたそのような回
路構造に関する。
【０００２】
【従来の技術】ＭＣＭパッケージは一般的に、それらの
表面上に形成された抵抗、インダクタ、およびキャパシ
タ電極板等の電気回路素子と共にいくつかの絶縁材料の
層から構成された誘電体構造と、種々の素子と相互接続
している導電性配線路パターンとを含む。絶縁層は熱で
一緒に溶融され、その結果、回路素子は、相互接続（バ
イアホール）が絶縁層を通って垂直に延在して隣接する
層上の回路素子と相互接続する状態で埋め込まれてい
る。
【０００３】１個以上のＩＣチップおよび／または集積
されていない素子は誘電体構造の表面に装着され、ワイ
ヤボンド、フリップチップ、またはその他の接続技術に
よってその配線路に接続される。フリップチップの構成
において、ボンディングパッドが形成されているＩＣチ
ップの表面は誘電体構造に面しており、ボンディングパ
ッドは、はんだ、導電性エポキシ、またはその他の適切
な材料から形成された電気的に導電性のバンプによって
誘電体構造上でボンディングパッドに接続される。
【０００４】ＬＴＣＣテープはＭＣＭ構造の製造に好ま
しい材料である。このテープは、ガラスおよびセラミッ
ク充填材または約８５０℃で焼結する再結晶可能なガラ
スの混合物を含み、アルミナと類似した熱膨脹を示す。
低温処理は空気中で焼成した抵抗および金、銀またはそ
れらの合金等の厚い貴金属のフィルムの導体と両立す
る。それによって銅等の基体の金属を窒素中または還元
性雰囲気中で処理することもできる。ＬＴＣＣ技術に関
する一般的な論説は文献（“Development of a Low Tem
perature Cofired Multi-layer Ceramic Technology
”, ISHM Proceedin gs, 1983, pages 593-598 参照）
に記載されている。ＬＴＣＣ回路パッケージの一例は、
本発明の出願人であるHughes Aircraft Company に譲渡
されたPolinski,Sr.による米国特許第4,899,118 号に説
明されている。
【０００５】本発明によるＬＴＣＣ ＭＣＭ技術は、複
数のＩＣチップによって占められた地域に制限される。
個々のチップに必要な面積を減少できることは非常に望
ましいことであり、従って付加的な回路のための場所が
空く。
【０００６】１個のチップに必要な場所を減少させる１
つの方法は、多重チップを垂直に積み重ねて３次元の配
置にすることである。この方法の一例としてあげられる
のはDense-Pack Microsystems,Inc.のDPS1MS8A3CMOS SR
AM モジュールである。この製品において、シールされ
た回路モジュールがＰＣ（印刷回路）ボード上に積み重
ねられ、装着されている。注文製造されたダイは、大抵
のチップ形態のようにチップの周辺というよりもむしろ
チップの中心を横切って位置された入力／出力（Ｉ／
Ｏ）コンタクトを必要とされる。隣接しているモジュー
ルの間の全ての相互接続は、はんだによってモジュール
の外部表面に沿って行われ、そこにおいてそれらは容易
に損傷される。モジュールは高温共焼成セラミック（Ｈ
ＴＣＣ）材料から形成され、従ってそれらは高温に耐え
ることができないその他の処理と両立しない。また、そ
れらの設計では印刷回路ボードだけにしか適用できな
い。
【０００７】別の３次元の回路パッケージは、カリフォ
ルニア州、コスタメサのIrvine Seneors Corporationの
SRAM Short Stack（商標）である。このパッケージの製
造において、積み重ねられる個々のチップの側面を平滑
にするように高価なラッピング処理が行われ、ダイのコ
ンタクトパッドがチップの側面へ延在するように各ダイ
に金属被覆が行われる。その後チップは、露出されて損
傷を受けやすい相互接続が積層体の外側に沿って延在し
た状態で一緒に垂直に接着される。この製品の特有の欠
点は、積層体内の単一のチップが不良である場合、積層
体全体が機能しないことである。一度積層体が組み立て
られると、不良チップを取換えるために後にそれを分解
し、再び組み立てることはできない。従って、単一の不
良チップによって積層体全体が不良品とされる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、２次
元配置のアレイと比較して著しく面積を節約することが
でき、ＬＴＣＣ構造の利益と両立し、特別な構成にする
必要のない標準の集積回路チップと両立し、外部の損傷
から保護された内部の相互接続を使用することができ、
残りのチップを無駄にすることなく不良なチップのみを
取替えることができ、しかも放熱効果の優れてた３次元
配置の集積回路チップを提供することである。
【０００９】
【課題を解決するための手段】これらの目的は、本発明
の集積回路チップ積層体によって達成される。本発明
は、配線を有する基体上に取付けられた複数の垂直に積
み重ねられたチップキャリアを具備している垂直な集積
回路チップの積層体において、各チップキャリアは、融
着された複数の低温共焼成セラミックテープ層の積層体
によってそれぞれ構成されているフロアを構成する下部
テープ層部分と、この下部テープ層部分の上面に固着さ
れ、開口を有する上部テープ層部分とによって構成さ
れ、前記開口はその底部が下部テープ層積層体部分によ
って閉鎖されて空洞を形成しており、この空洞中に集積
回路チップが配置され、さらに、前記フロアを構成する
下部テープ層部分の１以上のテープ層の表面に沿って延
在している水平な電気配線路と、フロアを構成する下部
テープ層部分のテープ層を通って前記水平な電気配線路
へ延在している垂直な電気配線路と、集積回路チップの
接続部分を前記水平または垂直な電気配線路へ接続する
電気接続体と、隣接するチップキャリアの垂直な電気配
線路の間を接続するチップキャリア間電気相互接続部
と、積層体に対する外部接続を行うためにそれぞれのキ
ャリア間電気相互接続部へ接続された積層体接続部とを
具備し、垂直に積み重ねられたチップキャリアの最上部
のチップキャリア以外の各チップキャリア内のチップの
上部表面は直接または熱伝導性誘電体スペーサを介して
そのチップキャリアの上に位置しているチップキャリア
の下部テープ層部分の底面に良好な熱伝導状態で結合さ
れ、最上部のチップキャリアの空洞の上部は蓋により密
閉され、最上部のチップキャリア内のチップの上部表面
は直接または熱伝導性誘電体スペーサを介してこの蓋の
下面に良好な熱伝導状態で結合され、配線を有する基体
上に垂直に積み重ねられて取付けられたチップキャリア
の積層体接続部は、基体に設けられた対応する接続部に
接続されていることを特徴とする。
【００１０】特定の実施例において、キャリア間の相互
接続は、チップのそれぞれのキャリアのチップ空洞を囲
んでいる側壁を通って延在し、機械的にキャリアを互い
に固定する導電性コンタクトを含む。多重チップのキャ
リアもまた、１個以上のキャリアのレベルにおける水平
なアレイで設けられることができ、同じレベル上のチッ
プの配線路は互いに相互接続されている。積層体はＭＣ
Ｍ／ハイブリッド回路の内部に使用され、またはフリッ
プチップ、ワイヤボンドまたは導線接続のいずれかにお
いてＰＣボード上に直接装着されることができる。各キ
ャリア内でチップはまた、フリップチップまたはワイヤ
ボンドを含む種々の方法によって装着されることができ
る。ワイヤで接続されたチップのために、ワイヤボンド
のために周辺に十分な地域を確保する熱伝導性誘電体ス
ペーサが、露出されたチップ表面と次に高いレベルのキ
ャリアの下面との間に設けられ、それによって熱放散を
助ける。別の熱放散技術は、積層体の各キャリアのフロ
アを通して延在する熱伝導性バイアホールを含み、ま
た、最下部のキャリアのフロアへの金属製の熱吸収器の
使用を含む。密閉シールは、最上部のキャリアの側壁を
チップのレベルにまで延在させ、密閉してシールされた
蓋を設けることによって行われる。
【００１１】本発明の上述のおよびその他の特徴および
利点は、以下の詳細な説明および添付された図面から当
業者に明確となる。
【００１２】
【実施例】現在のメモリ回路は一般に典型的なＭＣＭの
表面地域の約６０％を占めている。本発明は、メモリ等
の回路がかなり狭い表面地域（３層の積層体で地域を約
３分の２の大きさに減少することができる）にパッケー
ジされることができる３−Ｄ積層体の構成を提供する。
新しい技術は周辺Ｉ／Ｏと共に通常および注文のダイの
両方と両立し、特別な事後処理をせずに使用することが
できる。それによって現在一般的に使用されているＩＣ
チップを操作、検査、予備焼成および積層し、高い密度
と高い生産性の両方を得ることができる。最も広く使用
されているＭＣＭは２０個のメモリチップおよび約３乃
至６層のＩ／Ｏカウントゲートアレイを有しており、チ
ップによって占められている表面地域においてかなりの
セービング能力がある。（ここでは“チップ”という用
語は未加工のダイおよびパッケージされたＩＣチップの
両方を含んでいる。） 本発明のフリップチップ構造への適用例は図１に示され
ている。実際にはかなりの数のチップが積み重ねられて
いるが、図には２つの垂直に積み重ねられたチップ2 と
チップ4 だけが示されている。チップは典型的にシリコ
ンで形成されているが、その他の半導体材料も使用され
ることができる。
【００１３】積み重ねを容易にし、また、チップをＩ／
Ｏと接続させるために別々のキャリアがそれぞれ各チッ
プに提供される。図１において、上部チップ2 はキャリ
ア6内に収容され、下部チップ4 はそれとは独立したキ
ャリア8 内に収容される。
【００１４】各キャリアは複数の誘電体テープの積み重
ねられた層から形成され、Dupont Screen TapeのＮｏ．
951AT 等のＬＴＣＣテープであることが好ましい。別の
タイプの誘電体テープもまた使用されることができる。
例えば、高温共焼成セラミック（ＨＴＣＣ）テープは電
気配線路も支持することができるが、耐えなければなら
ない焼結温度が高いために比抵抗の高い耐熱金属が必要
とされる。熱伝導性が低く、密閉ではないが、ポリイミ
ド、ファイバガラス、またはプラスティック等の積層体
も使用されることができる。窒化アルミニウム（Ａｌ
Ｎ）は高い熱伝導性を有しており、本発明を実行するの
に望ましい材料である。この明細書の残りの部分にはＬ
ＴＣＣに関する本発明が説明されている。特定の適用例
によっては、別のタイプの誘電体テープが代りに使用さ
れてもよい。
【００１５】２個のキャリア6 および8 は構造が類似し
ているため、上部キャリア6 のみが詳細に説明される。
キャリアは、積み重ねられた複数のＬＴＣＣ層から形成
されたフロア10と、１つ以上のＬＴＣＣ層から形成さ
れ、チップ2 を囲んでいる側壁12とで構成されている。
３つのＬＴＣＣ層14,16,18はフロアを形成するものとし
て示されている。各テープ層の表面は通常、金属被覆さ
れた配線路パターン（図２参照）を含み、また、抵抗、
インダクタおよび／またはキャパシタ電極板等の電気素
子20を有している。側壁12は２つのＬＴＣＣ層22,24 を
含んで示されているが、所定の適用例において使用され
るＬＴＣＣ層の数は通常ＩＣチップ2 の厚さに依存す
る。
【００１６】電気回路はチップ2 の下面上に形成され、
このチップ2 は上部フロアのＬＴＣＣ層14の上部表面に
装着されたフリップチップである。チップは、チップの
下面上の導電性パッドと、空洞のフロアの上部表面上の
対応するパッドとの間で導電性エポキシまたははんだバ
ンプ26によってキャリアに電気的に接続され、かつ、機
械的に固定されている。必要であるならば、熱および機
械による結合を助けるためにその他のエポキシを非電気
接続地域に使用することができる。個々のフロアパッド
は、バイア28を通って上部フロア層14の表面にある配線
路に、または下部フロア層16,18 の表面にある配線路お
よび／または電気素子のいずれかに接続を設けることが
できる。層をなしているＬＴＣＣ基体へ装着されたこの
タイプのチップは米国特許第4,899,118 に２次元のパッ
ケージとして開示されている。
【００１７】焼成後には、ＬＴＣＣ層の厚さはそれぞれ
約９０マイクロメートル（ミクロン）である。ＩＣチッ
プは典型的に約５００乃至６００ミクロンの厚さに製造
され、それによって製造処理に耐えることができる。し
かしながら、チップは、ウエハまたはダイのいずれかの
状態で通常のラッピング技術を使用して、その後方表面
から１枚のＬＴＣＣ層と同じ程度の厚さにラッピングさ
れる。そのようにラッピングすることによってキャリア
および積層体全体の高さを減少させることができ、それ
によって多数のチップおよびキャリアを適合させること
ができる。
【００１８】チップ2 を装着したフリップチップは、フ
ロア10によって形成され、側壁12によって囲まれている
空洞30内に配置されている。同様にチップを装着した多
重キャリアは、図１に示されているように垂直に積み重
ねられている。各キャリアの電気配線路はフロア層の表
面に沿って側壁区域に取り出され、そこにおいて隣接す
るキャリアの間で接続がなされる。図１の実施例におい
て、垂直に整列したバイアホール32は各キャリアの側壁
およびフロアを通って延在し、ＩＣチップがその個々の
キャリアのフロアへ接続されているのと類似した方法
で、隣接するキャリアのバイアホールは、フリップチッ
プコネクタバンプ34によって機械的および電気的に接続
されている。コネクタバンプ34は積層体を緊密に固定す
る機械的な一体性を提供する。バイアホール32の露出さ
れた端部はバンプのためのコンタクトパッドとして役立
つ。
【００１９】ＩＣチップは、次に高いキャリアのための
フロアの下面に接触するように上方へ延在するようにラ
ッピングされるのが好ましい。これは積層体を通した熱
放散を補助する。典型的にメモリ構造は、活性化された
メモリチップを一度に１個だけ必要とする。特定の時間
に活性化されたいずれかのチップによって発生された熱
は積層体を通して熱は移動される。メモリチップは通常
データとアドレスラインを共用するので、１個または２
個のキャリア間相互接続32以外のすべては典型的に積層
体全体を通して延在し、積層体内で各チップに接続され
る。
【００２０】一度製造されると、積層体は、熱膨脹係数
を整合して通常のキャリアのような基体へ接続されるこ
とができる。機械的な接続は、積層体上のバイアホール
32のコンタクトと通常のキャリア36上の対応するコンタ
クトとの間で、はんだバンプまたは導電性エポキシ38等
の手段によって行われることが好ましい。
【００２１】ある１つのキャリアのフロア40に形成され
た電気配線路の組織図が図２に示されている。配線路は
周辺のキャリア間相互接続バイアホール32およびチップ
に接続するバイアホール28の両方の間で延在する金属被
覆層配線42で構成されている。多数のフロア層に対する
配線路は図２に示されている。単一のフロア層内のクロ
スオーバーは通常避けられる。配線路は、種々のチップ
に対するＩ／Ｏ接続および所定のチップの内部接続の両
方を提供するために使用されることができる。
【００２２】キャリアを製造するために、穴、空洞およ
び／または溝が個々のテープ層に打抜かれ、ＩＣチップ
およびキャパシタ等のその他の所望された素子が収容さ
れる。必要であれば、配線路およびバイアホールは種々
の層上へ写像される。金属被覆層としては、上述のDens
e-Pack Microsystems Inc.のチップ積層体と共に使用さ
れる比抵抗の高い耐熱金属と対照的に、銀が使用される
のが好ましい。その後、テープ層はバイアホールを整列
して保持するフレーム内で積み重ねられ、共にプレスさ
れ、通常の方法で焼成され、その結果それらは収縮して
互いに付着し、一体の原子構造を形成する。いくつかの
キャリアがこの方法で同じテープ層上の異なる位置で同
時に形成されることができる。焼成した後に、ユニット
はスクライブされ、個々のキャリアに分割されるか、ま
たは多重チップのキャリアとしてそのままの状態で残さ
れる。
【００２３】その後、ＩＣダイはキャリアの空洞中に装
着される。ダイが薄くされる場合、装着される前に薄く
されるか、または、フリップチップ構造の場合のように
チップとキャリアはチップが装着された後に薄くされる
かのいずれかである。通常のラッピング処理は、チップ
を薄くし、キャリアと良好な熱接触するための平滑な表
面を提供するために行われる。装着後、チップは通常の
試験、熱処理およびその他の完成処理を受ける。その
後、多重キャリアは垂直に積み重ねられ、エポキシまた
ははんだバンプ34によって互いに接続される。チップを
それらのそれぞれのキャリアに装着する際およびキャリ
アを一緒に積み重ねる際に、隣接したコンタクトの間の
不注意な短絡を防ぐために導電性エポキシまたははんだ
の使用は制御されなければならない。
【００２４】積層体が組立てられた後に不良なチップが
確認された場合、エポキシを硬化させる温度までその積
層体を加熱し、キャリアを分離し、キャリアから不良な
チップを取除いて新しいチップと取換え、再び積層体を
組み立てることによって取除くことができる。
【００２５】図３は、個々のチップ44がＬＴＣＣ層の組
立体48におけるそれぞれの空洞に配置されている多重チ
ップキャリアを示している。ＬＴＣＣ層は上述のように
チップの各空洞にフロアと側壁を提供する。チップ間の
相互接続は、チップの下の配線路の間の１つ以上のＬＴ
ＣＣ層上に延在する金属被覆層配線路50によって行われ
る。
【００２６】図４には、ワイヤボンドされたチップへの
本発明の適用例が示されている。再び、２個のチップ5
2,54 とそれらのそれぞれのキャリア56,58 のみが示さ
れているが、付加的なチップおよびキャリアが積層体に
設けられることもできる。キャリアは、下部のＬＴＣＣ
層によって形成されたフロア上のそれぞれのキャリアの
空洞60,62 に配置されたチップ52,54 を有しており、図
１のキャリアに類似した方法でＬＴＣＣテープから形成
される。
【００２７】この適用例において、キャリアの側壁は上
部チップの上面のレベルにおいて内側方向の棚部64,66
を形成されることが好ましい。対応するワイヤボンドパ
ッド68はチップの周辺地域および側壁の棚部上に設けら
れる。チップのワイヤボンドパッドはチップ回路へ接続
し、側壁のパッドは棚部を形成しているＬＴＣＣ層の上
部表面に沿って延在する電気配線路70によってキャリア
の外部へ取り出される。この実施例には、バイアホール
32が、図１のようにキャリアの側壁内に垂直に整列した
状態で構成され、配線路70が、キャリアの外部へ延在す
る金属被覆層のそれぞれの配線74によって最下部のキャ
リアの外部の周辺の棚部上において対応するワイヤボン
ドパッド72へ電気的に接続されている状態で示されてい
る。キャリアの内部にある対応するワイヤボンドパッド
68はそれぞれのワイヤ76によって接続され、最下部のキ
ャリアの外側にあるワイヤボンドパッド72は、それぞれ
のワイヤボンドまたはブレイズ溶接されたリード線82に
よって通常のキャリア、ＰＣボードまたはその他の取付
け表面上の対応するパッド78に接続される。内部バイア
ホール32が図４の外部コネクタ配線74の代りとなること
ができるように、外部コネクタ配線は図１の実施例の内
部バイアホールの代りとなることができる。底部キャリ
アを基体に接続するワイヤボンドまたはリード線の代用
には、ボールグリッドアレイおよび周辺アレイが含まれ
ている。
【００２８】所望であるならば、電気配線路は各キャリ
アのフロアに設けられ、空洞の側壁を通って延在するバ
イアホール（図には示されていない）を通してチップ回
路に電気的に接続され、その後、関連するワイヤボンド
接続に接続される。キャリアは、チップを損傷しない程
度の低温で分離される適切な接着剤またははんだによっ
て共に固定されることが好ましく、積層体が組立てられ
た後に、所望されるチップへのアクセスが許されるべき
である。
【００２９】装置からの放熱を助けるために、酸化ベリ
リウムまたは窒化アルミニウム等の熱伝導性材料から形
成された誘電体スペーサが各チップから次に高いレベル
のチップ用のキャリアの下面へ延在している。スペーサ
84は、チップの周辺にワイヤボンドコンタクト68のため
の間隔を残す程度に小さくなければならないが、地域に
おいて効果的な熱移動を提供する程度の大きさでなけれ
ばならない。それらの上部表面は、次に高いレベルのキ
ャリアと良好に接触するように重ねられていることが好
ましい。チップの密閉シールが必要である場合、最上部
のキャリア56の側壁は上方に伸長されることができ、気
密の蓋86がキャリア上に密閉して取り付けられる。
【００３０】図５および６に示されている付加的な放熱
技術は、積層体およびＰＣボード等の基体88上に装着さ
れて示されている最下部のキャリアから放熱するために
使用されることができる。図５において、ＩＣチップ94
の下でフロア92を形成するＬＴＣＣ層を通って金属バイ
アホール90が設けられる。１つ以上のＬＴＣＣ層にある
バイアホールは隣接する層にあるバイアホールに関して
互い違いにずらされて配置され、ＬＴＣＣ層の表面上の
金属被覆96によって、隣接するＬＴＣＣ層のあるバイア
ホールと接続されている。これによってチップと基体88
の間で密閉してシールされた熱接続が行われ、また、フ
ロア層において配線路に電気接続が行われる。この技術
は特許第4,899,118 号に開示されているものに類似して
いる。
【００３１】図６において、金属製の熱吸収器98がワイ
ヤボンドされたチップ100 のためのキャリアのフロアと
して使用されている。チップへのワイヤボンドによる接
続は、図４に示されているようにキャリアのＬＴＣＣ層
の側壁102 を通して行われる。チップ100 は放熱するた
めに熱吸収器98のフロア上に直接配置される。
【００３２】本発明のいくつかの実施例が説明され、図
示されてきたが、数多くの変更および別の実施例が当業
者によって行われることが可能である。例えば、チップ
はフリップチップまたはワイヤボンド以外の手段によっ
てそれぞれのキャリアに接続されることもできる。特定
の適用例に応じて、種々のリード線の配置、ボンディン
グを自動化するテープ（ＴＡＢ）およびリボンボンドを
使用することができる。従って、本発明は添付された特
許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】本発明のフリップチップの実施例の断面図。
【図２】チップキャリアのフロアにあるＬＴＣＣ層上の
金属被覆層配線路を示す平面図。
【図３】通常のキャリアのレベル上で相互接続されたチ
ップを示す平面図。
【図４】本発明のワイヤボンドされた実施例の断面図。
【図５】本発明で使用される熱放散バイア熱放散技術を
示す部分的断面図。
【図６】別の熱放散技術を示す部分的断面図。
フロントページの続き (56)参考文献 特開 平３−295264（ＪＰ，Ａ) 実開 昭63−61150（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/04 H01L 25/10

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 配線を有する基体上に取付けられた複数
    の垂直に積み重ねられたチップキャリアを具備している
    垂直な集積回路チップの積層体において、 各チップキャリアは、融着された複数の低温共焼成セラ
    ミックテープ層の積層体によってそれぞれ構成されてい
    るフロアを構成する下部テープ層部分と、この下部テー
    プ層部分の上面に固着され、開口を有する上部テープ層
    部分とによって構成され、前記開口はその底部が下部テ
    ープ層積層体部分によって閉鎖されて空洞を形成してお
    り、この空洞中に集積回路チップが配置され、さらに、 前記フロアを構成する下部テープ層部分の１以
    上のテープ層の表面に沿って延在している水平な電気配
    線路と、 前記フロアを構成する下部テープ層部分のテープ層を通
    って前記水平な電気配線路へ延在している垂直な電気配
    線路と、 前記集積回路チップの接続部分を前記水平または垂直な
    電気配線路へ接続する電気接続体と、 隣接するチップキャリアの垂直な電気配線路の間を接続
    するチップキャリア間電気相互接続部と、 積層体に対する外部接続を行うためにそれぞれのキャリ
    ア間電気相互接続部へ接続された積層体接続部とを具備
    し、 垂直に積み重ねられたチップキャリアの最上部のチップ
    キャリア以外の各チップキャリア内のチップの上部表面
    は直接または熱伝導性誘電体スペーサを介してそのチッ
    プキャリアの上に位置しているチップキャリアの下部テ
    ープ層部分の底面に良好な熱伝導状態で結合され、最上
    部のチップキャリアの空洞の上部は蓋により密閉され、
    最上部のチップキャリア内のチップの上部表面は直接ま
    たは熱伝導性誘電体スペーサを介してこの蓋の下面に良
    好な熱伝導状態で結合され、 前記配線を有する基体上に垂直に積み重ねられて取付け
    られたチップキャリアの前記積層体接続部は、基体に設
    けられた対応する接続部に接続されて いることを特徴と
    する垂直に積み重ねられた集積回路チップ積層体。
  2. 【請求項２】 前記チップキャリアはそれぞれの集積回
    路チップの上部表面に隣接している棚部と、前記棚部上
    に設けられて各チップキャリアの配線路に接続されてい
    るワイヤボンドパッドとを含み、ワイヤボンドは前記チ
    ップ上のパッドと前記チップキャリアの棚部上の対応す
    るワイヤボンドパッドの間に延在し、チップの上部表面
    から積層体中のそのチップのすぐ上のチップキャリアの
    下部テープ層部分の底面との間に介在する熱伝導性誘電
    体スペーサを具備し、この熱伝導性誘電体スペーサは各
    集積回路チップの上部表面上の周辺に間隔を確保し、ワ
    イヤボンドパッドが前記周辺の間隔内に配置されている
    請求項１記載の集積回路チップ積層体。
  3. 【請求項３】 前記集積回路チップはフリップチップで
    あり、前記チップキャリア間電気相互接続部は、前記積
    層体内で各キャリアを互いに機械的に固定する隣接する
    キャリアの間の導電性コンタクトを含む請求項１記載の
    集積回路チップ積層体。
  4. 【請求項４】 電気回路がチップ積層体の最下部の集積
    回路チップの下部表面には設けられず上部表面上に配置
    され、チップ積層体の最下部のキャリアのフロアは金属
    製の熱吸収器を具備し、前記最下部の集積回路チップは
    前記熱吸収器と良好な熱伝導状態で接触している請求項
    １記載の集積回路チップ積層体。
  5. 【請求項５】 さらに、熱伝導性材料で充填され、前記
    チップ積層体の最下部のキャリアのフロアを通して延在
    し、前記チップ積層体の前記最下部のキャリアの集積回
    路チップから放熱させるバイアホールを具備し、それら
    各バイアホールは、前記最下部のキャリアのフロアを通
    した空気の流通を阻止するために連続したテープ層の間
    で互い違いにずらして配置された複数のバイアホールの
    セグメントを具備している請求項１記載の集積回路チッ
    プ積層体。
JP6305151A 1993-12-08 1994-12-08 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体 Expired - Fee Related JP2909704B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16346393A 1993-12-08 1993-12-08
US163463 1993-12-08

Publications (2)

Publication Number Publication Date
JPH07263625A JPH07263625A (ja) 1995-10-13
JP2909704B2 true JP2909704B2 (ja) 1999-06-23

Family

ID=22590119

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6305151A Expired - Fee Related JP2909704B2 (ja) 1993-12-08 1994-12-08 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体

Country Status (3)

Country Link
US (1) US5600541A (ja)
EP (1) EP0658937A1 (ja)
JP (1) JP2909704B2 (ja)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
FR2735648B1 (fr) * 1995-06-13 1997-07-11 Bull Sa Procede de refroidissement d'un circuit integre monte dans un boitier
CN1094717C (zh) 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
JP3322575B2 (ja) * 1996-07-31 2002-09-09 太陽誘電株式会社 ハイブリッドモジュールとその製造方法
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
JP2964983B2 (ja) * 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
US6195268B1 (en) * 1997-06-09 2001-02-27 Floyd K. Eide Stacking layers containing enclosed IC chips
DE19800928B4 (de) * 1997-10-07 2009-05-07 Pac Tech-Packaging Technologies Gmbh Gehäuse, insbesondere stapelbares Gehäuse, zur Aufnahme von Bauelementen und Verfahren zu dessen Herstellung
US6222276B1 (en) 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
KR100265566B1 (ko) * 1998-05-12 2000-09-15 김영환 칩 스택 패키지
KR100285664B1 (ko) 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6225699B1 (en) 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6023097A (en) * 1999-03-17 2000-02-08 Chipmos Technologies, Inc. Stacked multiple-chip module micro ball grid array packaging
US6232667B1 (en) 1999-06-29 2001-05-15 International Business Machines Corporation Technique for underfilling stacked chips on a cavity MLC module
KR100298829B1 (ko) 1999-07-21 2001-11-01 윤종용 칩 사이즈 패키지의 솔더 접합 구조 및 방법
US6456172B1 (en) 1999-10-21 2002-09-24 Matsushita Electric Industrial Co., Ltd. Multilayered ceramic RF device
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
US6822469B1 (en) 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6812048B1 (en) * 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6809424B2 (en) * 2000-12-19 2004-10-26 Harris Corporation Method for making electronic devices including silicon and LTCC and devices produced thereby
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US20050155957A1 (en) * 2001-02-26 2005-07-21 John Gregory Method of forming an opening or cavity in a substrate for receiving an electronic component
DE10136395B4 (de) * 2001-07-26 2005-04-21 Infineon Technologies Ag Durch einen Mikrocontroller, einen Mikroprozessor, oder einen Signalprozessor gebildete programmgesteuerte Einheit
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
US6692979B2 (en) 2001-08-13 2004-02-17 Optoic Technology, Inc. Methods of fabricating optoelectronic IC modules
US6674948B2 (en) 2001-08-13 2004-01-06 Optoic Technology, Inc. Optoelectronic IC module
US6537852B2 (en) * 2001-08-22 2003-03-25 International Business Machines Corporation Spacer - connector stud for stacked surface laminated multichip modules and methods of manufacture
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
DE10297316T5 (de) * 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US7087988B2 (en) * 2002-07-30 2006-08-08 Kabushiki Kaisha Toshiba Semiconductor packaging apparatus
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
WO2004017399A1 (en) * 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7246431B2 (en) * 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
TWI290757B (en) * 2002-12-30 2007-12-01 Advanced Semiconductor Eng Thermal enhance MCM package and the manufacturing method thereof
US7095053B2 (en) * 2003-05-05 2006-08-22 Lamina Ceramics, Inc. Light emitting diodes packaged for high temperature operation
US7191516B2 (en) * 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
TWI224846B (en) * 2003-08-12 2004-12-01 Siliconware Precision Industries Co Ltd Semiconductor package with heat dissipating structure
CN100369243C (zh) * 2003-08-22 2008-02-13 矽品精密工业股份有限公司 具有散热结构的半导体封装件
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
DE10353139B4 (de) * 2003-11-14 2008-12-04 Fachhochschule Stralsund Stapelbares modulares Gehäusesystem und ein Verfahren zu dessen Herstellung
US6946726B1 (en) * 2003-11-26 2005-09-20 Actel Corporation Chip carrier substrate with a land grid array and external bond terminals
US7215018B2 (en) * 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US7705432B2 (en) * 2004-04-13 2010-04-27 Vertical Circuits, Inc. Three dimensional six surface conformal die coating
US20050231922A1 (en) * 2004-04-16 2005-10-20 Jung-Chien Chang Functional printed circuit board module with an embedded chip
US7645635B2 (en) * 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
US7602618B2 (en) * 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
WO2006035528A1 (ja) 2004-09-29 2006-04-06 Murata Manufacturing Co., Ltd. スタックモジュール及びその製造方法
KR20070083505A (ko) * 2005-05-12 2007-08-24 가부시키가이샤 무라타 세이사쿠쇼 세라믹 다층 기판
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7608920B2 (en) * 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
JP2007324354A (ja) * 2006-05-31 2007-12-13 Sony Corp 半導体装置
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
US7763983B2 (en) * 2007-07-02 2010-07-27 Tessera, Inc. Stackable microelectronic device carriers, stacked device carriers and methods of making the same
US7842607B2 (en) * 2008-07-15 2010-11-30 Stats Chippac, Ltd. Semiconductor device and method of providing a thermal dissipation path through RDL and conductive via
KR101486420B1 (ko) * 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
KR100992344B1 (ko) * 2008-10-23 2010-11-04 삼성전기주식회사 반도체 멀티칩 패키지
KR20120060960A (ko) * 2010-09-20 2012-06-12 삼성전자주식회사 반도체 패키지, 전자 장치 및 이를 채택하는 전자 시스템
US9171964B2 (en) * 2010-11-23 2015-10-27 Honeywell International Inc. Systems and methods for a three-layer chip-scale MEMS device
US8378478B2 (en) 2010-11-24 2013-02-19 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and vias connected to the central contacts
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US8756546B2 (en) * 2012-07-25 2014-06-17 International Business Machines Corporation Elastic modulus mapping of a chip carrier in a flip chip package
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US8650512B1 (en) 2012-11-15 2014-02-11 International Business Machines Corporation Elastic modulus mapping of an integrated circuit chip in a chip/device package
KR20140136201A (ko) * 2013-05-20 2014-11-28 에스케이하이닉스 주식회사 반도체 장치 및 메모리 시스템
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
KR20170001238A (ko) * 2015-06-26 2017-01-04 에스케이하이닉스 주식회사 계단형 기판을 포함하는 반도체 패키지
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4320438A (en) * 1980-05-15 1982-03-16 Cts Corporation Multi-layer ceramic package
US4630172A (en) * 1983-03-09 1986-12-16 Printed Circuits International Semiconductor chip carrier package with a heat sink
US4705917A (en) * 1985-08-27 1987-11-10 Hughes Aircraft Company Microelectronic package
US4899118A (en) * 1988-12-27 1990-02-06 Hughes Aircraft Company Low temperature cofired ceramic packages for microwave and millimeter wave gallium arsenide integrated circuits
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
US5043794A (en) * 1990-09-24 1991-08-27 At&T Bell Laboratories Integrated circuit package and compact assemblies thereof
JPH04192552A (ja) * 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
US5164699A (en) * 1990-12-17 1992-11-17 Hughes Aircraft Company Via resistors within-multi-layer, 3 dimensional structures substrates
US5121293A (en) * 1991-08-08 1992-06-09 Sun Microsystems, Inc. Method and apparatus for interconnecting devices using tab in board technology
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5247423A (en) * 1992-05-26 1993-09-21 Motorola, Inc. Stacking three dimensional leadless multi-chip module and method for making the same
US5319521A (en) * 1992-08-17 1994-06-07 Rockwell International Corporation Ceramic frames and capsules for Z-axis modules
US5455385A (en) * 1993-06-28 1995-10-03 Harris Corporation Multilayer LTCC tub architecture for hermetically sealing semiconductor die, external electrical access for which is provided by way of sidewall recesses
US5412538A (en) * 1993-07-19 1995-05-02 Cordata, Inc. Space-saving memory module

Also Published As

Publication number Publication date
EP0658937A1 (en) 1995-06-21
US5600541A (en) 1997-02-04
JPH07263625A (ja) 1995-10-13

Similar Documents

Publication Publication Date Title
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US5943213A (en) Three-dimensional electronic module
JP2703745B2 (ja) マルチダイパッケージ装置
US5016138A (en) Three dimensional integrated circuit package
JP3110922B2 (ja) マルチチップ・モジュール
US6195268B1 (en) Stacking layers containing enclosed IC chips
US5241456A (en) Compact high density interconnect structure
JP3239909B2 (ja) 積層可能な三次元マルチチップ半導体デバイスとその製法
US4868712A (en) Three dimensional integrated circuit package
US5379191A (en) Compact adapter package providing peripheral to area translation for an integrated circuit chip
US5289346A (en) Peripheral to area adapter with protective bumper for an integrated circuit chip
US4763188A (en) Packaging system for multiple semiconductor devices
EP0863548B1 (en) Mounting assembly of integrated circuit device and method for production thereof
US5521435A (en) Semiconductor device and a fabrication process thereof
JP3762844B2 (ja) 対向マルチチップ用パッケージ
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
JPH05502337A (ja) 半導体チップ用のくぼんだ空洞を持った多層パッケージ
JPS6355213B2 (ja)
EP0340241A1 (en) HIGH DENSITY ELECTRONIC PACKAGE INCLUDING STACKED SUB-MODULES.
US20070259482A1 (en) Method and apparatus for stacking electrical components using via to provide interconnection
JPH05211275A (ja) 半導体装置及びその製造方法
JPH0278264A (ja) ピン格子配列パッケージ構造
US7217995B2 (en) Apparatus for stacking electrical components using insulated and interconnecting via
US6351389B1 (en) Device and method for packaging an electronic device
JP3450477B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees