JPH0278264A - ピン格子配列パッケージ構造 - Google Patents

ピン格子配列パッケージ構造

Info

Publication number
JPH0278264A
JPH0278264A JP1183531A JP18353189A JPH0278264A JP H0278264 A JPH0278264 A JP H0278264A JP 1183531 A JP1183531 A JP 1183531A JP 18353189 A JP18353189 A JP 18353189A JP H0278264 A JPH0278264 A JP H0278264A
Authority
JP
Japan
Prior art keywords
package structure
body member
pin
array package
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1183531A
Other languages
English (en)
Other versions
JP2547637B2 (ja
Inventor
Albert Mu
アルバート・ヌー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0278264A publication Critical patent/JPH0278264A/ja
Application granted granted Critical
Publication of JP2547637B2 publication Critical patent/JP2547637B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般的に半導体集積回路実装に関するもので
、特に、それはより高い実装密度、等しくされた信号遅
延、および最小の漏話を有するピン格子配列パッケージ
構造に関するものである。
ますます多くの機能を果たすことのできる半導体集積回
路の増大する商業上の必要のため、半導体集積回路チッ
プは寸法が非常に大きくなりつつあり、大量の電力を消
散する。増大する寸法および電力要求につれて、また半
導体チップの複雑さ、および相互接続および実装を設け
る費用における増大もあった。費用を減らし信頼性を高
めるために、先行技術の配線設計は、半導体チップまた
はダイスが上に装措される、たとえばセラミックまたは
配線盤といった絶縁体サブストレートを提供してきた。
配線盤上の金属の導体またはトレースはダイスを囲む外
部リードボンディング領域上のボンディングパッドを複
数個の端子ピンに相互接続するために一般に使われる。
先行技術設計におけるトレースは典型的に、外部リード
ボンド領域を離れて、非常に長いかまたは非常に短い相
互接続トレースでパッケージの外側の端縁に向かい、種
々の外部ピンに至るように経路づけされる。他の先行技
術設計においては、トレースは、外部リードボンド領域
を離れて、非常に長いか非常に短い相互接続トレースで
再びダイスに向かい、種々の外部端子ピンに至るように
経路づけされる。結果として、非常に長いトレースの長
さは、非常に短いトレースの長さを越える増大した寄生
インダクタンスおよび容量を有した。さらに、このこと
は異なったトレースまたは信号チャネル間の電気的信号
遅延の問題を生み出すであろう。
したがって、従来入手？ｉＪ能なピン格子配列パッケー
ジ構造よりも高度の実装密度を有するものを提供するこ
とが望ましいであろう。さらに、非常に長いトレースの
物理的長さを減じ、それですべてのトレースの長さの相
違が従来のピン格子配列構造よりも小さく、それによっ
て異なったチャネル間の電気的信号遅延を等しくするこ
とが好都合であろう。このことは、複数個の導体走路を
有し、その中で第１の導体走路が外部リードボンド領域
上のボンディングパッドから外の方に延在し、交番の第
２の導体走路が外部リードボンド領域上のボンディング
パッドから内の方に延在するサブストレートまたは配線
盤を提供することによって、この発明においてなしとげ
られる。さらに、遅延線（容量−負荷の）回路網は、異
なった導体走路間の信号遅延をさらに等しくするために
、導体走路に形成される。
発明の概要 したがって、従来入手可能なピン格子配列パッケージ構
造よりも高い実装密度を有するものを提供することがこ
の発明の一般的な目的である。
複数個の導体走路ををし、その中で第１の導体走路が外
部リードボンド領域上のボンディングパッドから外の方
に延在し、交番の第２の導体走路が外部リード領域上の
ボンディングパッドから内の方に延在する、配線盤を有
するピン格子配列パッケージ構造を提供することがこの
発明の目的である。
その中ですべてのトレースの物理的長さが、信号遅延の
等化のため実質上等しい配線盤を有するピン格子配列パ
ッケージ構造を提供することかこの発明のさらにもう１
つの目的である。
遅延線（容ニー負荷の）回路網が、それの異なった導体
走路間の信号遅延を等しくするために、配線盤の金属化
されたトレースパターンで形成されるピン格子配列パッ
ケージ構造を提供することがこの発明のさらにまだもう
１つの目的である。
これらの目標および１」的に従って、この発明は、パッ
ケージ本体部材と、中心部分を有し、半導体チップを受
取るための配線盤と、ＴＡＢテープリード回路と、絶縁
体材料と、カバ一部材とを含むピン格子配列パッケージ
構造の提供に関係する。
パッケージ本体部材は一般的にダイヤモンド形の形状で
形成され、上面および底面を有する。複数個の金属端子
ピンが、実質的に、本体部材の上面および底面全体にわ
たり延在する。端子ピンは本体部材の底面から延在し、
端子ピン端部を形成するためにそれの上面の上にわずか
に突出る。配線盤は、端子ピン端部との係合のために本
体部材上に位置する。配線盤は、その上面に生成される
金属化されたトレースパターンを有する。
配線盤は、また、チップと、間隔をおいて取巻く関係に
配置される矩形の外部リードボンド領域をも含む。外部
リードボンド領域はボンディングパッドで形成される。
金属化されたトレースパターンは、その外部の端部が、
対応する端子ピン端部と実質上編の整列をする間隔をお
いた金属端子パッドで終わる、複数個の導体走路を含む
。複数個の導体走路は、外部リードボンド領域上のボン
ディングパッドから外の方に延在する第１の導体走路お
よび外部リードボンド領域上のボンディングパッドから
内の方に延在する交番の第２の導体走路から形成される
。カバ一部材は、大気の環境にさらされることを妨げる
ため、および熱消散の目的で良好な熱伝導経路を与える
ため、本体部材と、テープ回路と、ダイスと、配線盤と
を囲むために使用される。
この発明のこれらおよび他の目的および利点は、全体を
通して同じ参照番号が対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかになるであろう。
好ましい実施例の説明 ここで詳細に図面の種々の図を参照すると、第１図には
この発明のピン格子配列（ＰＧＡ）パッケージ構造１０
が示されている。ＰＧＡパッケージ構造１０はベースユ
ニット１２と、サブストレート１４と、テープ自動化さ
れたボンディング（ＴＡＢ）テープリード回路１６と、
半導体集積回路チップまたはダイス１８と、絶縁体材料
２０と、カバーまたは蓋部材２２とからなる。
ベースユニット１２は一般的にダイヤモンド形形状を有
するパッケージ本体部材を規定し、好ましくは、たとえ
ば従来の射出成形装置で成型されるとき、複数個の金属
端子ピン２４を組入れるために、熱可塑性の材料から形
成される。端子ピン２４は本体部材１２の底面２６から
延在し、端子ピン端部またはポスト３０を形成するため
にそれの上面２８の上にわずかに突出る。本体部材１２
の４つの側面は６８ないし４１０本のピンの範囲にあり
得る端子ピン２４の数に依存して寸法が変わる。
この発明に従って、この発明のＰＧＡパッケージ構造１
０の実装密度は従来のＰＧＡパッケージよりも高く作ら
れる。このことは、実質上本体部材の上面および底面全
体にわたり延在する端子ピンの提供によりなしとげられ
る。第２図から最もよくわかるように、複数個の端子ピ
ン２４がマトリックス配列を提供するように行列の形式
でダイヤモンド形本体部材１２の内に配置される。マト
リックス配列は本体部材１２の４つの側面に関しておよ
そ４５°回転させられる。結果として、本体部材１２は
４つの角の領域Ａで形成される。これらの領域は、減結
合キャパシタ回路網の個別的なキャパシタ２５を収容す
るために効果的に使用され得、それはさもなければ通常
サブストレート１４の上に形成される。端子ピンのある
ものは、たとえば端子ピン２４ａは、サブストレート１
４の一部である外部リードボンド（ＯＬ　Ｂ）領域３４
ａの内側に配置されることは注目されるであろう。さら
に、他の端子ピン２４ｂの若干数は、ダイス１８の領域
の下に配置される。結果として、実装密度は増加させら
れた。
サブストレート１４は、パッケージ本体部材１２の上面
２８の上にわずかに突出し、かつ４つの角の領域Ａ以内
にある端子ピン端部３０の上に合うように、一致して形
作られる。サブストレート１４は、金属化されたトレー
スパターンがその上面に生成される配線盤からなる。金
属化されたトレースパターンの外部の端部は、間隔をお
いた金属化された端子バット３６で終わる。配線盤の端
子パッドパターンは図面の第３図から最もよく理解され
得る。端子パッド３６の各々は、本体部材１２かられず
かに突出している対応する端子ピン端部３０と、実質上
、縦の整列または位置合わせをするように配置される。
配線盤１４は、その上面と底面の間に延在し、かつ金属
化されたトレースパターンで設けられる対応する端子パ
ッド３６により囲まれる複数個のスルーホール開口３８
をさらに含む。これらのスルーホール開口３８は、開口
３８を通して延在する、個々の端子パッド３６とわずか
に突出る端子ピン端部３８の間の耐久の機械の結合を、
自動装置で多数の従来の冶金のボンディング手順、たと
えばレーザ溶接、超音波溶接などによってなしとげるこ
とを、可能にする。
金属化されたトレースパターンは、外部リードボンド領
域３４ａの上に形成されるボンディングパッド４２Ｂと
端子パッド３６の間に延在する、複数個の銅導体走路ま
たはリード４０を含む。金属化されたトレースパターン
は、ＯＬＢ領域３４ａからパッケージ構造の外側の端縁
に向かって外の方に延在する多数の導体走路４０ａと、
ＯＬＢ領域３４ａからダイス１８に向かって内の方に延
在する交番の多数の導体走路４０ｂとを有するというこ
とは、注目されるであろう。導体走路４０ｂのいくつか
は、実際にダイス１８の領域の下に延在するということ
はさらに注目されるべきである。したがって、実装密度
は増加させられた。
ＯＬＢ領域３４ａから離れる導体走路の交番のパターン
のため、それの物理的な長さは短くされ、先行技術のＰ
ＧＡパッケージにおけるような異なった端子パッドの間
の大変長いまたは大変短い相互接続トレースは除去され
た。したがって、この発明の導体走路の物理的長さの間
の相違は、従来のＰＧＡパッケージの５０％未満である
。したがって、異なったチャネルまたは導体の間の電気
的な信号遅延はかなり縮められたが、しかし完全に除か
れたのではない。さらに、同じ方向に延在するどれか２
つの導体走路（すなわち、２つの走路４０ａ）の間の距
離は交番のパターンのために増加させられたので、その
ような導体の間の漏話は最小にされる。
配線盤１４は、ダイス取付領域を規定し、ダイス１８を
受取るための矩形の中心部分１４ａをさらに含む。ダイ
ス１８の下部の表面は、第１図に示されるように、たと
えば接着性にかわ１５のようにどんな型の接着性材料に
よっても、配線盤のダイス取付領域１４ａに固定されて
もよい。
異なったチャネル間の電気的信号遅延をさらに等しくす
るために、金属化されたトレースパターンにおける遅延
線（容量−負荷の）回路網の使用がこの発明において想
定される。第４図において、複数個の、第１の外の方に
延在する「開回路」スタブ部材４３ａおよび第２の外の
方に延在する「開回路」スタブ部材４３ｂから形成され
る容量性負荷の回路網の１つの実施例の平面図が示され
ている。スタブ部材４３ａおよび４３ｂは導体走路４０
と一体であり、それの反対の側に配置される。第１かま
たは第２の外の方に延在するスタブ部材が単独で使われ
得るということは当業者に明らかであるであろう。さら
に、どんな数のスタブ部材も利用され得る。スタブ部材
の実際の数は、異なったチャネル間のインビダンス整合
において得られるよう要求される許容限界によるであろ
う。
結果として、遅延線（容ニー負荷の）回路網はインビダ
ンス整合能力を可能にし、どのように異なったチャネル
間の信号遅延を等しくし、それによって端子ピン、ＴＡ
Ｂテープリード回路、および実装構造の内のどんな不連
続性の効果も補償する。
ＴＡＢテープリード回路１６は、第５図に図解されるよ
うに、外部リードボンド領域３４ｂの上に形成されるボ
ンディングパッド４２ｂとダイス′１８の間の電気的接
続を確立するための内部導体４４を含む。半導体ダイス
またはチップ１８は複数個の導電金バンブ、そのうちの
２つ、４６ａおよび４６ｂは、第１図に図解されている
、を有する能動の上面を有する。導体４４の第１のまた
は内部の端部は既知のテープ自動化されたボンディング
手順により導電性バンプ４６ａおよび４６ｂに、フィル
ムエポキシ接着剤で、熱圧縮ボンディングにより接着さ
れ得る。導体４４の第２のまたは外部の端部はＯＬ　８
６Ａ域３４ｂにおいてボンディングパッド４２ｂに接続
される。テープ回路１６上のボンディングパッド４２ｂ
は、配線盤１４上のボンディングパッド４２ａと縦の整
列をするよう配置される。さらに、ボンディングパッド
４２ｂは同じテープ自動化されたボンディング手順でボ
ンディングバット４２ａに直接に接着され得、　　る。
絶縁体材料２０は、どんな熱伝導材料、たとえばダイス
１８とカバ一部材２２の間の電気的絶縁を与える熱グリ
ースで形成されてもよい。カバー部材または蓋２２はパ
ッケージ本体部材１２の形状に従う一般的に矩形の構造
でなる。カバ一部材は、絶縁体材料２０で充填される空
洞４８を含む。
カバ一部材２２はまた、本体部材１２上の領域Ａと同様
の４つの角の領域Ｂを含む。これらの領域Ｂは、様々の
個別的な電気的構成要素５２、たとえば、配線盤１４に
適切に接続される抵抗器、キャパシタ、インダクタ、そ
の他を収納するために効果的に使用されてもよい。カバ
一部材２２は、好ましくは良好な熱伝導性材料で形成さ
れてもよいし、大気の環境にさらされることを妨げるよ
うに、配線盤１４に密閉して封止されるまたは接着され
るサイドフランジ５４を有する。代イつりに、蓋２２は
、たとえば硝酸アルミニウムまたはその他のセラミック
材料で作られてもよい。配線盤へのカバ一部材のボンデ
ィングは、たとえば熱ボンディング、超音波溶接、また
はエポキシ接む剤を用いる接着性ボンディングのような
いくらもの従来の方法でなしとげられ得る。
前述の詳細な説明から、上記の実施例は、従来のＰＧＡ
パッケージよりも高い実装密度を有するピン格子配列パ
ッケージ構造を提供するということがこのように理解さ
れ得る。この発明のＰＧＡ構造は、その中の異なった端
子パッドの間の大変長い、および大変短い相互接続トレ
ースが２等分されたサブストレートまたは配線盤を含む
。このことは、外部リードボンド領域上のボンディング
パッドから外の方に延在する第１の導体走路および外部
ボンド領域上のボンディングパッドから内の方に延在す
る交番の第２の導体走路を提供することによりなしとげ
られる。さらに、容量性負荷の回路網は、導体走路間の
電気的信号遅延を等しくするように、導体走路の中に形
成される。
現在においてこの発明の好ましい実施例と考えられるも
のが図解され記述されたが、種々の変更と修正がなされ
得、この発明の真の範囲から逸脱することなく均等物が
そのエレメントに置換され得るということが当業者によ
り理解され得るであろう。さらに、この発明の中心の範
囲から逸脱することなく、多くの修正かこの発明の教示
に個々の状況または材料を適合するためになされ得る。
したがって、この発明はこの発明を実行するためのｒ・
明される最良のモードとして開示された特定の実施例に
限られるのではなく、この発明は前掲の特許請求の範囲
に入るすべての実施例を含むであろうということが意図
されている。
【図面の簡単な説明】
第１図はこの発明のピン格子配列パッケージ構造の断面
図である。 第２図は、ライン２−２に沿ってとられた、第１図のピ
ン格子配列パッケージ構造の平面図である。 第３図は、それの外に向かった、および内に向かった導
体走路を示す配線盤の・１ろ面図である。 第４図は、遅延線（容量−負荷の）回路網を組入れる導
体走路の一部分の平面図である。 第５図はＴＡＢテープリード回路の゛１乙面図である。 図において１０はピン格子配列（ＰＧＡ）パッケージ構
造であり、１２はベースユニットであり、１４はサブス
トレートであり、１６はテープ自動化されたボンディン
グ（ＴＡＢ）テープリード回路であり、］８は′−１′
−導体集積回路チツブまたはダイスであり、２０は絶縁
体材料であり、２２はカバーまたは蓋部材であり、２４
は複数個の金属端子ピンである。

Claims (16)

    【特許請求の範囲】
  1. （１）一般的にダイヤモンド形（ｄｉａｍｏｎｄ−ｓｈ
    ａｐｅｄ）形状で形成され、かつ上面および底面を有す
    るパッケージ本体部材（１２）と、 前記本体部材（１２）の実質的に上面および底面全体に
    わたり延在する複数個の金属端子ピン（２４）とを含み
    、前記端子ピン（２４）は前記本体部材（１２）の底面
    から延在し、かつ端子ピン端部（３０）を形成するため
    にその上面の上にわずかに突出し、さらに 前記本体部材（１２）の上に位置し、前記端子ピン端部
    （３０）との係合のための配線盤（１４）とを含み、前
    記盤はその上面に生成される金属化されたトレースパタ
    ーンを有し、かつ半導体チップを受取るための中心部分
    を有し、 前記配線盤は、チップ（１８）と、間隔をおいて取巻く
    関係に配置される矩形の外部リードボンド領域（３４ａ
    ）を含み、前記外部リードボンド領域（３４ａ）はボン
    ディングパッド（４２ａ）で形成され、さらに 前記チップ（１８）および前記配線盤（１４）の上に配
    置され、前記盤（１４）上の前記ボンディングパッド（
    ３４ａ）と前記ダイス（１８）との間に電気的接続を確
    立するためのＴＡＢテープリード回路（１６）とを含み
    、 前記金属化されたトレースパターンは前記それぞれの端
    子ピン端部（３０）と実質上縦の整列をする間隔をおい
    た金属端子パッド（３６）でその外部端部が終わる複数
    個の導体走路（４０）を含み、 前記複数個の導体走路は外部リードボンド領域（３４ａ
    ）上のボンディングパッド（４２ａ）から外の方に延在
    する第１の導体走路（４０ｂ）および外部リードボンド
    領域（３４ａ）上のボンディングパッド（４２ａ）から
    内の方に延在する交番の第２の導体走路（４０ｂ）から
    形成され、さらに 大気の環境にさらされることを妨げるために前記本体部
    材（１２）、テープリード回路（１６）、ダイス（１８
    ）、および盤（１４）を取囲むためのカバー手段とを含
    むピン格子配列パッケージ構造。
  2. （２）前記カバー手段が絶縁体材料（２０）で充填され
    る空洞（４８）を有する蓋（２２）を含み、前記蓋（２
    ２）が前記配線盤（１４）に接着される、請求項１に記
    載のピン格子配列パッケージ構造。
  3. （３）配線盤の前記金属化されたトレースパターンに形
    成され、異なった導体走路間の信号遅延を等しくするた
    めの遅延線回路網手段をさらに含む、請求項１に記載の
    ピン格子配列パッケージ構造。
  4. （４）前記遅延線回路網手段が、前記導体走路（４０）
    と一体的に形成される複数個の第１の内の方に延在する
    スタブ部材（４３ａ）を含む、請求項３に記載のピン格
    子配列パッケージ構造。
  5. （５）前記遅延線回路網手段が前記導体走路（４０）と
    一体的に形成される複数個の第２の外の方に延在するス
    タブ部材（４３ｂ）をさらに含み、前記第２の外の方に
    延在するスタブ部材（４３ｂ）が前記第１の外の方に延
    在するスタブ部材（４３ａ）の向かい側に配置される、
    請求項４に記載のピン格子配列パッケージ構造。
  6. （６）前記端子ピン（２４）が、前記パッケージ本体部
    材（１２）に関して４５゜回転するマトリックス配列を
    形成するために行列に配置される、請求項１に記載のピ
    ン格子配列パッケージ構造。
  7. （７）前記本体部材（１２）が個別的なキャパシタを収
    容するために４つの角の領域（Ａ）で形成される、請求
    項６に記載のピン格子配列パッケージ構造。
  8. （８）前記本体部材（１２）が、前記端子ピン（２４）
    がその中に成型される熱可塑性材料からなる、請求項１
    に記載のピン格子配列パッケージ構造。
  9. （９）前記蓋が熱伝導性材料からなる、請求項２に記載
    のピン格子配列パッケージ構造。
  10. （１０）一般的にダイヤモンド形形状で形成され、かつ
    上面および底面を有するパッケージ本体部材（１２）と
    、 前記本体部材（１２）の上面および底面全体にわたり延
    在する複数個の金属端子ピン（２４）とを含み、前記端
    子ピン（２４）は前記本体部材（１２）の底面から延在
    し、かつ端子ピン端部（３０）を形成するためにその上
    面の上にわずかに突出し、さらに 前記本体部材（１２）の上に位置し、前記端子ピン端部
    （３０）との係合のための配線盤（１４）とを含み、前
    記盤はその上面に生成される金属化されたトレースパタ
    ーンを有し、かつ半導体チップ（１８）を受取るための
    中心部分を有し、前記配線盤は、チップ（１８）と、間
    隔をおいて取巻く関係に配置される矩形の外部リードボ
    ンド領域（３４ａ）を含み、前記外部リードボンド領域
    （３４ａ）はボンディングパッド（４２ａ）で形成され
    、さらに 前記チップ（１８）および前記配線盤（１４）の上に配
    置され、前記配線盤（１４）上の前記ボンディングパッ
    ド（３４ａ）と前記ダイス（１８）との間に電気的接続
    を確立するためのＴＡＢテープリード回路（１６）とを
    含み、 前記金属化されたトレースパターンは、前記それぞれの
    端子ピン端部（３０）と実質上縦の整列をする間隔をお
    いた金属端子パッド（３６）でその外部端部が終わる複
    数個の導体走路（４０）を含み、 前記複数個の導体走路は外部リードボンド領域（３４ａ
    ）上のボンディングパッド（４２ａ）から外の方に延在
    する第１の導体走路（４０ｂ）および外部リードボンド
    領域（３４ａ）上のボンディングパッド（４２ａ）から
    内の方に延在する交番の第２の導体走路（４０ｂ）から
    形成され、さらに 大気の環境にさらされることを妨げるために前記本体部
    材（１２）、テープリード回路（１６）、ダイス（１８
    ）、および盤（１４）を取囲むためのカバー手段とを含
    み、 前記カバー手段は絶縁体材料（２０）で充填される空洞
    （４８）を有する蓋（２２）を含み、前記蓋（２２）は
    前記配線盤（１４）に接着され、さらに 前記配線盤上の前記金属化されたトレースパターンに形
    成され、異なった導体走路間の信号遅延を等しくするた
    めの遅延線回路網手段とを含むピン格子配列パッケージ
    構造。
  11. （１１）前記遅延線回路網手段が、前記導体走路（４０
    ）と一体的に形成される複数個の第１の外の方に延在す
    るスタブ部材（４３ａ）を含む、請求項１０に記載のピ
    ン格子配列パッケージ構造。
  12. （１２）前記遅延線回路網手段が、前記導体走路（４０
    ）と一体的に形成される複数個の第２の外の方に延在す
    るスタブ部材（４３ｂ）をさらに含み、前記第２の外の
    方に延在するスタブ部材（４３ｂ）が前記第１の外の方
    に延在するスタブ部材（４３ａ）の向かい側に配置され
    る、請求項１１に記載のピン格子配列パッケージ構造。
  13. （１３）前記端子ピン（２４）が、前記パッケージ本体
    部材（１２）に関して４５゜回転するマトリックス配列
    を形成するために行列に配置される、請求項１０に記載
    のピン格子配列パッケージ構造。
  14. （１４）前記本体部材（１２）が個別的なキャパシタを
    収容するために４つの角の領域（Ａ）で形成される、請
    求項１３に記載のピン格子配列パッケージ構造。
  15. （１５）前記本体部材（１２）が、前記端子ピン（２４
    ）がその中に成型される熱可塑性材料から形成される、
    請求項１に記載のピン格子配列パッケージ構造。
  16. （１６）前記蓋が熱伝導性材料から形成される、請求項
    １５に記載のピン格子配列パッケージ構造。
JP1183531A 1988-07-15 1989-07-14 ピン格子配列パッケージ構造 Expired - Fee Related JP2547637B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/219,149 US4887148A (en) 1988-07-15 1988-07-15 Pin grid array package structure
US219,149 1988-07-15

Publications (2)

Publication Number Publication Date
JPH0278264A true JPH0278264A (ja) 1990-03-19
JP2547637B2 JP2547637B2 (ja) 1996-10-23

Family

ID=22818087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1183531A Expired - Fee Related JP2547637B2 (ja) 1988-07-15 1989-07-14 ピン格子配列パッケージ構造

Country Status (3)

Country Link
US (1) US4887148A (ja)
EP (1) EP0351184A3 (ja)
JP (1) JP2547637B2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5098864A (en) * 1989-11-29 1992-03-24 Olin Corporation Process for manufacturing a metal pin grid array package
US5103292A (en) * 1989-11-29 1992-04-07 Olin Corporation Metal pin grid array package
US5029325A (en) * 1990-08-31 1991-07-02 Motorola, Inc. TAB tape translator for use with semiconductor devices
US7198969B1 (en) 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5302553A (en) * 1991-10-04 1994-04-12 Texas Instruments Incorporated Method of forming a coated plastic package
JPH05109922A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置
WO1993023825A1 (en) * 1992-05-20 1993-11-25 Seiko Epson Corporation Cartridge for electronic apparatus
US8213431B2 (en) * 2008-01-18 2012-07-03 The Boeing Company System and method for enabling wireless real time applications over a wide area network in high signal intermittence environments
JP3138539B2 (ja) * 1992-06-30 2001-02-26 三菱電機株式会社 半導体装置及びｃｏｂ基板
US5820014A (en) 1993-11-16 1998-10-13 Form Factor, Inc. Solder preforms
JPH07142627A (ja) * 1993-11-18 1995-06-02 Fujitsu Ltd 半導体装置及びその製造方法
US6081028A (en) * 1994-03-29 2000-06-27 Sun Microsystems, Inc. Thermal management enhancements for cavity packages
US5627407A (en) * 1995-04-28 1997-05-06 Lucent Technologies Inc. Electronic package with reduced bending stress
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
MY123146A (en) * 1996-03-28 2006-05-31 Intel Corp Perimeter matrix ball grid array circuit package with a populated center
JP3466443B2 (ja) * 1997-11-19 2003-11-10 新光電気工業株式会社 多層回路基板
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
US6882041B1 (en) * 2002-02-05 2005-04-19 Altera Corporation Thermally enhanced metal capped BGA package
US6696748B1 (en) * 2002-08-23 2004-02-24 Micron Technology, Inc. Stress balanced semiconductor packages, method of fabrication and modified mold segment
JP6314731B2 (ja) * 2014-08-01 2018-04-25 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59201452A (ja) * 1983-02-18 1984-11-15 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 高密度テ−プボンデイング用デバイス封止

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
EP0120500B1 (en) * 1983-03-29 1989-08-16 Nec Corporation High density lsi package for logic circuits
EP0218796B1 (en) * 1985-08-16 1990-10-31 Dai-Ichi Seiko Co. Ltd. Semiconductor device comprising a plug-in-type package
JPH07120733B2 (ja) * 1985-09-27 1995-12-20 日本電装株式会社 車両用半導体素子パッケージ構造とその製造方法
GB2209867B (en) * 1987-09-16 1990-12-19 Advanced Semiconductor Package Method of forming an integrated circuit chip carrier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59201452A (ja) * 1983-02-18 1984-11-15 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 高密度テ−プボンデイング用デバイス封止

Also Published As

Publication number Publication date
US4887148A (en) 1989-12-12
EP0351184A2 (en) 1990-01-17
JP2547637B2 (ja) 1996-10-23
EP0351184A3 (en) 1990-08-16

Similar Documents

Publication Publication Date Title
JP2547637B2 (ja) ピン格子配列パッケージ構造
US4763188A (en) Packaging system for multiple semiconductor devices
US4783697A (en) Leadless chip carrier for RF power transistors or the like
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US5484959A (en) High density lead-on-package fabrication method and apparatus
US5943213A (en) Three-dimensional electronic module
US5072283A (en) Pre-formed chip carrier cavity package
US4975761A (en) High performance plastic encapsulated package for integrated circuit die
JP2664754B2 (ja) 高密度電子パッケージ及びその製造方法
JP3110922B2 (ja) マルチチップ・モジュール
US5646831A (en) Electrically enhanced power quad flat pack arrangement
US5016138A (en) Three dimensional integrated circuit package
US5065281A (en) Molded integrated circuit package incorporating heat sink
US6300163B1 (en) Stacked leads-over-chip multi-chip module
US6043559A (en) Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
US5067005A (en) Semiconductor device
EP0528792A1 (en) Three-dimensional memory card structure with internal direct chip attachment
JPS63260191A (ja) 表面装着リード無しチツプ支持体用、表面装着リード付きチツプ支持体用、およびピン・グリッド列パツケージ用の減結合コンデンサー
KR950030321A (ko) 반도체장치 및 그 제조방법 및 기판
KR20010034154A (ko) 다수의 기판층과 적어도 하나의 반도체 칩을 가진 반도체소자 및 그의 제조 방법
US5787575A (en) Method for plating a bond finger of an intergrated circuit package
KR20030060886A (ko) 다중 집적 회로 장치를 포함하는 단일 패키지
JP2002506289A (ja) 多数の半導体チップを有する半導体素子
US6340839B1 (en) Hybrid integrated circuit
US4731700A (en) Semiconductor connection and crossover apparatus

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees