JPH1117100A - 半導体装置 - Google Patents

半導体装置

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JPH1117100A
JPH1117100A JP9162641A JP16264197A JPH1117100A JP H1117100 A JPH1117100 A JP H1117100A JP 9162641 A JP9162641 A JP 9162641A JP 16264197 A JP16264197 A JP 16264197A JP H1117100 A JPH1117100 A JP H1117100A
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semiconductor
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英樹 福永
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Abstract

(57)【要約】 【課題】 実装面積を大幅に縮小でき、安定性および信
頼性が高く、製造上の歩留まりが良好な半導体装置を得
る。 【解決手段】 電気的に分離されたダイパッド３、４
に、機能の異なる矩形の半導体素子Ａ１、半導体素子Ｂ
２を搭載し、樹脂で封止して単一のパッケージ６とす
る。吊りリード５ａ、５ｂは、パッケージ６の長辺側お
よび短辺側に設けられ、ダイパッド３、４の少なくとも
３辺方向を吊持している。半導体素子Ａ１、半導体素子
Ｂ２として、それぞれフラッシュメモリとＳＲＡＭを搭
載した場合、従来は、２つのパッケージで計４００ｍｍ
2 の実装面積を必要としていたものが、本発明のパッケ
ージでは２２３ｍｍ2 となり、従来に比べ約４４％の実
装面積低減が図られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、樹脂封止型の半
導体装置、特に、複数の半導体素子を１つのパッケージ
に搭載した半導体装置に関するものである。
【０００２】
【従来の技術】従来より、機能の異なった二種類の半導
体素子、例えばＳＲＡＭとフラッシュメモリは、それぞ
れに異なるＩＣパッケージに搭載され、半導体メーカー
より出荷されていた。このため、最終製品、例えば携帯
電話等の小型電子機器の製造メーカーは、それらを各別
に購入し、製品のマザーボードに別々に実装していた。
【０００３】近年、電子機器の小型化に伴い、半導体パ
ッケージの実装面積の縮小化を図るための数々の提案が
なされている。例えば特開平１−３０８０５８号公報、
特開平４−１１９６４０号公報等では、複数の半導体素
子を１つのパッケージに搭載した半導体装置が提案され
ている。図４は、特開平１−３０８０５８号公報に示さ
れた従来の樹脂封止型ＤＩＰ・ＩＣを示す横断面図であ
る。図において、１０はＤＩＰ・ＩＣ（電子装置）であ
り、１１は第１ペレット、１２は第２ペレット、１３は
ボンディングワイヤ、１４は樹脂封止型パッケージ、１
５Ａ、１５Ｂはタブ吊りリード、１６Ａ、１６Ｂはタ
ブ、１７はリード、１７ａはインナーリード、１７ｂは
アウターリード、１７ｃは共用インナーリード、１８は
ボンディング層をそれぞれ示す。パッケージ中央部に配
されたタブ吊りリード１５Ａ、１５Ｂは、その先端に長
方形の平板形状に形成されたタブ１６Ａ、１６Ｂを一直
線状に配され、それぞれ一体的に吊持している。本従来
例では、所望の機能を発揮する電子回路を作り込む複数
個のペレット１１、１２を備えており、それらが各別の
タブ１６Ａ、１６Ｂにボンディングされた状態で単一の
パッケージに樹脂封止され、多機能をワンユニット化し
たシステムとしての電子装置を構成している。
【０００４】
【発明が解決しようとする課題】上記のように、従来、
機能の異なった二種類の半導体素子をセットで実装する
場合には、二つのパッケージをそれぞれ別個に実装しな
くてはならなかったため、実装面積を多く必要とし、携
帯電話等の電子機器における小型化の要求に対応できな
いという問題があった。また、複数の半導体素子を一つ
のパッケージに搭載した半導体装置では、実装面積の縮
小が図られるが、パッケージを製造する際に使用するリ
ードフレームは、複数のダイパッド（タブ）を持つた
め、ダイパッド傾き等の製造上の不良が多いという問題
があった。上述の特開平１−３０８０５８号公報で提案
された半導体装置では、リードフレームのタブ１６Ａ、
１６Ｂを吊持するタブ吊りリード１５Ａ、１５Ｂがそれ
ぞれのタブの一辺方向のみにしか設けられていないた
め、タブの安定性に問題があると考えられる。また、特
開平４−１１９６４０号公報では、リードフレームに二
つのアイランドを形成し、これらのアイランドを絶縁回
路基板でつなぎ、それぞれのアイランド上に半導体素子
を搭載する構造が提案されているが、アイランドは外枠
に二点で支持されており、傾きが懸念される。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、実装面積を大幅に縮小でき、
安定性および信頼性が高く、製造上の歩留まりが良好な
半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
装置は、機能の異なる二個の矩形の半導体素子と、これ
らの半導体素子をそれぞれ搭載する電気的に分離された
二個のダイパッドと、ダイパッドに接続され、ダイパッ
ドを吊持する吊りリードと、半導体素子と外部接続端子
を接続するリードを備え、半導体素子、ダイパッド、吊
りリードおよびリードの一部を樹脂で封止し、単一のパ
ッケージとする半導体装置であって、吊りリードは、パ
ッケージの長辺側および短辺側に設けられ、ダイパッド
の少なくとも三辺方向を吊持しているものである。ま
た、吊りリードは、パッケージの四辺すべてに、少なく
とも二本以上設けられているものである。また、吊りリ
ードは、パッケージ内で引き回されているものである。
さらに、吊りリードは、半導体素子との電気的接続を必
要としない外部接続端子と接続されているものである。
また、半導体素子として、フラッシュメモリとＳＲＡＭ
を用いるものである。
【０００７】
【発明の実施の形態】
実施の形態１．以下に、本発明の実施の形態１を図につ
いて説明する。図１（ａ）、（ｂ）は、本発明の実施の
形態１である半導体装置、ＴＳＯＰ（Thin Small-Outli
ne Package）（II）およびＴＳＯＰ（Ｉ）を示す平面図
である。図において、６は、本実施の形態による半導体
装置である半導体パッケージ、１、２はそれぞれ機能の
異なる矩形の半導体素子Ａ、Ｂである。３、４は半導体
素子Ａ１および半導体素子Ｂ２がそれぞれ搭載されるダ
イパッドであり、これらのダイパッド３、４は電気的に
分離されている。５はワイヤにより半導体素子Ａ１、半
導体素子Ｂ２と接続され、半導体素子Ａ１、半導体素子
Ｂ２と外部接続端子を接続するリード、５ａは、ダイパ
ッド３、４のいずれかと接続されており、半導体パッケ
ージ６の長辺側に延びる吊りリード、５ｂはダイパッド
３、４のいずれかと接続されており、半導体パッケージ
６の短辺側に延びる吊りリードをそれぞれ示す。本実施
の形態による半導体パッケージ６は、吊りリード５ａ、
５ｂがパッケージの長辺側および短辺側に設けられ、半
導体素子Ａ１、半導体素子Ｂ２を搭載するダイパッド
３、４の少なくとも三辺方向を吊持していることを特徴
とする。
【０００８】本実施の形態による半導体パッケージ６に
おける実装面積の削減効果を図２に示す。図２は、本発
明の実施の形態１による半導体パッケージ６において、
半導体素子Ａ１としてフラッシュメモリ、半導体素子Ｂ
２としてＳＲＡＭを搭載したものである。図２（ａ）
は、従来方法の２つの異なるパッケージで実装した場合
を示し、それぞれ１６０ｍｍ2 と２４０ｍｍ2 で、計４
００ｍｍ2 の実装面積を必要としていた。図２（ｂ）
は、本実施の形態により１つのパッケージとなった場合
を示し、その実装面積は２２３ｍｍ2 となり、従来に比
べ約４４％の実装面積低減が図られる。本実施の形態に
よる半導体パッケージを用いることにより、最終製品メ
ーカーは、実装面積が低減できるため、製品の小型化が
可能となり、さらに、１つのパッケージを実装するだけ
でよいので、工程の短縮および低コスト化が可能とな
り、生産性が向上する。
【０００９】以上のように、本実施の形態によれば、半
導体パッケージ６の長辺側および短辺側にそれぞれ吊り
リード５ａ、５ｂを設け、矩形の半導体素子Ａ１、半導
体素子Ｂ２を搭載するダイパッド３、４の少なくとも三
辺方向を吊持するようにしたので、アセンブリ工程時の
ダイパッドシフトが抑制でき、安定して製造することが
できる。また、吊りリード５ａ、５ｂの数を増加すると
さらに効果的である。すなわち、吊りリード５ａ、５ｂ
を半導体パッケージ６の四辺すべてに、少なくとも二本
以上設けることにより、製造上の安定性、信頼性が高い
半導体パッケージ６が得られる。
【００１０】実施の形態２．図３は、本発明の実施の形
態２である半導体装置の平面図である。図中、同一、相
当部分には同一符号を付し、説明を省略する。本実施の
形態では、吊りリード５ｃを、ダイパッド３、４からパ
ッケージ６の短辺側に引き出した後に、パッケージ６内
を引き回し、パッケージ６長辺側に接続したものであ
る。図３において、吊りリード５ｃは、半導体素子Ａ
１、半導体素子Ｂ２からの電気的信号を必要としない外
部接続端子（図示せず）に接続されている。すなわち、
吊りリード５ｃとして、半導体素子Ａ１、半導体素子Ｂ
２との電気的接続を必要としないリード５を用いたもの
である。本実施の形態によれば、吊りリード５ｃをパッ
ケージ内で引き回すことにより、半導体パッケージ６を
製造する際に使用するモールド樹脂が流れるための隙間
が設けられ、アセンブリのモールド工程時の樹脂流動性
が向上する。また、半導体素子Ａ１、半導体素子Ｂ２か
らの電気的信号を必要としない外部接続端子に吊りリー
ド５ｃを接続することにより、より効率的かつ安定的な
アセンブリが可能となる。
【００１１】
【発明の効果】以上のように、この発明によれば、機能
の異なる二つの半導体素子を単一のパッケージとし、吊
りリードをパッケージの長辺側および短辺側に設け、半
導体素子を搭載するダイパッドの少なくとも３辺方向を
吊持するようにしたので、製造上の不良率の低い安定し
た半導体装置が得られ、この半導体装置を用いた製品に
おいては、実装面積を大幅に削減でき、製品の小型化が
図られ、さらに工程の短縮および低コスト化が可能とな
り、生産性が向上する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体装置を
示す平面図である。
【図２】 この発明の実施の形態１である半導体装置の
最終製品での実装面積削減の効果を示す図である。
【図３】 この発明の実施の形態２である半導体装置を
示す平面図である。
【図４】 従来の半導体装置を示す横断面図である。
【符号の説明】
１ 半導体素子Ａ、２ 半導体素子Ｂ、３、４ ダイパ
ッド、５ リード、５ａ、５ｂ、５ｃ 吊りリード、６
半導体パッケージ、１０ ＤＩＰ・ＩＣ、１１ 第１
ペレット、１２ 第２ペレット、１３ ボンディングワ
イヤ、１４ 樹脂封止型パッケージ、１５Ａ、１５Ｂ
タブ吊りリード、１６Ａ、１６Ｂ タブ、１７ リー
ド、１７ａ インナーリード、１７ｂ アウターリー
ド、１７ｃ 共用インナーリード、１８ ボンディング
層。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 機能の異なる二個の矩形の半導体素子、 上記半導体素子をそれぞれ搭載する電気的に分離された
    二個のダイパッド、 上記ダイパッドに接続され、上記ダイパッドを吊持する
    吊りリード、 上記半導体素子と外部接続端子を接続するリードを備
    え、上記半導体素子、上記ダイパッド、上記吊りリード
    および上記リードの一部を樹脂で封止し、単一のパッケ
    ージとする半導体装置であって、上記吊りリードは、上
    記パッケージの長辺側および短辺側に設けられ、上記ダ
    イパッドの少なくとも三辺方向を吊持していることを特
    徴とする半導体装置。
  2. 【請求項２】 吊りリードは、パッケージの四辺すべて
    に、少なくとも二本以上設けられていることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 吊りリードは、パッケージ内で引き回さ
    れていることを特徴とする請求項１または請求項２に記
    載の半導体装置。
  4. 【請求項４】 吊りリードは、半導体素子との電気的接
    続を必要としない外部接続端子と接続されていることを
    特徴とする請求項１〜請求項３のいずれか一項に記載の
    半導体装置。
  5. 【請求項５】 半導体素子は、フラッシュメモリとＳＲ
    ＡＭであることを特徴とする請求項１〜請求項４のいず
    れか一項に記載の半導体装置。
JP9162641A 1997-06-19 1997-06-19 半導体装置 Pending JPH1117100A (ja)

Priority Applications (5)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004535079A (ja) * 2001-07-09 2004-11-18 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 複数の集積回路デバイスを含む単一パッケージ
JP2015029143A (ja) * 2008-08-29 2015-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 樹脂封止型半導体装置とその製造方法、リードフレーム
US9905497B2 (en) 2008-08-29 2018-02-27 Semiconductor Components Industries, Llc Resin sealing type semiconductor device and method of manufacturing the same, and lead frame

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1628347A1 (en) * 2004-08-19 2006-02-22 Optimum Care International Tech. Inc. Semiconductor chip leadframe module
US7800205B2 (en) * 2005-09-01 2010-09-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Quad flat pack (QFP) package and flexible power distribution method therefor
US7902655B1 (en) 2006-08-15 2011-03-08 Marvell International Ltd. Multichip package leadframe including electrical bussing
US7791191B2 (en) * 2006-12-28 2010-09-07 Sandisk Corporation Semiconductor device having multiple die redistribution layer
US7560304B2 (en) * 2006-12-28 2009-07-14 Sandisk Corporation Method of making a semiconductor device having multiple die redistribution layer
JP4827808B2 (ja) * 2007-08-15 2011-11-30 パナソニック株式会社 半導体デバイス
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
CN106298723A (zh) * 2015-05-13 2017-01-04 无锡华润安盛科技有限公司 一种双岛引线框框架

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01308058A (ja) 1988-06-06 1989-12-12 Hitachi Ltd 電子装置
JP2928611B2 (ja) 1990-09-11 1999-08-03 株式会社東芝 樹脂封止半導体装置
JPH04188859A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp リードフレーム
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
JPH06151685A (ja) 1992-11-04 1994-05-31 Mitsubishi Electric Corp Ｍｃｐ半導体装置
JPH07142673A (ja) * 1993-11-15 1995-06-02 Matsushita Electric Ind Co Ltd 集積回路装置
DE59510918D1 (de) * 1994-08-12 2004-08-12 Infineon Technologies Ag Halbleiterbauelement mit isolierendem Gehäuse

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004535079A (ja) * 2001-07-09 2004-11-18 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 複数の集積回路デバイスを含む単一パッケージ
JP2015029143A (ja) * 2008-08-29 2015-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 樹脂封止型半導体装置とその製造方法、リードフレーム
US9905497B2 (en) 2008-08-29 2018-02-27 Semiconductor Components Industries, Llc Resin sealing type semiconductor device and method of manufacturing the same, and lead frame

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