JP2928611B2 - 樹脂封止半導体装置 - Google Patents
樹脂封止半導体装置Info
- Publication number
- JP2928611B2 JP2928611B2 JP2238883A JP23888390A JP2928611B2 JP 2928611 B2 JP2928611 B2 JP 2928611B2 JP 2238883 A JP2238883 A JP 2238883A JP 23888390 A JP23888390 A JP 23888390A JP 2928611 B2 JP2928611 B2 JP 2928611B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- islands
- circuit board
- semiconductor device
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特にリードフレーム、絶縁回路基板及びボ
ンディングワイヤにより回路構成を行なっている表面実
装型の樹脂封止半導体装置に関する。
ンディングワイヤにより回路構成を行なっている表面実
装型の樹脂封止半導体装置に関する。
（従来の技術） 従来、絶縁回路基板を使用し、ボンディングワイヤに
より複数の半導体素子を相互に配線するか、又は半導体
素子から前記絶縁回路基板を介してインナーリードへ電
気的に接続する樹脂封止半導体装置には、以下に示すよ
うなものが知られている。
より複数の半導体素子を相互に配線するか、又は半導体
素子から前記絶縁回路基板を介してインナーリードへ電
気的に接続する樹脂封止半導体装置には、以下に示すよ
うなものが知られている。
第５図に示す樹脂封止半導体装置は、各々の半導体素
子１−1,1−２の基板電位が同一となる場合である。即
ち、一つのアイランド２上には、半導体素子１−1,1−
２及び絶縁回路基板３が搭載されている。ここで、第６
図は、前記第５図のＸ−Ｘ′線に沿う断面図を示してい
る。また、４は配線パターン、５はボンディングワイ
ヤ、６はモールド樹脂、７はインナーリード、８は半導
体素子用接着剤、９は絶縁回路基板用接着剤をそれぞれ
示している。
子１−1,1−２の基板電位が同一となる場合である。即
ち、一つのアイランド２上には、半導体素子１−1,1−
２及び絶縁回路基板３が搭載されている。ここで、第６
図は、前記第５図のＸ−Ｘ′線に沿う断面図を示してい
る。また、４は配線パターン、５はボンディングワイ
ヤ、６はモールド樹脂、７はインナーリード、８は半導
体素子用接着剤、９は絶縁回路基板用接着剤をそれぞれ
示している。
また、第７図に示す樹脂封止半導体装置は、各々の半
導体素子１−1,1−２の基板電位が異なる場合である。
即ち、複数のアイランド２−1,2−２を有しており、そ
れぞれのアイランド２−1,2−２上には半導体素子１−
1,1−２が搭載されている。また、いずれか一方のアイ
ランド、例えばアイランド２−２上には絶縁回路基板３
が搭載されている。ここで、第８図は、前記第７図のＸ
−Ｘ′線に沿う断面図を示している。
導体素子１−1,1−２の基板電位が異なる場合である。
即ち、複数のアイランド２−1,2−２を有しており、そ
れぞれのアイランド２−1,2−２上には半導体素子１−
1,1−２が搭載されている。また、いずれか一方のアイ
ランド、例えばアイランド２−２上には絶縁回路基板３
が搭載されている。ここで、第８図は、前記第７図のＸ
−Ｘ′線に沿う断面図を示している。
しかしながら、このような構成を有する樹脂封止半導
体装置の場合、アイランドの面積が、絶縁回路基板３を
搭載するための領域分だけ必然的に大きくなる。また、
一般に、表面実装型の樹脂封止半導体装置は、半田ディ
ップ、赤外線リフロー、ベーパーフェイズ、ホットエア
ー等の方式によりセットのプリント基板に実装される。
このため、次に示すような欠点が生じることが知られて
いる。
体装置の場合、アイランドの面積が、絶縁回路基板３を
搭載するための領域分だけ必然的に大きくなる。また、
一般に、表面実装型の樹脂封止半導体装置は、半田ディ
ップ、赤外線リフロー、ベーパーフェイズ、ホットエア
ー等の方式によりセットのプリント基板に実装される。
このため、次に示すような欠点が生じることが知られて
いる。
つまり、実装時に、上記方式を用いると急激な加熱に
よる熱ストレスが生じる。このため、表面実装型の半導
体装置では、加熱される際に、アイランドとモールド樹
脂の界面に侵入した水分が急激な加熱により気化するた
め、第９図に示すように、樹脂クラック10が発生する。
なお、この樹脂クラック10は、樹脂体の表面にまで達す
ることが頻繁にある。このような状態になると、耐湿性
の劣化は避けられず、その半導体装置は使用不可能とな
る。
よる熱ストレスが生じる。このため、表面実装型の半導
体装置では、加熱される際に、アイランドとモールド樹
脂の界面に侵入した水分が急激な加熱により気化するた
め、第９図に示すように、樹脂クラック10が発生する。
なお、この樹脂クラック10は、樹脂体の表面にまで達す
ることが頻繁にある。このような状態になると、耐湿性
の劣化は避けられず、その半導体装置は使用不可能とな
る。
ところで、樹脂クラックの発生は、アイランド面積及
び樹脂厚に対して第10図に示すような関係がある。つま
り、アイランド面積が大きくなればなる程、又樹脂厚が
薄くなればなる程、樹脂クラックの発生する割合が高く
なる。
び樹脂厚に対して第10図に示すような関係がある。つま
り、アイランド面積が大きくなればなる程、又樹脂厚が
薄くなればなる程、樹脂クラックの発生する割合が高く
なる。
ところが、表面実装型の半導体装置は、DIP（Dual−i
n−Line Plug Package）型のようなパッケージに比
べ、樹脂厚が比較的薄いため、樹脂クラックに対しては
大変に不利となる。なお、樹脂厚を厚くするように構成
することも考えられるが、軽薄短小に対して逆行してお
り、ユーザのセット及びパッケージの薄型指向にも適し
ていない。
n−Line Plug Package）型のようなパッケージに比
べ、樹脂厚が比較的薄いため、樹脂クラックに対しては
大変に不利となる。なお、樹脂厚を厚くするように構成
することも考えられるが、軽薄短小に対して逆行してお
り、ユーザのセット及びパッケージの薄型指向にも適し
ていない。
（発明が解決しようとする課題） このように、従来の樹脂封止半導体装置では、実装時
の急激な加熱による熱ストレスにより、樹脂クラックが
発生していた。このため、耐湿性の劣化は避けられず、
装置の使用が困難となっていた。
の急激な加熱による熱ストレスにより、樹脂クラックが
発生していた。このため、耐湿性の劣化は避けられず、
装置の使用が困難となっていた。
本発明は、上記欠点を解決すべくなされたものであ
り、実装時の急激な加熱による熱ストレスに伴う樹脂ク
ラックの発生を防止することが可能な樹脂封止半導体装
置を提供することを目的とする。
り、実装時の急激な加熱による熱ストレスに伴う樹脂ク
ラックの発生を防止することが可能な樹脂封止半導体装
置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の樹脂封止半導体
装置は、半導体素子が搭載される複数のアイランドを有
するリードフレームと、前記複数のアイランド上に跨が
るようにして搭載される絶縁回路基板とを含んでいる。
装置は、半導体素子が搭載される複数のアイランドを有
するリードフレームと、前記複数のアイランド上に跨が
るようにして搭載される絶縁回路基板とを含んでいる。
また、本発明の樹脂封止半導体装置は、半導体素子が
搭載されると共に互いに電気的に接続される複数のアイ
ランドを有するリードフレームと、前記複数のアイラン
ド上に跨がるようにして搭載される絶縁回路基板とを含
んでいる。
搭載されると共に互いに電気的に接続される複数のアイ
ランドを有するリードフレームと、前記複数のアイラン
ド上に跨がるようにして搭載される絶縁回路基板とを含
んでいる。
（作用） このような構成によれば、絶縁回路基板は、複数のア
イランドを跨ぐようにして形成されている。即ち、絶縁
回路基板の下部には少なくともアイランドが存在しない
領域があるため、全体としてアイランド面積を縮小でき
る。つまり、実装時の急激な加熱による熱ストレスに伴
う樹脂クラックの発生を防止することが可能である。
イランドを跨ぐようにして形成されている。即ち、絶縁
回路基板の下部には少なくともアイランドが存在しない
領域があるため、全体としてアイランド面積を縮小でき
る。つまり、実装時の急激な加熱による熱ストレスに伴
う樹脂クラックの発生を防止することが可能である。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図及び第２図は、本発明の第１の実施例に係わる
樹脂封止半導体装置を示すものである。ここで、第２図
は、第１図のＸ−Ｘ′線に沿う断面図を示している。ま
た、11−1,11−２はアイランド、12−1,12−２は半導体
素子、13は接着剤（半導体素子用）、14はインナーリー
ド、15はボンディングワイヤ、16は配線パターン、17は
絶縁回路基板、18は接着剤（絶縁回路基板用）、19はモ
ールド樹脂をそれぞれ示している。
樹脂封止半導体装置を示すものである。ここで、第２図
は、第１図のＸ−Ｘ′線に沿う断面図を示している。ま
た、11−1,11−２はアイランド、12−1,12−２は半導体
素子、13は接着剤（半導体素子用）、14はインナーリー
ド、15はボンディングワイヤ、16は配線パターン、17は
絶縁回路基板、18は接着剤（絶縁回路基板用）、19はモ
ールド樹脂をそれぞれ示している。
リードフレームには、例えば二つのアイランド11−1,
11−２が形成されている。各々のアイランド11−1,11−
２の上部には、半導体素子12−1,12−２が接着剤13によ
って接着されている。また、半導体素子12−1,12−２と
インナーリード14とが、ボンディングワイヤ15によって
接続されている。さらに、二つのアイランド11−1,11−
２を跨ぐようにして、上記に配線パターン16が形成され
た絶縁回路基板17が搭載されている。なお、この絶縁回
路基板17は、ボンディング領域の下部のみにおいて接着
剤18により二つのアイランド11−1,11−２と接着されて
いる。即ち、絶縁回路基板17の配線領域（ボンディング
領域を除いた領域）の下部にはアイランドが存在しない
ため、全体としてアイランド面積を縮小することができ
る。また、各々の半導体素子12−1,12−２は、互いに絶
縁されたアイランド11−1,11−２上部に搭載されている
ため、各々の基板電位を別個とすることが可能である。
なお、半導体素子12−1,12−２、絶縁回路基板17等は、
モールド樹脂19により封止されている。
11−２が形成されている。各々のアイランド11−1,11−
２の上部には、半導体素子12−1,12−２が接着剤13によ
って接着されている。また、半導体素子12−1,12−２と
インナーリード14とが、ボンディングワイヤ15によって
接続されている。さらに、二つのアイランド11−1,11−
２を跨ぐようにして、上記に配線パターン16が形成され
た絶縁回路基板17が搭載されている。なお、この絶縁回
路基板17は、ボンディング領域の下部のみにおいて接着
剤18により二つのアイランド11−1,11−２と接着されて
いる。即ち、絶縁回路基板17の配線領域（ボンディング
領域を除いた領域）の下部にはアイランドが存在しない
ため、全体としてアイランド面積を縮小することができ
る。また、各々の半導体素子12−1,12−２は、互いに絶
縁されたアイランド11−1,11−２上部に搭載されている
ため、各々の基板電位を別個とすることが可能である。
なお、半導体素子12−1,12−２、絶縁回路基板17等は、
モールド樹脂19により封止されている。
このような構成によれば、絶縁回路基板17が二つのア
イランド11−1,11−２を跨ぐようにして搭載されてい
る。つまり、絶縁回路基板17の配線領域の下部にはアイ
ランドが存在しないため、全体としてアイランド面積を
縮小することができる。即ち、前記第10図に示す関係か
ら明らかなように、樹脂クラックが発生し難くなること
がわかる。具体的には、一チップ当りのアイランド面積
が、モノリシックICのアイランド面積と同じ程度で構成
可能となる。このため、実装時の急激な加熱による熱ス
トレスに伴う蒸気圧力も小さくなり、樹脂クラックの発
生を防止でき、耐湿性の向上及び外観不良が大幅に改善
される。
イランド11−1,11−２を跨ぐようにして搭載されてい
る。つまり、絶縁回路基板17の配線領域の下部にはアイ
ランドが存在しないため、全体としてアイランド面積を
縮小することができる。即ち、前記第10図に示す関係か
ら明らかなように、樹脂クラックが発生し難くなること
がわかる。具体的には、一チップ当りのアイランド面積
が、モノリシックICのアイランド面積と同じ程度で構成
可能となる。このため、実装時の急激な加熱による熱ス
トレスに伴う蒸気圧力も小さくなり、樹脂クラックの発
生を防止でき、耐湿性の向上及び外観不良が大幅に改善
される。
第３図及び第４図は、本発明の第２の実施例に係わる
樹脂封止半導体装置を示すものである。ここで、第４図
は、前記第３図のＸ−Ｘ′線に沿う断面図を示してい
る。
樹脂封止半導体装置を示すものである。ここで、第４図
は、前記第３図のＸ−Ｘ′線に沿う断面図を示してい
る。
本実施例は、前記第１の実施例において、二つのアイ
ランド11−1,11−２が互いに電気的に接続されているも
のである。なお、各々のアイランド11−1,11−２が互い
に接続されることにより、一つのアイランドが構成され
ていると考えても良い。つまり、各々のアイランド11−
1,11−２上に搭載された半導体素子12−1,12−２の基板
電位が同一となっている場合である。
ランド11−1,11−２が互いに電気的に接続されているも
のである。なお、各々のアイランド11−1,11−２が互い
に接続されることにより、一つのアイランドが構成され
ていると考えても良い。つまり、各々のアイランド11−
1,11−２上に搭載された半導体素子12−1,12−２の基板
電位が同一となっている場合である。
このような構成によっても、前記第１の実施例と同様
の効果を得ることができる。
の効果を得ることができる。
［発明の効果］ 以上、説明したように、本発明の樹脂封止半導体装置
によれば、次のような効果を奏する。
によれば、次のような効果を奏する。
絶縁回路基板は、二つのアイランドを跨ぐようにして
形成されると共に、ボンディング領域の下部のみにおい
て接着剤により二つのアイランドに接着されている。即
ち、絶縁回路基板の配線領域の下部にはアイランドが存
在しないため、全体としてアイランド面積を縮小でき、
樹脂クラックの発生を防止できる。
形成されると共に、ボンディング領域の下部のみにおい
て接着剤により二つのアイランドに接着されている。即
ち、絶縁回路基板の配線領域の下部にはアイランドが存
在しないため、全体としてアイランド面積を縮小でき、
樹脂クラックの発生を防止できる。
第１図は本発明の第１の実施例に係わる樹脂封止半導体
装置を示す平面図、第２図は前記第１図のＸ−Ｘ′線に
沿う断面図、第３図は本発明の第２の実施例に係わる樹
脂封止半導体装置を示す平面図、第４図は前記第３図の
Ｘ−Ｘ′線に沿う断面図、第５図及び第７図はそれぞれ
従来の樹脂封止半導体装置を示す平面図、第６図は前記
第５図のＸ−Ｘ′線に沿う断面図、第８図は前記第７図
のＸ−Ｘ′線に沿う断面図、第９図は従来の樹脂封止半
導体装置に発生した樹脂クラックを示す断面図、第10図
はアイランド面積と樹脂厚との関係を示す図である。 11−1,11−２……アイランド、12−1,12−２……半導体
素子、13……接着剤（半導体素子用）、14……インナー
リード、15……ボンディングワイヤ、16……配線パター
ン、17……絶縁回路基板、18……接着剤（絶縁回路基板
用）、19……モールド樹脂。
装置を示す平面図、第２図は前記第１図のＸ−Ｘ′線に
沿う断面図、第３図は本発明の第２の実施例に係わる樹
脂封止半導体装置を示す平面図、第４図は前記第３図の
Ｘ−Ｘ′線に沿う断面図、第５図及び第７図はそれぞれ
従来の樹脂封止半導体装置を示す平面図、第６図は前記
第５図のＸ−Ｘ′線に沿う断面図、第８図は前記第７図
のＸ−Ｘ′線に沿う断面図、第９図は従来の樹脂封止半
導体装置に発生した樹脂クラックを示す断面図、第10図
はアイランド面積と樹脂厚との関係を示す図である。 11−1,11−２……アイランド、12−1,12−２……半導体
素子、13……接着剤（半導体素子用）、14……インナー
リード、15……ボンディングワイヤ、16……配線パター
ン、17……絶縁回路基板、18……接着剤（絶縁回路基板
用）、19……モールド樹脂。
フロントページの続き (56)参考文献 特開 昭61−30067（ＪＰ，Ａ) 特開 平２−77145（ＪＰ，Ａ) 特開 昭62−76661（ＪＰ，Ａ) 特開 昭62−196839（ＪＰ，Ａ) 特開 昭49−89157（ＪＰ，Ａ) 実開 昭63−87846（ＪＰ，Ｕ) 実開 昭63−201330（ＪＰ，Ｕ) 実開 平１−65134（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 23/50
Claims (2)
- 【請求項１】半導体素子が搭載される第１及び第２のア
イランドを有するリードフレームと、前記第１及び第２
のアイランド上に跨がるようにして搭載される絶縁回路
基板とを含み、前記絶縁回路基板の互いに対向する二辺
が前記第１及び第２のアイランドに接続され、前記絶縁
回路基板の下部には、前記第１及び第２のアイランドが
存在しないことを特徴とする樹脂封止半導体装置。 - 【請求項２】半導体素子が搭載されると共に互いに電気
的に接続される第１及び第２のアイランドを有するリー
ドフレームと、前記第１及び第２のアイランド上に跨が
るようにして搭載される絶縁回路基板とを含み、前記絶
縁回路基板の互いに対向する二辺が前記第１及び第２の
アイランドに接続され、前記絶縁回路基板の下部には、
前記第１及び第２のアイランドが存在しないことを特徴
とする樹脂封止半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238883A JP2928611B2 (ja) | 1990-09-11 | 1990-09-11 | 樹脂封止半導体装置 |
| KR1019910015685A KR950012920B1 (ko) | 1990-09-11 | 1991-09-09 | 수지밀봉 반도체장치 |
| US08/003,826 US5245216A (en) | 1990-09-11 | 1993-01-08 | Plastic-molded type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238883A JP2928611B2 (ja) | 1990-09-11 | 1990-09-11 | 樹脂封止半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119640A JPH04119640A (ja) | 1992-04-21 |
| JP2928611B2 true JP2928611B2 (ja) | 1999-08-03 |
Family
ID=17036685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238883A Expired - Fee Related JP2928611B2 (ja) | 1990-09-11 | 1990-09-11 | 樹脂封止半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2928611B2 (ja) |
| KR (1) | KR950012920B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117100A (ja) | 1997-06-19 | 1999-01-22 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-09-11 JP JP2238883A patent/JP2928611B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-09 KR KR1019910015685A patent/KR950012920B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007156A (ko) | 1992-04-28 |
| JPH04119640A (ja) | 1992-04-21 |
| KR950012920B1 (ko) | 1995-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5245216A (en) | Plastic-molded type semiconductor device | |
| JP2816028B2 (ja) | 半導体装置の製造方法 | |
| KR20090056594A (ko) | 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법 | |
| KR0177395B1 (ko) | 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법 | |
| JPH02184054A (ja) | ハイブリッド型樹脂封止半導体装置 | |
| JPH1056093A (ja) | 半導体装置およびその半導体装置を組み込んだ電子装置 | |
| JP2928611B2 (ja) | 樹脂封止半導体装置 | |
| JP2804146B2 (ja) | リードフレームおよび半導体装置 | |
| KR940027134A (ko) | 반도체집적회로장치의 제조방법 | |
| JPS6220707B2 (ja) | ||
| JPS6384128A (ja) | 混成集積回路装置 | |
| JPH0511660B2 (ja) | ||
| JP2986661B2 (ja) | 半導体装置の製造方法 | |
| JP2001217261A (ja) | 半導体装置およびその製造方法 | |
| JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
| JP2500310B2 (ja) | 半導体装置 | |
| JPH0735389Y2 (ja) | 半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JPH0661404A (ja) | 半導体装置 | |
| JPH03255655A (ja) | 半導体装置 | |
| JP2841822B2 (ja) | 混成集積回路の製造方法 | |
| JPH05291345A (ja) | 半導体装置 | |
| JP2880817B2 (ja) | 半導体集積回路装置 | |
| JP2002151616A (ja) | ハイブリッド半導体装置 | |
| JPH0433357A (ja) | マルチ・チップ・パッケージの構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |