JPH0735389Y2 - 半導体装置 - Google Patents

半導体装置

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JPH0735389Y2
JPH0735389Y2 JP1986105213U JP10521386U JPH0735389Y2 JP H0735389 Y2 JPH0735389 Y2 JP H0735389Y2 JP 1986105213 U JP1986105213 U JP 1986105213U JP 10521386 U JP10521386 U JP 10521386U JP H0735389 Y2 JPH0735389 Y2 JP H0735389Y2
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Description

【考案の詳細な説明】 以下の順序に従って本考案を説明する。
A.産業上の利用分野 B.考案の概要 C.従来技術［第２図］ D.考案が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図］ H.考案の効果 （A.産業上の利用分野） 本考案は半導体装置、特に印刷基板に半導体チップを搭
載した半導体装置に関する。
（B.考案の概要） 本考案は、印刷基板に半導体チップを搭載した半導体装
置において、 製造コストを徒らに高くすることなく実装密度を高める
ために、 印刷基板のスルーホールあるいは回路素子上に平坦化層
を形成し、該平坦化層の表面上に半導体チップをボンデ
ィングしたものであり、 従って、本考案によれば、基本的には比較的安価な厚膜
配線基板をベースにしつつ半導体チップの下側に回路素
子あるいはスルーホールが位置する立体構造の半導体装
置を得ることができる。依って、半導体装置の集積度を
大きなコスト増を招くことなく高くすることができる。
（C.従来技術）［第２図］ ビデオテープレコーダ、コンピュータ等の電子装置は多
数のハイブリッドICを使用するが、これ等の電子装置は
ほとんど例外なく小型化と高機能化と低価格化という互
いに相矛盾する要請を受けている。従って、それに使用
されるハイブリッドICにもコスト増を招くことなく実装
密度を高くすることが必要となる。ところで、ハイブリ
ッドICは一般には表面に厚膜配線を印刷により形成して
なるセラミック配線基板の表面に回路素子等を形成し、
それにモノリシックICを搭載してなるものであるが、こ
のようなハイブリッドICでは実装密度の向上という要請
に充分に応えることができない。そのため第２図に示す
ようにハイブリッドICの立体化を図ろうとする試みが為
されている。同図において、ａはセラミック配線基板、
ｂは該セラミック配線基板ａの上下両面に形成された厚
膜配線、ｃはセラミック配線基板ａに形成されたスルー
ホール、ｄ、ｄはスルーホールｃを通って基板ａの上下
両面の厚膜配線ｂ、ｂ間を接続する厚膜、ｅはセラミッ
ク配線基板ａ上面の厚膜配線ｂ、ｂ間に形成された印刷
抵抗である。ｆは樹脂ｇでICチップｈをモールドしてな
るICで、それのリードｉ、ｉ、……をセラミック配線基
板ａの厚膜配線ｂ、ｂ、……に半田付けすることにより
ハイブリッドICがつくられる。尚、ｊはボンディングワ
イヤである。
このような、ハイブリッドICによれば、ICfの下に厚膜
配線ｂ、ｂ及びその間に設けられた印刷抵抗ｅを配置す
ることができる。従って、実装密度をいくらかは高くす
ることができる。
また、第２図に示すハイブリッドICよりも更に実装密度
を高めるために、セラミック配線基板として第２図に示
す単層のセラミック配線基板ａではなく多層のセラミッ
ク配線基板を用いるようにしたものもつくられ例えば大
型コンピュータ等に用いられている。これは、基板上に
厚膜配線、印刷抵抗等の回路素子膜、絶縁層、厚膜配
線、回路素子膜、絶縁層というように膜を何重にも多層
形成して回路の立体化を図ったものをセラミック配線基
板として用いるので実装密度は相当に高くすることがで
きる。
（D.考案が解決しようとする問題点） ところで、第２図に示した従来のハイブリッドICによれ
ば、ICチップｈを樹脂ｇでモールドしたICfの形でセラ
ミック配線基板ａに取り付けるので、結局、ICチップｈ
はワイヤボンディングによってリードｉに接続され、更
にそのリードｉを介して厚膜配線ｂに接続されることに
なり、製造コストの増加は免れ得ない。従って、ハイブ
リッドICが高いものになってしまう。
また、モールドされたICチップｈをセラミック配線基板
ａに取り付けるので、ICチップａそのものは小さくても
樹脂ｇやリードｉ、ｉ、……を含めた実質的な占有面積
は比較的大きくなり、実装密度はさほど高くできない。
従って、第２図に示したハイブリッドICでは徒らにコス
トを高くすることなく実装密度を高くするという要請に
は応えることが難しい。
また、セラミック配線基板として多層のものを用いるこ
とにより実装密度を高めたハイブリッドICは、その層の
数を増す程実装密度を高くすることができるので、実装
密度の向上を図るという点では優れているが、しかし、
配線基板は層数を増すとそれに応じて歩留りが指数関係
的に悪くなり、良品１個当りの価格が非常に高くなって
しまうという欠点を有している。従って、多層の配線基
板を用いたハイブリッドICは大型コンピュータ等のよう
に価格が高くても機能さえ優れていれば良いものには使
用できるが、ビデオテープレコーダ、テレビジョン受像
器、パーソナルコンピュータ等普通の民生機器にはコス
トの面から実際上使用できない。
本考案はこのような問題点を解決すべく為されたもので
あり、半導体装置の製造コストを徒らに高くすることな
く実装密度を高めることを目的とするものである。
（E.問題点を解決するための手段） 本考案半導体装置は上記問題点を解決するため、表面に
第１配線層及び第１回路素子を有すると共に裏面に第２
配線層を有し、前記第１配線層がスルーホールを介して
前記第２配線層に電気的に接続された印刷配線基板と、
前記第１配線層、第１回路素子及びスルーホール上に形
成されると共に絶縁材料からなる第１平坦化層と、前記
第１平坦化層上で、かつ前記第１配線層、第１回路素子
及びスルーホールと対応する部分に固着された電極を有
する半導体ベアチップと、前記印刷配線基板上で、かつ
前記第１配線層又は第１回路素子に隣接して形成された
第３配線層と、前記印刷配線基板表面上で、かつ前記第
３配線層に隣接して形成された第４配線層及び第２回路
素子と、前記第４配線層及び第２回路素子上に形成され
ると共に絶縁材料からなる第２平坦化層と、前記第２平
坦化層上に形成されると共に一端に電極を有するチップ
部品と、を有し、前記半導体ベアチップの電極をボンデ
ィングワイヤにより前記第３配線層に接続すると共に、
前記チップ部品の電極を前記第３配線層に接続し、前記
半導体ベアチップ、チップ部品の電極部、ボンディング
ワイヤ及び前記第３配線層を樹脂によって封止したこと
を特徴とする。
（F.作用） 本考案半導体装置によれば、基本的には比較的安価な厚
膜配線基板をベースにしても半導体チップの下側に厚膜
配線や回路素子あるいはスルーホールが位置する立体構
造のICチップを得ることができる。依って、半導体装置
の実装密度を大きなコスト増を招くことなく高くするこ
とができる。
（G.実施例）［第１図］ 以下、本考案半導体装置を図示実施例に従って詳細に説
明する。
第１図は本考案半導体装置の一つの実施例を示す断面図
である。同図において、１はアルミナを主成分とする単
層のセラミック配線基板で、特許請求の範囲における印
刷配線基板に該当する。
２はセラミック配線基板１の上下両面に形成された厚膜
配線で、銅等からなる。その厚膜配線２、２、……のう
ちセラミック配線基板１の表面に形成され後述するICチ
ップ（10）の下側に位置するもの２、２、……が特許請
求の範囲でいう第１の配線層に、裏面に形成された厚膜
配線２、２、……が特許請求の範囲でいう第２の配線層
に、セラミック配線基板１の表面に形成され後述するIC
チップ（10）から外れたところに位置し後述する印刷抵
抗４、４、……とセラミック配線基板１の表面側にて接
続されていないもの２、２、……が特許請求の範囲でい
う第３の配線層に該当し、その逆に、セラミック配線基
板１の表面側にて接続されているもの２、２、……が特
許請求の範囲でいう第４の配線層に、それぞれ該当す
る。
３、３はセラミック配線基板１に形成されたスルーホー
ル（径0.2μｍ）で、該スルーホール３、３の周面にも
厚膜配線２′、２′が形成され、この配線２′、２′に
よりセラミック配線基板１の上下両面の厚膜配線２、２
間が、即ち、第１配線層・第２配線層間が電気的に接続
されている。
4,4、……は印刷抵抗で、厚膜配線２、２間に形成され
ている。この印刷抵抗４、４、……のうち上記第１の配
線層に該当する厚膜配線２、２、……に接続されたもの
４、４、……が特許請求の範囲における第１回路素子に
該当し、上記第４の配線層に該当する配線層２、２、…
…に接続されたものが第２回路素子に該当する。
５、５、……は厚膜配線２、２、……及び印刷抵抗４、
４、……上を適宜被覆する例えばエポキシーの樹脂から
なる絶縁層で、ソルダーレジスト性を有し、そのうちの
１つである平坦化絶縁層5aはスルーホール３、いくつか
の厚膜配線２、２、……及びいくつかの（図面には１つ
しか現われない）印刷抵抗４が形成された１つの領域上
に形成されており、後述するベアのICチップ（10）が表
面に設けられ特許請求の範囲における第１平坦化層に該
当する。また、後述するチップ部品（６）が表面に設け
られるものが特許請求の範囲における第２平坦化層に該
当する。
上記平坦化絶縁層等5a、５、５、……は印刷を２回繰返
すことにより約50μｍの厚さに形成されている。このよ
うに２回の印刷によって絶縁層5a、５、５、……を形成
するのは次の理由による。
絶縁層5a、５、５、……のうち少なくとも絶縁層5a上に
は後述するようにICチップをボンディングしなければな
らないので表面は平坦でなければならない。しかし、厚
膜配線２、２、……が形成されたセラミック配線基板１
上に回路素子の一種である印刷抵抗４、４、……を形成
すると基板１表面上には20乃至30μｍ程度の段差が生じ
るので、絶縁層の下地にそのように大きな段差があって
も絶縁層表面が平坦になるようにするためには絶縁層を
大体50μｍ程の厚さにしなければならない。しかるに、
１回の印刷で形成することのできる絶縁層の厚さは大体
25μｍなので、２回印刷を繰返すことによって絶縁層5
a、５、５、……を形成するのである。
６はチップ部品で、それの例えば銀・パラジウムからな
る電極７を半田８を介して厚膜配線２の絶縁層５によっ
て覆われていない露出部に接続させることによってセラ
ミック配線基板１に搭載されている。そして、該チップ
部品６の下に位置する絶縁層５内には印刷抵抗４が位置
しており、該印刷抵抗４とチップ部品６とは立体的に配
置されている。
９は上記平坦化絶縁層5aの表面に形成された銀ペースト
膜で、該銀ペースト膜９上にベアのICチップ10がチップ
ボンディングされている。このICベアチップ10は特許請
求の範囲における半導体ベアチップに該当する。該銀ペ
ースト膜９は厚膜配線２と接続されている（但し、その
接続された部分は図面に現われない。）。11、11はICチ
ップ10の電極と厚膜配線２、２との間を電気的に接続す
るボンディングワイヤである。
12はインナーコート樹脂で、ICチップ10のボンディング
部からチップ部品６の電極７の厚膜配線２への半田付け
部に渡って設けられている。
このような半導体装置は、比較的安価に製造することが
できる単層のセラミック配線基板１をベースにして厚膜
配線２、２、……、該厚膜配線２、２間に接続される印
刷抵抗４及びスルーホール３の上側に絶縁層5aを介して
ICチップ10を立体的に配置してなるので、コストを徒ら
に高くすることなく実装密度を高くすることができる。
特に、樹脂でモールドされたICチップをセラミック配線
基板１に実装するのではなく、ベアIC10をセラミック配
線基板１に直接的に実装するので、ICチップ10の電極を
ボンディングワイヤ11によって厚膜配線２に接続するこ
とによりICチップ10とセラミック配線基板１との電気的
接続が可能である。従って、ICチップ10と厚膜配線２と
の間にボンディングワイヤ11のほかにリード（第２図の
ｉ参照）が介在した従来の場合に比較してICチップ10の
実装に要する工数が少なくて済むので、その分第２図に
示した従来のハイブリッドICに比較して製造コストを低
減できる。
また、第１図に示した半導体装置は、第２図に示した従
来のハイブリッドICのような樹脂でモールドされたICを
ボンディングした構造ではなく、ベアのICチップ10をボ
ンディングし、ICチップ10からチップ部品６の電極７の
半田付け部に渡って形成されたインナーコート樹脂12に
よりICチップを封止した構造なので、ICチップ10と他の
チップ例えば６等との間隔を狭くすることができる。従
って、第２図に示したものに比較して実装密度を高くす
ることができる。
このように、半導体装置を第１図に示した構造にすれば
コスト増を招くことなく実装密度を高くすることができ
る。
尚、上記実施例においてはICチップ10が絶縁層5a上に銀
ペースト膜９を介してボンディングされている。これ
は、ICチップ10の裏面をグランドに電気的に接続する必
要のある場合には銀ペースト膜９を形成する。また、接
続する必要のない場合は、単に例えばエポキシ樹脂等か
らなる接着剤を介して絶縁層5a表面にICチップ10をボン
ディングしても良い。
第１図に示したハイブリッドICの製造工程を簡単に説明
すると、厚膜配線２、２、……が形成され、更に回路素
子である印刷抵抗４、４、……が形成されたセラミック
配線基板１に対して上下両面に樹脂５、５、……5aを印
刷した後、セラミック配線基板１の上面に半田付けによ
りチップ部品６を取り付け、その後適宜洗浄したうえで
ベアのICチップ10を実装し、それが終わるとインナーコ
ート樹脂12を形成する。次に、セラミック配線基板１の
下面にチップ部品を実装してハイブリッドICを完成させ
る。
尚、上記実施例はICチップ10をフェイスアップにし、チ
ップボンディング、ワイヤボンディングすることにより
ICチップ10を搭載していた。しかし、ICチップをフェイ
スダウンさせ、半田バンプによりICチップを基板の配線
にボンディングするようにしても良い。
（H.考案の効果） 以上に述べたように、本考案半導体装置は、表面に第１
配線層及び第１回路素子を有すると共に裏面に第２配線
層を有し、前記第１配線層がスルーホールを介して前記
第２配線層に電気的に接続された印刷配線基板と、前記
第１配線層、第１回路素子及びスルーホール上に形成さ
れると共に絶縁材料からなる第１平坦化層と、前記第１
平坦化層上で、かつ前記第１配線層、第１回路素子及び
スルーホールと対応する部分に固着された電極を有する
半導体ベアチップと、前記印刷配線基板上で、かつ前記
第１配線層又は第１回路素子に隣接して形成された第３
配線層と、前記印刷配線基板表面上で、かつ前記第３配
線層に隣接して形成された第４配線層及び第２回路素子
と、前記第４配線層及び第２回路素子上に形成されると
共に絶縁材料からなる第２平坦化層と、前記第２平坦化
層上に形成されると共に一端に電極を有するチップ部品
と、を有し、前記半導体ベアチップの電極をボンディン
グワイヤにより前記第３配線層に接続すると共に、前記
チップ部品の電極を前記第３配線層に接続し、前記半導
体ベアチップ、チップ部品の電極部、ボンディングワイ
ヤ及び前記第３配線層を樹脂によって封止したことを特
徴とするものである。
従って、本考案半導体装置によれば、基本的には比較的
安価な厚膜配線基板を基板として用いても半導体チップ
の下側に回路素子あるいはスルーホールが位置する立体
構造を得ることができる。依って、コスト増を招くこと
なく実装密度を高くすることができる。
【図面の簡単な説明】
第１図は本考案半導体装置の一つの実施例を示す断面
図、第２図は従来例を示す断面図である。 符号の説明 １……基板、２……厚膜配線、３……スルーホール、４
……回路素子、5a……平坦化層、６……チップ部品、10
……半導体チップ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】表面に第１配線層及び第１回路素子を有す
    ると共に裏面に第２配線層を有し、前記第１配線層がス
    ルーホールを介して前記第２配線層に電気的に接続され
    た印刷配線基板と、 前記第１配線層、第１回路素子及びスルーホール上に形
    成されると共に絶縁材料からなる第１平坦化層と、 前記第１平坦化層上で、かつ前記第１配線層、第１回路
    素子及びスルーホールと対応する部分に固着された電極
    を有する半導体ベアチップと、 前記印刷配線基板上で、かつ前記第１配線層又は第１回
    路素子に隣接して形成された第３配線層と、 前記印刷配線基板表面上で、かつ前記第３配線層に隣接
    して形成された第４配線層及び第２回路素子と、 前記第４配線層及び第２回路素子上に形成されると共に
    絶縁材料からなる第２平坦化層と、 前記第２平坦化層上に形成されると共に一端に電極を有
    するチップ部品と、 を有し、 前記半導体ベアチップの電極をボンディングワイヤによ
    り前記第３配線層に接続すると共に、前記チップ部品の
    電極を前記第３配線層に接続し、 前記半導体ベアチップ、チップ部品の電極部、ボンディ
    ングワイヤ及び前記第３配線層を樹脂によって封止した ことを特徴とする半導体装置
JP1986105213U 1986-07-06 1986-07-09 半導体装置 Expired - Lifetime JPH0735389Y2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1986105213U JPH0735389Y2 (ja) 1986-07-09 1986-07-09 半導体装置
KR2019870007249U KR920005952Y1 (ko) 1986-07-06 1987-05-13 반도체장치
MYPI87000928A MY102308A (en) 1986-07-09 1987-07-01 Hybrid printed circuit structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1986105213U JPH0735389Y2 (ja) 1986-07-09 1986-07-09 半導体装置

Publications (2)

Publication Number Publication Date
JPS6310550U JPS6310550U (ja) 1988-01-23
JPH0735389Y2 true JPH0735389Y2 (ja) 1995-08-09

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ID=14401389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1986105213U Expired - Lifetime JPH0735389Y2 (ja) 1986-07-06 1986-07-09 半導体装置

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