JPH0735389Y2 - 半導体装置 - Google Patents
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- JPH0735389Y2 JPH0735389Y2 JP1986105213U JP10521386U JPH0735389Y2 JP H0735389 Y2 JPH0735389 Y2 JP H0735389Y2 JP 1986105213 U JP1986105213 U JP 1986105213U JP 10521386 U JP10521386 U JP 10521386U JP H0735389 Y2 JPH0735389 Y2 JP H0735389Y2
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- layer
- wiring layer
- wiring
- circuit element
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Die Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Description
【考案の詳細な説明】 以下の順序に従って本考案を説明する。
A.産業上の利用分野 B.考案の概要 C.従来技術[第2図] D.考案が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例[第1図] H.考案の効果 (A.産業上の利用分野) 本考案は半導体装置、特に印刷基板に半導体チップを搭
載した半導体装置に関する。
載した半導体装置に関する。
(B.考案の概要) 本考案は、印刷基板に半導体チップを搭載した半導体装
置において、 製造コストを徒らに高くすることなく実装密度を高める
ために、 印刷基板のスルーホールあるいは回路素子上に平坦化層
を形成し、該平坦化層の表面上に半導体チップをボンデ
ィングしたものであり、 従って、本考案によれば、基本的には比較的安価な厚膜
配線基板をベースにしつつ半導体チップの下側に回路素
子あるいはスルーホールが位置する立体構造の半導体装
置を得ることができる。依って、半導体装置の集積度を
大きなコスト増を招くことなく高くすることができる。
置において、 製造コストを徒らに高くすることなく実装密度を高める
ために、 印刷基板のスルーホールあるいは回路素子上に平坦化層
を形成し、該平坦化層の表面上に半導体チップをボンデ
ィングしたものであり、 従って、本考案によれば、基本的には比較的安価な厚膜
配線基板をベースにしつつ半導体チップの下側に回路素
子あるいはスルーホールが位置する立体構造の半導体装
置を得ることができる。依って、半導体装置の集積度を
大きなコスト増を招くことなく高くすることができる。
(C.従来技術)[第2図] ビデオテープレコーダ、コンピュータ等の電子装置は多
数のハイブリッドICを使用するが、これ等の電子装置は
ほとんど例外なく小型化と高機能化と低価格化という互
いに相矛盾する要請を受けている。従って、それに使用
されるハイブリッドICにもコスト増を招くことなく実装
密度を高くすることが必要となる。ところで、ハイブリ
ッドICは一般には表面に厚膜配線を印刷により形成して
なるセラミック配線基板の表面に回路素子等を形成し、
それにモノリシックICを搭載してなるものであるが、こ
のようなハイブリッドICでは実装密度の向上という要請
に充分に応えることができない。そのため第2図に示す
ようにハイブリッドICの立体化を図ろうとする試みが為
されている。同図において、aはセラミック配線基板、
bは該セラミック配線基板aの上下両面に形成された厚
膜配線、cはセラミック配線基板aに形成されたスルー
ホール、d、dはスルーホールcを通って基板aの上下
両面の厚膜配線b、b間を接続する厚膜、eはセラミッ
ク配線基板a上面の厚膜配線b、b間に形成された印刷
抵抗である。fは樹脂gでICチップhをモールドしてな
るICで、それのリードi、i、……をセラミック配線基
板aの厚膜配線b、b、……に半田付けすることにより
ハイブリッドICがつくられる。尚、jはボンディングワ
イヤである。
数のハイブリッドICを使用するが、これ等の電子装置は
ほとんど例外なく小型化と高機能化と低価格化という互
いに相矛盾する要請を受けている。従って、それに使用
されるハイブリッドICにもコスト増を招くことなく実装
密度を高くすることが必要となる。ところで、ハイブリ
ッドICは一般には表面に厚膜配線を印刷により形成して
なるセラミック配線基板の表面に回路素子等を形成し、
それにモノリシックICを搭載してなるものであるが、こ
のようなハイブリッドICでは実装密度の向上という要請
に充分に応えることができない。そのため第2図に示す
ようにハイブリッドICの立体化を図ろうとする試みが為
されている。同図において、aはセラミック配線基板、
bは該セラミック配線基板aの上下両面に形成された厚
膜配線、cはセラミック配線基板aに形成されたスルー
ホール、d、dはスルーホールcを通って基板aの上下
両面の厚膜配線b、b間を接続する厚膜、eはセラミッ
ク配線基板a上面の厚膜配線b、b間に形成された印刷
抵抗である。fは樹脂gでICチップhをモールドしてな
るICで、それのリードi、i、……をセラミック配線基
板aの厚膜配線b、b、……に半田付けすることにより
ハイブリッドICがつくられる。尚、jはボンディングワ
イヤである。
このような、ハイブリッドICによれば、ICfの下に厚膜
配線b、b及びその間に設けられた印刷抵抗eを配置す
ることができる。従って、実装密度をいくらかは高くす
ることができる。
配線b、b及びその間に設けられた印刷抵抗eを配置す
ることができる。従って、実装密度をいくらかは高くす
ることができる。
また、第2図に示すハイブリッドICよりも更に実装密度
を高めるために、セラミック配線基板として第2図に示
す単層のセラミック配線基板aではなく多層のセラミッ
ク配線基板を用いるようにしたものもつくられ例えば大
型コンピュータ等に用いられている。これは、基板上に
厚膜配線、印刷抵抗等の回路素子膜、絶縁層、厚膜配
線、回路素子膜、絶縁層というように膜を何重にも多層
形成して回路の立体化を図ったものをセラミック配線基
板として用いるので実装密度は相当に高くすることがで
きる。
を高めるために、セラミック配線基板として第2図に示
す単層のセラミック配線基板aではなく多層のセラミッ
ク配線基板を用いるようにしたものもつくられ例えば大
型コンピュータ等に用いられている。これは、基板上に
厚膜配線、印刷抵抗等の回路素子膜、絶縁層、厚膜配
線、回路素子膜、絶縁層というように膜を何重にも多層
形成して回路の立体化を図ったものをセラミック配線基
板として用いるので実装密度は相当に高くすることがで
きる。
(D.考案が解決しようとする問題点) ところで、第2図に示した従来のハイブリッドICによれ
ば、ICチップhを樹脂gでモールドしたICfの形でセラ
ミック配線基板aに取り付けるので、結局、ICチップh
はワイヤボンディングによってリードiに接続され、更
にそのリードiを介して厚膜配線bに接続されることに
なり、製造コストの増加は免れ得ない。従って、ハイブ
リッドICが高いものになってしまう。
ば、ICチップhを樹脂gでモールドしたICfの形でセラ
ミック配線基板aに取り付けるので、結局、ICチップh
はワイヤボンディングによってリードiに接続され、更
にそのリードiを介して厚膜配線bに接続されることに
なり、製造コストの増加は免れ得ない。従って、ハイブ
リッドICが高いものになってしまう。
また、モールドされたICチップhをセラミック配線基板
aに取り付けるので、ICチップaそのものは小さくても
樹脂gやリードi、i、……を含めた実質的な占有面積
は比較的大きくなり、実装密度はさほど高くできない。
従って、第2図に示したハイブリッドICでは徒らにコス
トを高くすることなく実装密度を高くするという要請に
は応えることが難しい。
aに取り付けるので、ICチップaそのものは小さくても
樹脂gやリードi、i、……を含めた実質的な占有面積
は比較的大きくなり、実装密度はさほど高くできない。
従って、第2図に示したハイブリッドICでは徒らにコス
トを高くすることなく実装密度を高くするという要請に
は応えることが難しい。
また、セラミック配線基板として多層のものを用いるこ
とにより実装密度を高めたハイブリッドICは、その層の
数を増す程実装密度を高くすることができるので、実装
密度の向上を図るという点では優れているが、しかし、
配線基板は層数を増すとそれに応じて歩留りが指数関係
的に悪くなり、良品1個当りの価格が非常に高くなって
しまうという欠点を有している。従って、多層の配線基
板を用いたハイブリッドICは大型コンピュータ等のよう
に価格が高くても機能さえ優れていれば良いものには使
用できるが、ビデオテープレコーダ、テレビジョン受像
器、パーソナルコンピュータ等普通の民生機器にはコス
トの面から実際上使用できない。
とにより実装密度を高めたハイブリッドICは、その層の
数を増す程実装密度を高くすることができるので、実装
密度の向上を図るという点では優れているが、しかし、
配線基板は層数を増すとそれに応じて歩留りが指数関係
的に悪くなり、良品1個当りの価格が非常に高くなって
しまうという欠点を有している。従って、多層の配線基
板を用いたハイブリッドICは大型コンピュータ等のよう
に価格が高くても機能さえ優れていれば良いものには使
用できるが、ビデオテープレコーダ、テレビジョン受像
器、パーソナルコンピュータ等普通の民生機器にはコス
トの面から実際上使用できない。
本考案はこのような問題点を解決すべく為されたもので
あり、半導体装置の製造コストを徒らに高くすることな
く実装密度を高めることを目的とするものである。
あり、半導体装置の製造コストを徒らに高くすることな
く実装密度を高めることを目的とするものである。
(E.問題点を解決するための手段) 本考案半導体装置は上記問題点を解決するため、表面に
第1配線層及び第1回路素子を有すると共に裏面に第2
配線層を有し、前記第1配線層がスルーホールを介して
前記第2配線層に電気的に接続された印刷配線基板と、
前記第1配線層、第1回路素子及びスルーホール上に形
成されると共に絶縁材料からなる第1平坦化層と、前記
第1平坦化層上で、かつ前記第1配線層、第1回路素子
及びスルーホールと対応する部分に固着された電極を有
する半導体ベアチップと、前記印刷配線基板上で、かつ
前記第1配線層又は第1回路素子に隣接して形成された
第3配線層と、前記印刷配線基板表面上で、かつ前記第
3配線層に隣接して形成された第4配線層及び第2回路
素子と、前記第4配線層及び第2回路素子上に形成され
ると共に絶縁材料からなる第2平坦化層と、前記第2平
坦化層上に形成されると共に一端に電極を有するチップ
部品と、を有し、前記半導体ベアチップの電極をボンデ
ィングワイヤにより前記第3配線層に接続すると共に、
前記チップ部品の電極を前記第3配線層に接続し、前記
半導体ベアチップ、チップ部品の電極部、ボンディング
ワイヤ及び前記第3配線層を樹脂によって封止したこと
を特徴とする。
第1配線層及び第1回路素子を有すると共に裏面に第2
配線層を有し、前記第1配線層がスルーホールを介して
前記第2配線層に電気的に接続された印刷配線基板と、
前記第1配線層、第1回路素子及びスルーホール上に形
成されると共に絶縁材料からなる第1平坦化層と、前記
第1平坦化層上で、かつ前記第1配線層、第1回路素子
及びスルーホールと対応する部分に固着された電極を有
する半導体ベアチップと、前記印刷配線基板上で、かつ
前記第1配線層又は第1回路素子に隣接して形成された
第3配線層と、前記印刷配線基板表面上で、かつ前記第
3配線層に隣接して形成された第4配線層及び第2回路
素子と、前記第4配線層及び第2回路素子上に形成され
ると共に絶縁材料からなる第2平坦化層と、前記第2平
坦化層上に形成されると共に一端に電極を有するチップ
部品と、を有し、前記半導体ベアチップの電極をボンデ
ィングワイヤにより前記第3配線層に接続すると共に、
前記チップ部品の電極を前記第3配線層に接続し、前記
半導体ベアチップ、チップ部品の電極部、ボンディング
ワイヤ及び前記第3配線層を樹脂によって封止したこと
を特徴とする。
(F.作用) 本考案半導体装置によれば、基本的には比較的安価な厚
膜配線基板をベースにしても半導体チップの下側に厚膜
配線や回路素子あるいはスルーホールが位置する立体構
造のICチップを得ることができる。依って、半導体装置
の実装密度を大きなコスト増を招くことなく高くするこ
とができる。
膜配線基板をベースにしても半導体チップの下側に厚膜
配線や回路素子あるいはスルーホールが位置する立体構
造のICチップを得ることができる。依って、半導体装置
の実装密度を大きなコスト増を招くことなく高くするこ
とができる。
(G.実施例)[第1図] 以下、本考案半導体装置を図示実施例に従って詳細に説
明する。
明する。
第1図は本考案半導体装置の一つの実施例を示す断面図
である。同図において、1はアルミナを主成分とする単
層のセラミック配線基板で、特許請求の範囲における印
刷配線基板に該当する。
である。同図において、1はアルミナを主成分とする単
層のセラミック配線基板で、特許請求の範囲における印
刷配線基板に該当する。
2はセラミック配線基板1の上下両面に形成された厚膜
配線で、銅等からなる。その厚膜配線2、2、……のう
ちセラミック配線基板1の表面に形成され後述するICチ
ップ(10)の下側に位置するもの2、2、……が特許請
求の範囲でいう第1の配線層に、裏面に形成された厚膜
配線2、2、……が特許請求の範囲でいう第2の配線層
に、セラミック配線基板1の表面に形成され後述するIC
チップ(10)から外れたところに位置し後述する印刷抵
抗4、4、……とセラミック配線基板1の表面側にて接
続されていないもの2、2、……が特許請求の範囲でい
う第3の配線層に該当し、その逆に、セラミック配線基
板1の表面側にて接続されているもの2、2、……が特
許請求の範囲でいう第4の配線層に、それぞれ該当す
る。
配線で、銅等からなる。その厚膜配線2、2、……のう
ちセラミック配線基板1の表面に形成され後述するICチ
ップ(10)の下側に位置するもの2、2、……が特許請
求の範囲でいう第1の配線層に、裏面に形成された厚膜
配線2、2、……が特許請求の範囲でいう第2の配線層
に、セラミック配線基板1の表面に形成され後述するIC
チップ(10)から外れたところに位置し後述する印刷抵
抗4、4、……とセラミック配線基板1の表面側にて接
続されていないもの2、2、……が特許請求の範囲でい
う第3の配線層に該当し、その逆に、セラミック配線基
板1の表面側にて接続されているもの2、2、……が特
許請求の範囲でいう第4の配線層に、それぞれ該当す
る。
3、3はセラミック配線基板1に形成されたスルーホー
ル(径0.2μm)で、該スルーホール3、3の周面にも
厚膜配線2′、2′が形成され、この配線2′、2′に
よりセラミック配線基板1の上下両面の厚膜配線2、2
間が、即ち、第1配線層・第2配線層間が電気的に接続
されている。
ル(径0.2μm)で、該スルーホール3、3の周面にも
厚膜配線2′、2′が形成され、この配線2′、2′に
よりセラミック配線基板1の上下両面の厚膜配線2、2
間が、即ち、第1配線層・第2配線層間が電気的に接続
されている。
4,4、……は印刷抵抗で、厚膜配線2、2間に形成され
ている。この印刷抵抗4、4、……のうち上記第1の配
線層に該当する厚膜配線2、2、……に接続されたもの
4、4、……が特許請求の範囲における第1回路素子に
該当し、上記第4の配線層に該当する配線層2、2、…
…に接続されたものが第2回路素子に該当する。
ている。この印刷抵抗4、4、……のうち上記第1の配
線層に該当する厚膜配線2、2、……に接続されたもの
4、4、……が特許請求の範囲における第1回路素子に
該当し、上記第4の配線層に該当する配線層2、2、…
…に接続されたものが第2回路素子に該当する。
5、5、……は厚膜配線2、2、……及び印刷抵抗4、
4、……上を適宜被覆する例えばエポキシーの樹脂から
なる絶縁層で、ソルダーレジスト性を有し、そのうちの
1つである平坦化絶縁層5aはスルーホール3、いくつか
の厚膜配線2、2、……及びいくつかの(図面には1つ
しか現われない)印刷抵抗4が形成された1つの領域上
に形成されており、後述するベアのICチップ(10)が表
面に設けられ特許請求の範囲における第1平坦化層に該
当する。また、後述するチップ部品(6)が表面に設け
られるものが特許請求の範囲における第2平坦化層に該
当する。
4、……上を適宜被覆する例えばエポキシーの樹脂から
なる絶縁層で、ソルダーレジスト性を有し、そのうちの
1つである平坦化絶縁層5aはスルーホール3、いくつか
の厚膜配線2、2、……及びいくつかの(図面には1つ
しか現われない)印刷抵抗4が形成された1つの領域上
に形成されており、後述するベアのICチップ(10)が表
面に設けられ特許請求の範囲における第1平坦化層に該
当する。また、後述するチップ部品(6)が表面に設け
られるものが特許請求の範囲における第2平坦化層に該
当する。
上記平坦化絶縁層等5a、5、5、……は印刷を2回繰返
すことにより約50μmの厚さに形成されている。このよ
うに2回の印刷によって絶縁層5a、5、5、……を形成
するのは次の理由による。
すことにより約50μmの厚さに形成されている。このよ
うに2回の印刷によって絶縁層5a、5、5、……を形成
するのは次の理由による。
絶縁層5a、5、5、……のうち少なくとも絶縁層5a上に
は後述するようにICチップをボンディングしなければな
らないので表面は平坦でなければならない。しかし、厚
膜配線2、2、……が形成されたセラミック配線基板1
上に回路素子の一種である印刷抵抗4、4、……を形成
すると基板1表面上には20乃至30μm程度の段差が生じ
るので、絶縁層の下地にそのように大きな段差があって
も絶縁層表面が平坦になるようにするためには絶縁層を
大体50μm程の厚さにしなければならない。しかるに、
1回の印刷で形成することのできる絶縁層の厚さは大体
25μmなので、2回印刷を繰返すことによって絶縁層5
a、5、5、……を形成するのである。
は後述するようにICチップをボンディングしなければな
らないので表面は平坦でなければならない。しかし、厚
膜配線2、2、……が形成されたセラミック配線基板1
上に回路素子の一種である印刷抵抗4、4、……を形成
すると基板1表面上には20乃至30μm程度の段差が生じ
るので、絶縁層の下地にそのように大きな段差があって
も絶縁層表面が平坦になるようにするためには絶縁層を
大体50μm程の厚さにしなければならない。しかるに、
1回の印刷で形成することのできる絶縁層の厚さは大体
25μmなので、2回印刷を繰返すことによって絶縁層5
a、5、5、……を形成するのである。
6はチップ部品で、それの例えば銀・パラジウムからな
る電極7を半田8を介して厚膜配線2の絶縁層5によっ
て覆われていない露出部に接続させることによってセラ
ミック配線基板1に搭載されている。そして、該チップ
部品6の下に位置する絶縁層5内には印刷抵抗4が位置
しており、該印刷抵抗4とチップ部品6とは立体的に配
置されている。
る電極7を半田8を介して厚膜配線2の絶縁層5によっ
て覆われていない露出部に接続させることによってセラ
ミック配線基板1に搭載されている。そして、該チップ
部品6の下に位置する絶縁層5内には印刷抵抗4が位置
しており、該印刷抵抗4とチップ部品6とは立体的に配
置されている。
9は上記平坦化絶縁層5aの表面に形成された銀ペースト
膜で、該銀ペースト膜9上にベアのICチップ10がチップ
ボンディングされている。このICベアチップ10は特許請
求の範囲における半導体ベアチップに該当する。該銀ペ
ースト膜9は厚膜配線2と接続されている(但し、その
接続された部分は図面に現われない。)。11、11はICチ
ップ10の電極と厚膜配線2、2との間を電気的に接続す
るボンディングワイヤである。
膜で、該銀ペースト膜9上にベアのICチップ10がチップ
ボンディングされている。このICベアチップ10は特許請
求の範囲における半導体ベアチップに該当する。該銀ペ
ースト膜9は厚膜配線2と接続されている(但し、その
接続された部分は図面に現われない。)。11、11はICチ
ップ10の電極と厚膜配線2、2との間を電気的に接続す
るボンディングワイヤである。
12はインナーコート樹脂で、ICチップ10のボンディング
部からチップ部品6の電極7の厚膜配線2への半田付け
部に渡って設けられている。
部からチップ部品6の電極7の厚膜配線2への半田付け
部に渡って設けられている。
このような半導体装置は、比較的安価に製造することが
できる単層のセラミック配線基板1をベースにして厚膜
配線2、2、……、該厚膜配線2、2間に接続される印
刷抵抗4及びスルーホール3の上側に絶縁層5aを介して
ICチップ10を立体的に配置してなるので、コストを徒ら
に高くすることなく実装密度を高くすることができる。
特に、樹脂でモールドされたICチップをセラミック配線
基板1に実装するのではなく、ベアIC10をセラミック配
線基板1に直接的に実装するので、ICチップ10の電極を
ボンディングワイヤ11によって厚膜配線2に接続するこ
とによりICチップ10とセラミック配線基板1との電気的
接続が可能である。従って、ICチップ10と厚膜配線2と
の間にボンディングワイヤ11のほかにリード(第2図の
i参照)が介在した従来の場合に比較してICチップ10の
実装に要する工数が少なくて済むので、その分第2図に
示した従来のハイブリッドICに比較して製造コストを低
減できる。
できる単層のセラミック配線基板1をベースにして厚膜
配線2、2、……、該厚膜配線2、2間に接続される印
刷抵抗4及びスルーホール3の上側に絶縁層5aを介して
ICチップ10を立体的に配置してなるので、コストを徒ら
に高くすることなく実装密度を高くすることができる。
特に、樹脂でモールドされたICチップをセラミック配線
基板1に実装するのではなく、ベアIC10をセラミック配
線基板1に直接的に実装するので、ICチップ10の電極を
ボンディングワイヤ11によって厚膜配線2に接続するこ
とによりICチップ10とセラミック配線基板1との電気的
接続が可能である。従って、ICチップ10と厚膜配線2と
の間にボンディングワイヤ11のほかにリード(第2図の
i参照)が介在した従来の場合に比較してICチップ10の
実装に要する工数が少なくて済むので、その分第2図に
示した従来のハイブリッドICに比較して製造コストを低
減できる。
また、第1図に示した半導体装置は、第2図に示した従
来のハイブリッドICのような樹脂でモールドされたICを
ボンディングした構造ではなく、ベアのICチップ10をボ
ンディングし、ICチップ10からチップ部品6の電極7の
半田付け部に渡って形成されたインナーコート樹脂12に
よりICチップを封止した構造なので、ICチップ10と他の
チップ例えば6等との間隔を狭くすることができる。従
って、第2図に示したものに比較して実装密度を高くす
ることができる。
来のハイブリッドICのような樹脂でモールドされたICを
ボンディングした構造ではなく、ベアのICチップ10をボ
ンディングし、ICチップ10からチップ部品6の電極7の
半田付け部に渡って形成されたインナーコート樹脂12に
よりICチップを封止した構造なので、ICチップ10と他の
チップ例えば6等との間隔を狭くすることができる。従
って、第2図に示したものに比較して実装密度を高くす
ることができる。
このように、半導体装置を第1図に示した構造にすれば
コスト増を招くことなく実装密度を高くすることができ
る。
コスト増を招くことなく実装密度を高くすることができ
る。
尚、上記実施例においてはICチップ10が絶縁層5a上に銀
ペースト膜9を介してボンディングされている。これ
は、ICチップ10の裏面をグランドに電気的に接続する必
要のある場合には銀ペースト膜9を形成する。また、接
続する必要のない場合は、単に例えばエポキシ樹脂等か
らなる接着剤を介して絶縁層5a表面にICチップ10をボン
ディングしても良い。
ペースト膜9を介してボンディングされている。これ
は、ICチップ10の裏面をグランドに電気的に接続する必
要のある場合には銀ペースト膜9を形成する。また、接
続する必要のない場合は、単に例えばエポキシ樹脂等か
らなる接着剤を介して絶縁層5a表面にICチップ10をボン
ディングしても良い。
第1図に示したハイブリッドICの製造工程を簡単に説明
すると、厚膜配線2、2、……が形成され、更に回路素
子である印刷抵抗4、4、……が形成されたセラミック
配線基板1に対して上下両面に樹脂5、5、……5aを印
刷した後、セラミック配線基板1の上面に半田付けによ
りチップ部品6を取り付け、その後適宜洗浄したうえで
ベアのICチップ10を実装し、それが終わるとインナーコ
ート樹脂12を形成する。次に、セラミック配線基板1の
下面にチップ部品を実装してハイブリッドICを完成させ
る。
すると、厚膜配線2、2、……が形成され、更に回路素
子である印刷抵抗4、4、……が形成されたセラミック
配線基板1に対して上下両面に樹脂5、5、……5aを印
刷した後、セラミック配線基板1の上面に半田付けによ
りチップ部品6を取り付け、その後適宜洗浄したうえで
ベアのICチップ10を実装し、それが終わるとインナーコ
ート樹脂12を形成する。次に、セラミック配線基板1の
下面にチップ部品を実装してハイブリッドICを完成させ
る。
尚、上記実施例はICチップ10をフェイスアップにし、チ
ップボンディング、ワイヤボンディングすることにより
ICチップ10を搭載していた。しかし、ICチップをフェイ
スダウンさせ、半田バンプによりICチップを基板の配線
にボンディングするようにしても良い。
ップボンディング、ワイヤボンディングすることにより
ICチップ10を搭載していた。しかし、ICチップをフェイ
スダウンさせ、半田バンプによりICチップを基板の配線
にボンディングするようにしても良い。
(H.考案の効果) 以上に述べたように、本考案半導体装置は、表面に第1
配線層及び第1回路素子を有すると共に裏面に第2配線
層を有し、前記第1配線層がスルーホールを介して前記
第2配線層に電気的に接続された印刷配線基板と、前記
第1配線層、第1回路素子及びスルーホール上に形成さ
れると共に絶縁材料からなる第1平坦化層と、前記第1
平坦化層上で、かつ前記第1配線層、第1回路素子及び
スルーホールと対応する部分に固着された電極を有する
半導体ベアチップと、前記印刷配線基板上で、かつ前記
第1配線層又は第1回路素子に隣接して形成された第3
配線層と、前記印刷配線基板表面上で、かつ前記第3配
線層に隣接して形成された第4配線層及び第2回路素子
と、前記第4配線層及び第2回路素子上に形成されると
共に絶縁材料からなる第2平坦化層と、前記第2平坦化
層上に形成されると共に一端に電極を有するチップ部品
と、を有し、前記半導体ベアチップの電極をボンディン
グワイヤにより前記第3配線層に接続すると共に、前記
チップ部品の電極を前記第3配線層に接続し、前記半導
体ベアチップ、チップ部品の電極部、ボンディングワイ
ヤ及び前記第3配線層を樹脂によって封止したことを特
徴とするものである。
配線層及び第1回路素子を有すると共に裏面に第2配線
層を有し、前記第1配線層がスルーホールを介して前記
第2配線層に電気的に接続された印刷配線基板と、前記
第1配線層、第1回路素子及びスルーホール上に形成さ
れると共に絶縁材料からなる第1平坦化層と、前記第1
平坦化層上で、かつ前記第1配線層、第1回路素子及び
スルーホールと対応する部分に固着された電極を有する
半導体ベアチップと、前記印刷配線基板上で、かつ前記
第1配線層又は第1回路素子に隣接して形成された第3
配線層と、前記印刷配線基板表面上で、かつ前記第3配
線層に隣接して形成された第4配線層及び第2回路素子
と、前記第4配線層及び第2回路素子上に形成されると
共に絶縁材料からなる第2平坦化層と、前記第2平坦化
層上に形成されると共に一端に電極を有するチップ部品
と、を有し、前記半導体ベアチップの電極をボンディン
グワイヤにより前記第3配線層に接続すると共に、前記
チップ部品の電極を前記第3配線層に接続し、前記半導
体ベアチップ、チップ部品の電極部、ボンディングワイ
ヤ及び前記第3配線層を樹脂によって封止したことを特
徴とするものである。
従って、本考案半導体装置によれば、基本的には比較的
安価な厚膜配線基板を基板として用いても半導体チップ
の下側に回路素子あるいはスルーホールが位置する立体
構造を得ることができる。依って、コスト増を招くこと
なく実装密度を高くすることができる。
安価な厚膜配線基板を基板として用いても半導体チップ
の下側に回路素子あるいはスルーホールが位置する立体
構造を得ることができる。依って、コスト増を招くこと
なく実装密度を高くすることができる。
第1図は本考案半導体装置の一つの実施例を示す断面
図、第2図は従来例を示す断面図である。 符号の説明 1……基板、2……厚膜配線、3……スルーホール、4
……回路素子、5a……平坦化層、6……チップ部品、10
……半導体チップ。
図、第2図は従来例を示す断面図である。 符号の説明 1……基板、2……厚膜配線、3……スルーホール、4
……回路素子、5a……平坦化層、6……チップ部品、10
……半導体チップ。
Claims (1)
- 【請求項1】表面に第1配線層及び第1回路素子を有す
ると共に裏面に第2配線層を有し、前記第1配線層がス
ルーホールを介して前記第2配線層に電気的に接続され
た印刷配線基板と、 前記第1配線層、第1回路素子及びスルーホール上に形
成されると共に絶縁材料からなる第1平坦化層と、 前記第1平坦化層上で、かつ前記第1配線層、第1回路
素子及びスルーホールと対応する部分に固着された電極
を有する半導体ベアチップと、 前記印刷配線基板上で、かつ前記第1配線層又は第1回
路素子に隣接して形成された第3配線層と、 前記印刷配線基板表面上で、かつ前記第3配線層に隣接
して形成された第4配線層及び第2回路素子と、 前記第4配線層及び第2回路素子上に形成されると共に
絶縁材料からなる第2平坦化層と、 前記第2平坦化層上に形成されると共に一端に電極を有
するチップ部品と、 を有し、 前記半導体ベアチップの電極をボンディングワイヤによ
り前記第3配線層に接続すると共に、前記チップ部品の
電極を前記第3配線層に接続し、 前記半導体ベアチップ、チップ部品の電極部、ボンディ
ングワイヤ及び前記第3配線層を樹脂によって封止した ことを特徴とする半導体装置
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986105213U JPH0735389Y2 (ja) | 1986-07-09 | 1986-07-09 | 半導体装置 |
KR2019870007249U KR920005952Y1 (ko) | 1986-07-06 | 1987-05-13 | 반도체장치 |
MYPI87000928A MY102308A (en) | 1986-07-09 | 1987-07-01 | Hybrid printed circuit structures |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1986105213U JPH0735389Y2 (ja) | 1986-07-09 | 1986-07-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6310550U JPS6310550U (ja) | 1988-01-23 |
JPH0735389Y2 true JPH0735389Y2 (ja) | 1995-08-09 |
Family
ID=14401389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1986105213U Expired - Lifetime JPH0735389Y2 (ja) | 1986-07-06 | 1986-07-09 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH0735389Y2 (ja) |
KR (1) | KR920005952Y1 (ja) |
MY (1) | MY102308A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002222914A (ja) * | 2001-01-26 | 2002-08-09 | Sony Corp | 半導体装置及びその製造方法 |
JP4489137B1 (ja) * | 2009-01-20 | 2010-06-23 | パナソニック株式会社 | 回路モジュール及び電子機器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5272468A (en) * | 1975-12-15 | 1977-06-16 | Matsushita Electric Ind Co Ltd | Printed circuit board |
JPS629728Y2 (ja) * | 1981-05-07 | 1987-03-06 | ||
JPS58150862U (ja) * | 1982-04-01 | 1983-10-08 | パイオニア株式会社 | チツプ部品取付装置 |
JPS60114844U (ja) * | 1984-01-10 | 1985-08-03 | 三菱電機株式会社 | サ−マルヘツド |
JPS6181140U (ja) * | 1984-11-01 | 1986-05-29 |
-
1986
- 1986-07-09 JP JP1986105213U patent/JPH0735389Y2/ja not_active Expired - Lifetime
-
1987
- 1987-05-13 KR KR2019870007249U patent/KR920005952Y1/ko not_active IP Right Cessation
- 1987-07-01 MY MYPI87000928A patent/MY102308A/en unknown
Also Published As
Publication number | Publication date |
---|---|
KR880003791U (ko) | 1988-04-14 |
KR920005952Y1 (ko) | 1992-08-27 |
MY102308A (en) | 1992-05-28 |
JPS6310550U (ja) | 1988-01-23 |
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