KR100604327B1 - 다층형 ｔｂｇａ 반도체 팩키지 및, 그 제조방법 - Google Patents

다층형 ｔｂｇａ 반도체 팩키지 및, 그 제조방법 Download PDF

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Abstract

본 발명에 따르면, 방열판, 상기 방열판상에 적층되며 소정 부위에 통공이 형성된 2 개층 이상의 TAB 테이프, 상기 통공에 충전됨으로써 각 층의 TAB 테이프의 회로 패턴을 전기적으로 연결하는 도전성 페이스트, 상기 방열판상에 부착되어 상기 TAB 테이프의 회로 패턴에 대하여 와이어 본딩되는 반도체 칩 및, 상기 적층된 TAB 테이프들중 최상부 TAB 테이프의 회로 패턴에 대하여 부착되는 솔더 볼을 구비하는 TBGA 반도체 팩키지가 제공된다. 본 발명에 따라서 구성된 다층 TAB 테이프를 구비한 TBGA 반도체 팩키지는 회로 패턴을 다층화시킴으로써 복잡한 회로 구성을 소화할 수 있으며, 따라서 다기능화 및 고특성화한 반도체 팩키지를 제작할 수 있다.

Description

다층형 ＴＢＧＡ 반도체 팩키지 및, 그 제조 방법{Multi-layer TBGA semiconductor package and method therefor}
도 1은 단층형 TBGA 반도체 팩키지의 전체적인 단면도.
도 2 내지 도 7은 본 발명에 따라서 다층형 TBGA 반도체 팩키지를 제조하는 과정을 도시하는 부분적인 단면도.
< 도면의 주요 부호에 대한 간단한 설명 >
11. 반도체 칩 12. 방열판
13. TAB 테이프 14. 접착층
15. 폴리이미드층 16. 회로 패턴
17. 솔더 볼 18. 수지 몰딩
19. 본딩 와이어 22. 방열판
23. TAB 테이프 24. 접착층
25. 폴리이미드층 26. 회로 패턴
28. 솔더 레지스트 33. TAB 테이프
본 발명은 TBGA 반도체 팩키지 및, 그 제조 방법에 관한 것으로서, 보다 상세하게는 TAB 테이프를 다층으로 적층시킨 다층형 TBGA 반도체 팩키지 및, 그 제조 방법에 관한 것이다.
반도체 팩키지 제조 분야에서, TAB (tape automated bonding)을 적용하는 것이 공지되어 있다. TAB 테이프는 소정의 회로 패턴이 그 위에 형성될 수 있도록 접착층과 절연층을 가진 테이프로서, 이것은 반도체 칩과 함께 방열판에 함께 설치되고, 와이어 본딩을 통해서 전기적으로 연결된다. TAB 테이프와 방열판을 사용하는 소위 TBGA(TAB ball grid array) 반도체 팩키지는 높은 밀도의 회로를 수용가능하고, 전기적 특성이 우수하며, 열방출성이 높기 때문에, 컴퓨터 그래픽 카드, 게임기용 카드등과 같은 주문형 제품에 주로 사용된다.
그런데 위와 같은 제품의 기능이 더욱 복잡해지고, 더욱 우수한 전기적 특성이 요구됨에 따라서, TBGA 반도체 팩키지의 볼(ball) 수는 계속 증가하게 되고, 패키지 기판의 회로는 복잡해지는 경향이 있다.
도 1에는 종래 기술에 따른 단층형 TBGA 반도체 팩키지의 개략적인 단면이 도시되어 있다.
도면을 참조하면, TBGA 반도체 팩키지는 방열판(12)과, 상기 방열판(12)의 상부에 부착된 TAB 테이프(13)와, TAB 테이프(13)의 상부에 형성된 회로 패턴층(16)과, 방열판(12)의 중심부에 탑재된 반도체 칩(11)을 구비한다. TAB 테이프(13)는 단층 구조에서 알 수 있는 바와 같이, 하부의 접착층(14)과, 중간의 폴리이미드층(15)과, 상부의 회로 패턴층(16)을 구비한다. 접착층(14)은 TAB 테이프(13)를 방열판(12)에 대하여 접착하는 기능을 하며, 폴리이미드층(15)은 절연 기능을 가진다. 회로 패턴층(15)은 폴리이미드층(15)의 상부에 소정의 패턴으로 형성된다. 반도체 칩(11)의 전극과 회로 패턴층(16)은 본딩 와이어(19)를 통해서 상호 연결된다. 회로 패턴층(16)의 상부에는 볼(17)이 설치되며, 이러한 볼(17)을 통해서 외부 회로 기판과 전기적으로 연결된다. 회로 패턴층(16)의 상부에는 솔더 레지스트(soler resist, 18)가 도포된다.
상기와 같은 단층 TBGA 반도체 팩키지의 제조 방법은 다음과 같이 이루어진다. 접착층(14)과 폴리이미드층(polyimide layer, 15)을 가진 테이프 원소재의 상부에 회포 패턴층(16)을 형성함으로써 TAB 테이프(23)를 형성한다. 이를 보다 상세하게 설명하면, 테이프 원소재의 폴리이미드층(15) 상부 표면에 금속층을 라미네이팅시킨다. 금속 라미네이션된 부분을 에칭에 의해 소정 패턴으로 형성함으로써 도면에 도시된 바와 같은 회로 패턴층(16)이 형성되는 것이다.
다음에 TAB 테이프(13)를 방열판(12)에 부착시킨다. 선택적으로 방열판(12)에 TAB 테이프(13)를 접착시키기 이전에, TAB 테이프(13)를 펀칭함으로써 테이프에 구멍을 형성할 수 있다. 펀칭에 의해 형성된 구멍에는 도전성 재료가 충전될 수 있으며, 이러한 도전성 재료를 통해서 방열판(13)에 대한 회로 패턴의 접지 기능과, 열 전도의 효율 향상 기능을 수행할 수 있다.
이후에 반도체 칩(11)을 부착하고, 와이어(19)의 본딩을 수행한다. 그리고 반도체 칩(11)의 외부를 수지로 몰딩하는 엔캡슐레이션(encapsulation) 공정이 수행되고, 솔더 레지스트층(18)를 회로 패턴(16)의 상부에 프린팅한다. 이때 솔더 볼(17)이 부착될 부분에 대해서는 솔더 레지스트층(18)의 프린팅이 배제된다. 최종적으로 솔더 볼(17)이 부착된다.
위와 같이 단층의 TAB 테이프를 적용한 BGA 반도체 팩키지는 기존의 금속제 리이드 프레임을 이용하는 반도체 팩키지에 비해서 여러가지 특성이 향상되었으나, 제품의 다기능화 고특성화 경향에 대응하기에는 한계가 있다. 이러한 문제점에 대처하기 위하여 방열판의 양측 표면에 TAB 테이프를 접착시키는 양면형 TBGA 반도체 팩키지가 제안되었으나, 이것은 제조 생산성과 가격 측면에서 기존의 단층형 TBGA 반도체를 대체할 수 없다는 문제점이 있다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 기능과 특성이 향상된 다층형 TBGA 반도체 팩키지 장치를 제공하는 것이다.
본 발명의 다른 목적은 다층형 TBGA 반도체 팩키지 장치의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 방열판, 상기 방열판상에 적층되며 소정 부위에 통공이 형성된 2 개층 이상의 TAB 테이프, 상기 통공에 충전됨으로써 각 층의 TAB 테이프의 회로 패턴을 전기적으로 연결하는 도전성 페이스트, 상기 방열판상에 부착되어 상기 TAB 테이프의 회로 패턴에 대하여 와이어 본딩되는 반도체 칩 및, 상기 적층된 TAB 테이프들중 최상부 TAB 테이프의 회로 패턴에 대하여 부착되는 솔더 볼을 구비하는 TBGA 반도체 팩키지가 제공된다.
본 발명의 일 특징에 따르면, 상기 TAB 테이프들은 하부의 접착층, 중간의 폴리이미드층 및, 상부의 회로 패턴층을 구비하며, 솔더 레지스트가 적층된 TAB 테이프 사이에 프린팅됨으로써 TAB 층들 사이의 절연이 이루어진다.
본 발명의 다른 특징에 따르면, 상부에 배치되는 TAB 테이프에 형성된 통공의 위치는, 하부에 배치되는 TAB 테이프의 표면에 솔더 레지스트를 프린팅 하지 않는 부분과 대응한다.
본 발명의 다른 특징에 따르면, 상기 도전성 페이스트는 Sn, Pb, 또는 은을 포함한다.
또한 본 발명에 따르면, 소정 위치에 통공이 형성된 TAB 테이프를 방열판에 적층시키는 단계, 상기 TAB 테이프의 통공에 도전 페이스트를 충전시킴으로써 적층된 상하의 TAB 테이프의 회로 패턴을 상호 연결시키는 단계, 방열판에 반도체 칩을 부착시키는 단계, 상기 반도체 칩의 전극과 TAB 테이프의 회로 패턴을 와이어 본딩시키는 단계, 상기 반도체 칩을 수지 몰딩시키는 엔캡슐레이션(encapsulation) 단계 및, 최상부 TAB 테이프의 회로 패턴에 대하여 솔더 볼을 부착시키는 단계를 구비하는 TGBA 반도체 팩키지 제조 방법이 제공된다.
본 발명의 다른 특징에 따르면, 상기 TAB 테이프를 적층시키는 단계는 TAB 테이프 사이에 솔더 레지스트를 프린팅 하는 단계를 더 구비한다.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 설명하기로 한다.
도 2 내지 도 7은 본 발명에 따른 다층형 TBGA (TAB ball grid array) 반도 체 팩키지의 제조 공정을 설명하기 위하여 도시된 부분적인 측면 단면도이다.
도 2를 참조하면, 방열판(22)의 상부 표면에는 제 1 층의 TAB 테이프(23)가 부착되어 있으며, 회로 패턴(26)의 상부에는 솔더 레지스트층(28)이 형성된다. TAB 테이프(23)는 도면에 도시된 바와 같이 하부의 접착층(24)과, 중간의 폴리이미드층(25)과 상부의 회로 패턴층(26)을 구비한다. 회로 패턴층(26)은 예를 들면 구리 재료로 형성된다. 솔더 레지스트(28)는 회로 패턴층(26)의 상부에 형성된다. 도면 번호 27, 29 부분에서는 솔더 레지스트(28)가 프린팅되어 있지 않는데, 이처럼 솔더 레지스트(28)가 프린팅되지 아니한 부분에는 회로 패턴층(26)이 노출되어 있다. 도면 번호 27로 표시된 회로 패턴층의 노출 부분에서는 이후에 설명되는 바로서 칩의 전극과 와이어 본딩이 이루어지고, 도면 번호 29로 표시된 회로 패턴의 노출 부분에서는 다층으로 적층되는 TAB 테이프들의 전기적인 연결 부분이 마련된다.
TAB 테이프(23)를 방열판(22)에 부착시키는 방법은 프레스 방식 또는 롤러 방식을 적용할 수 있으며, 이러한 방식은 공지되어 있다. 위에서 설명된 바와 같이, 회로 패턴(26)은 TAB 테이프의 원소재에 구리 재료와 같은 금속 포일을 라미네이팅 하고, 상기 구리 포일을 에칭 공정을 통해서 도면에 도시된 바와 같은 소정의 형상으로 형성하는 것이다. 에칭 공정은 예를 들면 마스크를 씌운 상태에서 에칭액을 스프레이함으로써 이루어진다. 회로 패턴(26)을 구비한 TAB 테이프(23)가 제작되면 이것을 방열판(4)에 부착한다. 이후에 솔더 레지스트(28)를 프린팅 방법을 통해서 도면에 도시된 바와 같이 형성한다. 솔더 레지스트(28)의 프틴팅시에, 예를 들면 메쉬(mesh) 유형의 스크린이나 금속 재료의 스텐실(stencil)을 이용함으로써 도면 부호 27 및 29 부분에는 솔더 레지스트의 프린팅이 이루어지지 않도록 한다.
도 3을 참조하면, 제 2 층의 TAB 테이프를 접착시킨 것이 도시되어 있다. 도면을 참조하면, 제 2 층의 TAB 테이프(33)는 제 1 층의 TAB 테이프(23)의 상부에 부착된다. 제 2 층의 TAB 테이프(33)도 제 1 층의 TAB 테이프와 마찬가지로 접착층(34), 폴리이미드층(35) 및 회로 패턴층(36)을 구비한다. 또한, 제 2 층의 TAB 테이프(33)에는 통공(39)이 형성되어 있다. 이러한 통공(39)은 이후에 설명되는 바로서, 하부의 제 1 층 TAB 테이프(23)상에 형성된 회로 패턴층(26, 도 2)과 제 2 층 TAB 테이프(33)상에 형성된 회로 패턴(36)을 연결하기 위한 것이다. 제 2 층 TAB 테이프(33)에서 통공(39)이 형성된 부분은 도 2에서 솔더 레지스트가 프린팅 되지 아니한 부분(29)에 일치하는 것을 알 수 있다.
그리고, 회로 패턴층(36)의 상부에는 솔더 레지스트층(32)이 형성된다. 솔더 레지스트층(38)은 도면 부호 31 및 32 부분에는 프린팅되지 않음으로써 회로 패턴층(36)이 노출되어 있다. 또한 통공(39)이 형성된 부분의 가장자리에 해당하는 부위에서도 솔더 레지스트층(38)이 프린팅되어 있지 않음을 알 수 있다.
제 2 층 TAB 테이프(33)는 통공(39)이 형성된 상태에서 롤러 또는 프레스를 이용하여 제 1 층 TAB 테이프에 접착된다. 솔더 레지스트(38)도 프린팅 방법으로 형성된다.
도 4을 참조하면, 도전성 페이스트(49)가 도 3 의 통공(39)에 충전된 것을 알 수 있다. 도전성 페이스트(49)에 의해서, 제 1 층 TAB 테이프(23)의 회로 패턴 과 제 2 층 TAB 테이프(33)의 회로 패턴이 상호 연결된다. 즉, 도전성 페이스트(49)의 저면은 제 1 층 TAB 테이프(23)상에서 솔더 레지스트가 프린팅되지 아니한부분(29)에 노출되어 있는 회로 패턴층(26)과 접촉한다. 또한 도전성 테이스트(49)의 상부 부분은 통공(39, 도 3)의 주변부에서 솔더 레지스트(38)가 프린팅되지 아니한 부분에 노출되어 있는 회로 패턴층(36)에 접촉한다. 이때, 도전성 페이스트(49)의 상부 부분은 볼록하게 형성됨으로써 통공(39)의 가장자리에 노출된 회로 패턴(32)에 대하여 보다 잘 접촉할 수 있게 된다. 이러한 방식으로 도전성 페이스트(49)를 통해 제 1 및 제 2 층 TAB 테이프 사이의 회로 패턴이 전기적으로 연결된다. 도전성 페이스트는 예를 들면 Sn 또는 Pb 로 구성된 재료를 사용하거나 또는 은을 기초로 하는 페이스트 재료로 형성된다.
도전성 페이스트(49)는 프린팅 방법에 의해서 통공(39)에 충전된다. 통공(39)에 대응하는 부분에만 구멍이 형성된 메쉬(mesh) 유형의 스크린 또는 스텐실을 이용함으로서 도전성 페이스트(49)가 통공(39)에 대해서만 충전될 수 있다.
도 5를 참조하면, 제 3 층 TAB 테이프(43)가 제 2 층 TAB 테이프(33)의 상부에 접착된 것이 도시되어 있다. 제 3 층 TAB 테이프(43)에도 통공이 형성되며, 그 통공의 위치는 도 4에서 솔더 레지스트가 프린팅되지 아니한 부분(32)의 상부에 대응하는 위치이다. 도전성 페이스트(59)가 제 3 층 TAB 테이프(43)의 통공에 충전되는데, 상기 도전성 페이스트(59)는 제 2 층 TAB 테이프(33)의 회로 패턴과 제 3 층 TAB 테이프(43)의 회로 패턴을 전기적으로 연결한다. 도면 번호 51 로 표시된 부분은 솔더 레지스트(58)가 프린팅되지 아니한 부분이다.
도 6을 참조하면, 제 4 층 TAB 테이프(53)가 부착되어 있다. 제 4 층 TAB 테이프(53)에도 통공이 형성되며, 통공에 도전성 페이스트(69)가 충전된다. 제 4 층 TAB 테이프(53)에 형성되는 통공의 위치는 제 3 층 TAB 테이프(43)에서 솔더 레지스트(58)가 프린팅되지 않음으로써 회로 패턴이 노출된 부분(51)의 상부에 해당한다. 또한 도면 번호 61 로 표시된 부분에도 솔더 레지스트(68)가 프린팅되지 않는데, 이러한 부분에는 솔더 볼(71, 도 7)이 부착될 부분에 해당한다.
도 7에는 최종적으로 완성된 TBGA 반도체 팩키지의 일부 단면이 도시되어 있다.
도면을 참조하면, 방열판(22)의 상부에는 제 1 층 내지 제 4 층의 TAB 테이프(23,33,43,53)이 차례로 적층되어 있다. 또한 반도체 칩(73)이 방열판(22)에 부착되어 있으며, 반도체 칩(73)의 전극과 제 1 층 및, 제 2 층 TAB 테이프(23,33)의 회로 패턴층이 본딩 와이어(76,75)로 각각 연결되어 있는 것을 알 수 있다. 본딩 와이어(76,75)가 연결된 부분은 도 2 의 도면 부호 27 및, 도 3 의 도면 번호 31 로 표시된 부분으로서, 솔더 레지스트가 프린팅되지 아니한 부분이다. 다른 예에서는 제 3 층 및 제 4 층 TAB 테이프(43,53)의 일측에 대해서도 와이어 본딩이 이루어질 수 있을 것이다. 반도체 칩(73)과 본딩 와이어(76)는 수지 몰딩에 의해 감싸이는 엔캡슐레이션(encapsulation) 상태가 된다. 솔더 볼(71)은 가장 상부에 위치한 제 4 층 TAB 테이프(53)의 회로 패턴상에 부착된다. 즉, TAB 테이프(53)의 표면에 솔더 레지스트를 프린팅하지 않음으로써 노출되는 회로 패턴에 솔더 볼(71)이 부착되는 것이다.
본 발명에 따라서 구성된 다층 TAB 테이프를 구비한 TBGA 반도체 팩키지는 회로 패턴을 다층화시킴으로써 복잡한 회로 구성을 소화할 수 있으며, 따라서 다기능화 및 고특성화한 반도체 팩키지를 제작할 수 있다. 또한 제작 공정이 용이하므로, 저렴한 비용으로 고품질의 반도체 팩키지를 제작하여 공급할 수 있다는 장점을 가진다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (5)

  1. 방열판,
    상기 방열판상에 적층되며 소정 부위에 통공이 형성된 2 개층 이상의 TAB 테이프,
    상기 통공에 충전됨으로써 각 층의 TAB 테이프의 회로 패턴을 전기적으로 연결하는 도전성 페이스트,
    상기 방열판상에 부착되어 상기 TAB 테이프의 회로 패턴에 대하여 와이어 본딩되는 반도체 칩 및,
    상기 적층된 TAB 테이프들중 최상부 TAB 테이프의 회로 패턴에 대하여 부착되는 솔더 볼을 구비하고,
    상기 TAB 테이프들은 하부의 접착층, 중간의 폴리이미드층 및, 상부의 회로 패턴층을 구비하며, 솔더 레지스트가 적층된 TAB 테이프 사이에 프린팅됨으로써 TAB 층들 사이의 절연이 이루어지고,
    상부에 배치되는 TAB 테이프에 형성된 통공의 위치는, 하부에 배치되는 TAB 테이프의 표면에 솔더 레지스트를 프린팅 하지 않는 부분과 대응하며,
    상기 도전성 페이스트는 Sn, Pb, 또는 은을 포함하는 것을 특징으로 하는 TBGA 반도체 팩키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 소정 위치에 통공이 형성된 TAB 테이프들을 그 사이에 솔더 레지스트를 프린팅함으로써 방열판에 적층시키는 단계,
    상기 TAB 테이프의 통공에 도전 페이스트를 충전시킴으로써 적층된 상하의 TAB 테이프의 회로 패턴을 상호 연결시키는 단계,
    방열판에 반도체 칩을 부착시키는 단계,
    상기 반도체 칩의 전극과 TAB 테이프의 회로 패턴을 와이어 본딩시키는 단 계,
    상기 반도체 칩을 수지 몰딩시키는 엔캡슐레이션(encapsulation) 단계 및,
    최상부 TAB 테이프의 회로 패턴에 대하여 솔더 볼을 부착시키는 단계를 구비하는 TGBA 반도체 팩키지 제조 방법.
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