KR20000059562A - 다층 플렉시블 기판 - Google Patents

다층 플렉시블 기판 Download PDF

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박건양
선병국
정지욱
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이형도
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Abstract

본 발명은 패캐지용 BGA를 다층 기판으로 용이하게 구성할 수 있는 다층 플렉시블 기판에 관한 것으로 이는 특히, 폴리이미드로 구성되는 필름상의 베이스 시이트(20)의 상,하측으로 제1 및 제2 도전체층 (60a)(60b)이 각각 착설되고, 상기 상,하측 제1 및 제2 도전체층(60a)(60b) 상하부에는 절연성 접착제(80)(80')를 개재하여 제3 및 제4 도전체층(90a)(90b)이 순차로 적층 구성되고, 상기 상, 하측 도전체층(90a)(90b) 사이에는 비아홀(100)이 천설되어 연결 접속토록 되는 것이다.
이에따라서, 도전체층의 다층제작에 따른 회로의 고밀도화가 가능하게 될수 있는 것이다.

Description

다층 플렉시블 기판{Flexible Substrates of Multi Metal Layer}
본 발명은 패캐지(Package)용 비 지 에이(Ball Grid Array)(이하 "BGA"라함)로 이용되는 다층 플렉시블 기판(Flexible Substrates)에 관한 것으로 이는 특히, 폴리이미드로 구성되는 베이스 시이트의 상,하측으로 제1 및 제2 도전체층이 각각 착설되고, 상기 상하측 도전체층 상하부에는 절연성 접착제를 개재하여 제3 및 제4 도전체층이 순차로 적층 구성되고, 상기 도전체층 사이에는 비아홀(Via Hole)이 천설되어 연결 접속토록 됨으로 인하여, 플렉시블 타입의 다층 기판의 제작이 손쉽고, 용이하게 이루어지도록 하며, 도전체층의 다층제작에 따른 회로의 고밀도화가 가능하게 될수 있도록한 다층 플렉시블 기판에 관한 것이다.
일반적으로 알려져있는 종래의 인쇄회로기판상에 실장되는 BGA용 플렉시블 기판의 구조에 있어서는 도 1에 도시한 바와같이, BGA(10)의 베이스 시이트(20) 상측 중앙으로 내부에 칩 부품(30)이 실장되는 칩 실장홈(40)이 형성되며, 상기 칩 실장홈(40)내에 실장되는 칩 부품(30)의 주연으로 리드(50)를 인출하여 상기 베이스 시이트(10) 표면에 착설되는 도전체층(60)과 연결 접속되고, 상기 칩 실장홈(40) 주연의 도전체층(60)에는 솔더볼(70)이 각각 하방으로 돌출 연설되어 인쇄회로기판(미도시)상에 가열에 의해 실장토록 되는 구성으로 이루어진다.
상기와 같은 구성으로 이루어진 종래의 BGA(10)는 폴리이미드로 구성되는 필름상의 베이스 시이트(20) 중앙에 칩 캐비티인 칩 실장홈(40)이 형성되는 상태에서, 상기 칩 실장홈(40)내에 칩 부품(30)을 내삽한후, 상기 칩 부품(30)로 부터 인출되는 리드(50)를 베이스 시이트(20) 표면에 인쇄되는 동박패턴인 도전체층(60)과 연결 접속한후, 절연수지인 에폭시 수지를 칩 부품 표면에 도포하여 이를 경화시키며, 상기와같은 BGA(10)를 인쇄회로기판의 실장위치에 올려놓고 열을 가함에 따라, 상기 베이스 시이트(20)상의 도전체층(60)과 연설되는 솔더볼(50)이 용융되어 인쇄회로기판상에 실장이 완료되는 것이다.
그러나, 상기와같은 BGA(10)는 필름상의 베이스 시이트(20) 상측에 일정한 간격의 도전체 패턴인 도전체층(60)을 형성하여, 솔더볼(50)을 통해 인쇄회로기판에 실장하는 단층 구조로 구성되어, BGA(10)에 형성되는 회로의 고밀도화가 어렵게 됨은 물론, 상기와 같은 플렉시블 기판상에 다수의 회로의 형성시 크기가 커지게 되며, 이에따라 기판의 제작 및 설치가 어렵게 되는등 많은 문제점이 있는 것이다.
본 발명은 상기한 바와같은 종래의 여러 문제점들을 개선하기 위하여 안출된 것으로서 그 목적은, 플렉시블 타입의 다층 기판의 제작이 리일(reel) 또는 롤(roll)을 통해 손쉽고, 용이하게 이루어지도록 하며, 상기 다층 플렉시블 기판의 도전체층의 다층제작에 따른 회로의 고밀도화가 가능하게 될수 있도록 하며, 이에따라 기판의 크기가 컴팩트하면서 제작 및 설치가 용이하게 이루어질 수 있는 다층 플렉시블 기판을 제공하는데 있다.
도 1은 일반적인 플렉시블 기판의 적층 구조를 나타낸 정단면 구성도.
도 2는 본 발명에 따른 다층 플렉시블 기판의 적층 구조를 나타낸 정단면 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10...BGA(Ball Grid Array) 20...칩 부품
30...칩 실장홈 40...리드
50...솔더볼 60a,60b...제1 및 제2 도전체층
70...솔더볼 80,80'...절연성 접착제
90a,90b...제3 및 제4 도전체층 100...비아홀
상기 목적을 달성하기 위한 기술적인 구성으로서 본 발명은, 폴리이미드로 구성되는 베이스 시이트의 상,하측으로 제1 및 제2 도전체층이 각각 착설되고, 상기 상하측 도전체층 상하부에는 절연성 접착제를 개재하여 제3 및 제4 도전체층이 순차로 적층 구성되고, 상기 도전체층 사이에는 비아홀이 천설되어 연결 접속토록 되는 구성으로 이루어진 다층 플렉시블 기판을 마련함에 의한다.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 다층 플렉시블 기판의 적층 구조를 나타낸 정단면 구성도로서, BGA(10)의 베이스 시이트(20) 상측 중앙으로 내부에 칩 부품(30)이 실장되는 칩 실장홈(40)이 형성되며, 상기 칩 실장홈(40)내에 실장되는 칩 부품(30)의 주연으로 리드(50)를 인출하여 상기 베이스 시이트(10) 표면에 착설되는 도전체층(60)과 연결 접속되고, 상기 칩 실장홈(40) 주연의 도전체층에는 솔더볼(70)이 각각 하방으로 돌출 연설되어 인쇄회로기판(미도시)상에 가열에 의해 실장토록 된다.
또한, 상기 베이스 시이트(20)의 상,하측으로 제1 및 제2 도전체층 (60a)(60b)이 각각 착설되고, 상기 상,하측 제1 및 제2 도전체층(60a)(60b) 상하부에는 절연성 접착제(80)(80')를 개재하여 제3 및 제4 도전체층(90a)(90b)이 순차로 적층 구성되고, 상기 상, 하측 도전체층(90a)(90b) 사이에는 비아홀(100)이 천설되어 연결 접속토록 되는 구성으로 이루어진다.
이와같은 구성으로 이루어진 본 발명의 작용 및 효과를 설명하면 다음과 같다.
도 2에 도시한 바와 같이, 인쇄회로기판에 실장되는 패캐지용 BGA(10)의 폴리이미드 수지로 구성된 필름상의 베이스 시이트(20) 상측 중앙에는 내부에 IC 등과 같은 칩 부품(30)이 실장될수 있도록 칩 실장홈(40)이 형성되는 상태에서, 상기 칩 실장홈(40) 내부에 실장되는 칩 부품(30)의 주연에는 다수의 리드(50)가 인출되어, 상기 베이스 시이트(10) 표면에 형성되는 동박패턴인 도전체층과 연결 접속된다.
이때, 상기 칩 실장홈(40) 주연의 도전체층에는 솔더볼(70)이 각각 하방으로 돌출 연설토록 됨으로써, 상기와같이 칩 부품(30)이 실장되어 리드(50)로서 연결 접속된 BGA(10)가 인쇄회로기판상에 가열에 솔더볼(70)이 용융되어 실장될 수 있게 된다.
한편, 상기와같은 필름상의 플렉시블 상태의 베이스 시이트(20)는 그 상,하측으로 제1 및 제2 도전체층 (60a)(60b)이 각각 착설되고, 상기 상,하측 제1 및 제2 도전체층(60a)(60b) 상하부에는 절연성 접착제(80)(80')를 개재하여 재차 제3 및 제4 도전체층(90a)(90b)이 순차로 적층토록 된다.
이때, 상기 베이스 시이트(20)의 상,하측으로 착설되는 제1 및 제2 도전체층 (60a)(60b)은, 스크린 프린팅 또는 라미네이팅에 의해 도포되고, 상기 제3 및 제4 도전체층(90a)(90b)을 형성하는 동박의 하부에 절연성 접착제(80)(80')로서 각각 절연되는 상태로 도포토록 된다.
또한, 상기 제3 및 제4 도전체층(90a)(90b)의 도전체 패턴을 균일한 상태로 절연거리를 유지하기 위하여, 경화된 상태의 절연성 접착제, 또는 절연수지가 저부에 코팅된 동박을 릴과릴 또는 롤과 롤의 압착에 의해 제3 및 제4 도전체층(90a)(90b)을 형성하게된다.
계속해서, 상기와같이 적층 구성되는 상, 하측 도전체층(90a)(90b)은 이를 연결 접속시, 레이져 등에 의한 비아홀(100)을 천설한후, 상기 비아홀(100) 내부에 도전체를 도포토록 함으로써, 다층구조를 갖는 고밀도 회로를 완성할 수 있게 되는 것이다.
이상과 같이 본 발명에 따른 다층 플렉시블 기판에 의하면, 플렉시블 타입의 다층 기판의 제작이 리일 또는 롤을 통해 손쉽고, 용이하게 이루어질수 있게 되며, 상기 다층 플렉시블 기판의 도전체층의 다층제작에 따른 회로의 고밀도화가 가능하게 될수 있고, 이에따라 기판의 크기가 컴팩트하면서 제작 및 설치가 용이하게 이루어질 수 있는 우수한 효과가 있는 것이다.

Claims (3)

  1. BGA(10)의 베이스 시이트(20) 상측 중앙으로 내부에 칩 부품(30)이 실장되는 칩 실장홈(40)이 형성되며, 상기 칩 실장홈(40)내에 실장되는 칩 부품(30)의 주연으로 리드(50)를 인출하여 상기 베이스 시이트(10) 표면에 착설되는 도전체층(60)과 연결 접속되고, 상기 칩 실장홈(40) 주연의 도전체층에는 솔더볼(70)이 각각 하방으로 돌출 연설되어 인쇄회로기판상에 가열에 의해 실장토록 되는 플렉시블 기판 구조에 있어서,
    상기 베이스 시이트(20)의 상,하측으로 제1 및 제2 도전체층 (60a)(60b)이 각각 착설되고, 상기 상,하측 제1 및 제2 도전체층(60a)(60b) 상하부에는 절연성 접착제(80)(80')를 개재하여 제3 및 제4 도전체층(90a)(90b)이 순차로 적층 구성되고, 상기 상, 하측 도전체층(90a)(90b) 사이에는 비아홀(100)이 천설되어 연결 접속토록 되는 구성으로 이루어진 것을 특징으로 하는 다층 플렉시블 기판.
  2. 제 1항에 있어서, 상기 비아홀(100)의 내부에는 도전체가 도포되어 상, 하측 도전체층(90a)(90b)이 상호 연결 접속되는 것을 특징으로 하는 다층 플렉시블 기판.
  3. 제 1항에 있어서, 상기 제3 및 제4 도전체층(90a)(90b)을 접착하는 절연성 접착제(80(80')는, 경화 상태의 절연성 접착제가 상기 제3 및 제4 도전체층 (90a)(90b)과 압착에 의해 일체로 착설되는 것을 특징으로 하는 다층 플렉시블 기판.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100661297B1 (ko) * 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법
KR100773461B1 (ko) * 2004-08-31 2007-11-05 엔이씨 일렉트로닉스 가부시키가이샤 반도체장치용 패키지기판, 및 반도체장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642194B1 (ko) * 2001-06-19 2006-11-03 산요덴키가부시키가이샤 회로 장치의 제조 방법
KR100773461B1 (ko) * 2004-08-31 2007-11-05 엔이씨 일렉트로닉스 가부시키가이샤 반도체장치용 패키지기판, 및 반도체장치
KR100661297B1 (ko) * 2005-09-14 2006-12-26 삼성전기주식회사 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법

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