KR100656751B1 - 전자소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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insulating layer
circuit board
printed circuit
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이두환
민병렬
강명삼
김문일
김형태
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Abstract

전자소자 내장 인쇄회로기판 및 그 제조방법이 개시된다. 코어시트와, 코어시트의 일면에 실장되는 제1 전자소자와, 코어시트의 타면에 실장되며, 제1 전자소자와 오버랩되는 제2 전자소자와, 코어시트의 일면에 제1 전자소자를 커버하여 적층되는 제1 절연층과, 코어시트의 타면에 제2 전자소자를 커버하여 적층되는 제2 절연층과, 제1 절연층 또는 제2 절연층의 표면에 형성되는 회로패턴을 포함하는 전자소자 내장 인쇄회로기판은, 동시에 복수개의 전자소자를 내장함으로써 소자 내장 기판의 집적도가 향상되고 박형 CCL 기판 혹은 메탈기판을 코어로 사용하며, 특히 메탈기판의 경우 코어시트의 양면에 대칭으로 전자소자를 내장함으로서 열방출성이 향상되고, 열응력 환경 하에서 휨강성이 증가하는 등 기계적 강성이 향상된다.
전자소자, 인쇄회로기판, 코어시트, 내장

Description

전자소자 내장 인쇄회로기판 및 그 제조방법{Electronic components embedded PCB and the method for manufacturing thereof}
도 1은 종래기술에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.
도 3은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.
도 4는 본 발명의 바람직한 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.
도 5는 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도.
도 6은 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제조공정을 나타낸 흐름도.
도 7은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도.
도 8은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판의 제조공정을 나타낸 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 코어시트 12 : 코어홀
20 : 제1 전자소자 30 : 제2 전자소자
22, 32 : 칩접착제(Chip Adhesives) 40 : 제1 절연층
42 : IVH 50 : 제2 절연층
60 : 회로패턴 62 : BVH
70 : 외층회로
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 전자소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 차세대 다기능성, 소형 패키지 기술의 일환으로써 전자소자 내장 인쇄회로기판의 개발이 주목받고 있다. 전자소자 내장 인쇄회로기판은 이러한 다기능성, 소형화의 장점과 더불어 고기능화라는 측면도 어느 정도 포함하고 있는데 이는 100MHz이상의 고주파에서 배선거리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 FC(flip chip assembly)나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding) 또는 솔더볼(Solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.
그러나, 종래의 전자소자 내장 인쇄회로기판은 고밀도 IC와 같은 전자소자 를 내장함에 따른 열방출 문제나 박막분리(delamination) 등의 문제가 수율을 좌우할 가능성이 높고, 기판의 제조 비용을 상승시킬 수 있는 제반 공정상의 문제점이 상존하는 실정이다. 따라서, 전자소자 내장 인쇄회로기판의 박형화에 따른 휨 현상을 최소화하기 위한 강성부여 및 열방출성 향상을 위한 기술이 요청된다.
또한, 현재까지의 전자소자 내장 공법은 코어기판의 일면에만, 또는 빌드업 레이어(Build-up layer)의 일면에만 전자소자가 내장되는 구조로서, 열응력 환경 하에서 휨 현상에 취약할 수 밖에 없는 비대칭성 구조이며, 이로 인해 내장되는 전자소자의 개수를 증가시키는 데에 근본적인 한계를 갖고 있을 수 밖에 없다.
전자소자 내장 인쇄회로기판에 관한 종래기술로는, 첫째, 도 1에 도시된 바와 같이 전자소자 내장을 위해 테잎 및 몰딩 컴파운드를 활용하는 방법을 들 수 있다. 상기 발명은 절연성 기판을 에칭한 후 액상 에폭시 자재를 활용하여 부품을 내장함으로써, 내장되는 IC 등 전자소자의 열팽창계수와 탄성계수가 기판과 다름으로 인한 열적, 기계적 충격을 최소화 하기 위한 것이나, 기판 자체의 강성과 열방출성은 변함이 없고, 비대칭성 구조라는 점에서 문제가 있다.
둘째, 고집적을 위해 코어 기판을 중심으로 양면에 콘덴서를 집적한 발명을 들 수 있으나, 이는 고집적만을 고려한 것으로 내장 기판의 열방출성은 고려되지 않았고, 대칭구조를 형성함으로써 휨강성을 보완한 발명은 아니라는 한계가 있다.
본 발명은 기존의 코어기판의 두께 이하에서도 강성을 유지할 수 있으며, 방열 특성이 향상되어 내장되는 전자부품의 수를 증가시킬 수 있는 전자부품 내장 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 코어시트와, 코어시트의 일면에 실장되는 제1 전자소자와, 코어시트의 타면에 실장되며, 제1 전자소자와 오버랩되는 제2 전자소자와, 코어시트의 일면에 제1 전자소자를 커버하여 적층되는 제1 절연층과, 코어시트의 타면에 제2 전자소자를 커버하여 적층되는 제2 절연층과, 제1 절연층 또는 제2 절연층의 표면에 형성되는 회로패턴을 포함하는 전자소자 내장 인쇄회로기판이 제공된다.
코어시트는 메탈기판인 것이 바람직하며, 메탈기판은 알루미늄(Al) 또는 구리(Cu) 또는 스테인레스 스틸(SS)을 포함할 수 있다. 코어시트는 동박적층판(CCL)인 것이 바람직하다.
제1 전자소자와 제2 전자소자는 그 크기 및 형태가 동일한 것이 바람직하다. 제1 전자소자와 제2 전자소자는 코어시트를 기준으로 서로 대칭되도록 실장되는 것이 바람직하다. 제1 전자소자 또는 제2 전자소자는 칩 접착제(Chip Adhesives)를 개재하여 코어시트에 실장되는 것이 바람직하다.
제1 절연층 또는 제2 절연층은 프리프레그(PPG), RCC(resin coated copper), ABF(Ajinomoto Build-up Film) 중 어느 하나 이상을 포함할 수 있다.
제1 절연층, 제2 절연층 및 코어시트를 관통하는 IVH(interstitial via hole)을 더 포함하되, 코어시트에는 IVH이 관통되도록 IVH보다 큰 단면을 갖는 코어홀이 형성되는 것이 바람직하다. IVH의 내주면에는 금속층이 형성되며, 금속층은 회로패턴과 전기적으로 연결되는 것이 바람직하다.
또한, (a) 코어시트의 일면에 제1 전자소자를 실장하는 단계, (b) 코어시트의 일면에 제1 전자소자를 커버하여 제1 절연층을 적층하는 단계, (c) 코어시트의 타면에 제1 전자소자와 오버랩되도록 제2 전자소자를 실장하는 단계, (d) 코어시트의 타면에 제2 전자소자를 커버하여 제2 절연층을 적층하는 단계, 및 (e) 제1 절연층 또는 제2 절연층의 표면에 회로패턴을 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판의 제조방법이 제공된다.
단계 (b)와 단계 (c) 사이에 코어시트의 타면이 향하는 방향이 코어시트의 일면이 향하는 방향으로 전환되도록 코어시트를 플립(flip)하는 단계를 더 포함할 수 있다.
단계 (d) 이전에 코어시트의 일부를 천공하여 코어홀을 형성하는 단계를 더 포함하며, 단계 (d) 이후에 제1 절연층, 제2 절연층 및 코어시트를 관통하는 IVH을 형성하는 단계를 더 포함할 수 있다.
단계 (d) 이후에 제1 전자소자의 전극의 위치에 대응하여 제1 절연층에 제1 BVH(Blind via hole)를 형성하고, 제2 전자소자의 전극의 위치에 대응하여 제2 절연층에 제2 BVH를 형성하는 단계를 더 포함할 수 있다.
또한, (a) 코어시트의 일면에 제1 전자소자를 실장하고, 코어시트의 타면에 제1 전자소자와 오버랩되도록 제2 전자소자를 실장하는 단계, (b) 코어시트의 일면에 제1 전자소자를 커버하여 제1 절연층을 적층하고, 코어시트의 타면에 제2 전자소자를 커버하여 제2 절연층을 적층하는 단계, 및 (c) 제1 절연층 또는 제2 절연층 의 표면에 회로패턴을 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판의 제조방법이 제공된다.
단계 (b) 이전에 코어시트의 일부를 천공하여 코어홀을 형성하는 단계를 더 포함하며, 단계 (b) 이후에 제1 절연층, 제2 절연층 및 코어시트를 관통하는 IVH을 형성하는 단계를 더 포함할 수 있다.
단계 (b) 이후에 제1 전자소자의 전극의 위치에 대응하여 제1 절연층에 제1 BVH(Blind via hole)를 형성하고, 제2 전자소자의 전극의 위치에 대응하여 제2 절연층에 제2 BVH를 형성하는 단계를 더 포함할 수 있다.
코어시트는 메탈기판이며, 메탈기판은 알루미늄(Al) 또는 구리(Cu) 또는 스테인레스 스틸(SS)을 포함할 수 있다. 코어시트는 동박적층판(CCL)인 것이 바람직하다.
제1 전자소자와 제2 전자소자는 그 크기 및 형태가 동일한 것이 바람직하다. 제1 전자소자와 제2 전자소자는 코어시트를 기준으로 서로 대칭되도록 실장되는 것이 바람직하다. 제1 전자소자 또는 제2 전자소자는 칩 접착제(Chip Adhesives)를 개재하여 코어시트에 실장되는 것이 바람직하다
제1 절연층 또는 제2 절연층은 프리프레그(PPG) 또는 ABF이며, 회로패턴은 제1 절연층 또는 제2 절연층의 표면에 동박층을 적층하여 형성될 수 있다. 제1 절연층 및 제2 절연층은 RCC인 것이 바람직하다.
코어홀은 IVH이 관통되도록 IVH보다 큰 단면을 갖는 것이 바람직하다. IVH의 내주면에는 금속층이 형성되며, 금속층은 회로패턴과 전기적으로 연결되는 것이 바람직하다.
제1 BVH 및 제2 BVH의 표면에 도금층이 형성될 수 있다. 회로패턴에 절연층 및 동박층을 더 적층하고, 동박층에 외층회로를 형성하는 것을 더 포함할 수 있다.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이다. 도 2를 참조하면, 코어기판(1), 코어시트(10), 코어홀(12), 제1 전자소자(20), 제2 전자소자(30), 칩 접착제(Chip Adhesives)(22, 32), 제1 절연층(40), IVH(42), 제2 절연층(50), 회로패턴(60), BVH(62), 외층회로(70)가 도시되어 있다.
본 발명은 기존의 소자 내장 인쇄회로기판 제조공정에서 사용하지 않던 자재를 새롭게 도입하는 번거로움을 최소화 하고, 종래와 동일한 두께 또는 더 얇은 두께에서도 기계적 강성을 유지할 수 있으며, 방열 특성의 효율이 향상될 수 있도록, 다수의 전자소자를 코어시트(10)를 중심으로 대칭성을 유지하며 내장하는 코어기판(1)의 구조를 그 특징으로 한다.
본 발명에 따른 코어기판(1) 구조는, 알루미늄(Al), 구리(Cu), 스테인레스 스틸(SS) 등의 메탈시트 또는 박형 동박적층판(CCL)과 같은 코어시트(10)에 IVH(42)와 절연될 수 있도록 홀을 형성하고, 칩(Chip) 형태의 능동소자나 수동소자 등의 전자소자를 코어시트(10)에 실장한 후 RCC 등의 자재를 적층하고, 코어시트(10)의 반대쪽에 다시 전자소자를 실장하고 RCC 등을 적층하여 총 3개층의 메탈층을 갖는 코어기판(1) 구조이다.
이를 통해, 코어기판(1)의 열전도성이 개선될 뿐만 아니라, 코어시트(10)를 중심으로 대칭형 구조가 되도록 전자소자를 실장함으로써, 열응력 환경 하에서 휨 현상을 최소화할 수 있고 박형 기판의 구조적 강성의 향상 등을 기대할 수 있다.
다만, 본 발명에 따른 전자소자의 대칭형 구조는 수학적 의미에서 동일한 전자소자를 엄밀하게 대칭이 되도록 실장하는 것만을 의미하는 것은 아니며, 종래 코어기판의 구조에 비해서 대칭성을 갖는다는 것을 의미하는 것으로, 코어시트(10)의 양면에 실장되는 2개의 전자소자의 크기가 반드시 동일한 것에 한정되는 것은 아니며, 서로 오버랩되어 구조적으로 강성을 발휘할 수 있는 범위까지 포함함은 당업자에게 자명하다.
본 발명의 바람직한 제1 실시예에 따른 인쇄회로기판은, 코어시트(10)와, 코어시트(10)의 양면에 실장되는 제1 전자소자(20) 및 제2 전자소자(30), 전자소자를 커버하여 적층되는 절연층, 및 절연층의 표면에 형성되는 회로패턴(60)으로 구성되며, 제1 전자소자(20)와 제2 전자소자(30)는 서로 오버랩되도록 실장된다.
즉, 본 발명은 코어시트(10)의 양면에 전자소자를 서로 오버랩되도록 실장함으로써 전자소자 내장 기판의 비대칭 구조의 휨 현상을 최소화하고 구조적 강성을 높인 것이다.
이와 같이 기판의 구조적 강성을 높이기 위해 전자소자가 양면에 실장되는 코어시트(10)는 메탈기판으로 하는 것이 좋으며, 그 재질로는 알루미늄(Al), 구리(Cu), 스테인레스 스틸(SS) 등을 사용할 수 있다. 또한 구조적 강도가 확보될 수 있는 범위 내에서는 박판형의 동박적층판(CCL)도 사용할 수 있다.
다만, 코어시트(10)는 기판의 구조적 강도를 높이는 기능뿐만 아니라 전자소자로부터 발생되는 열을 효과적으로 방출시키는 기능도 하므로, 강도 및 열전도성을 고려하여 적절한 재질을 선택하는 것이 좋다.
코어시트(10)의 양면에 실장되는 제1 전자소자(20)와 제2 전자소자(30)는 이론적으로는 동일한 크기 및 형태를 갖고, 코어시트(10)를 기준으로 서로 대칭이 되도록 실장되는 것이 가장 좋다. 그러나, 본 발명은 종래 코어기판의 일측에만 전자소자가 내장됨으로써 비대칭 구조로 인한 휨 현상을 최소화하기 위한 것이므로, 반드시 수학적 의미에서 동일한 전자소자를 대칭으로 실장하는 것에 한정되는 것은 아니며, 실질적으로 대칭이 되는 구조로서 강성을 발휘할 수 있는 범위 내에서 코어시트(10)의 양면에 전자소자를 내장하는 것을 포함함은 물론이다.
전자소자는 칩 접착제(Chip Adhesives)(22, 32)를 개재하여 코어시트(10)에 실장된다. 다만, 본 발명이 반드시 칩 접착제(Chip Adhesives)(22, 32)를 사용하여 전자소자를 기판에 실장하는 것에 한정되는 것은 아니며, 당업자에게 자명한 범위 내에서 다른 방법이 적용될 수 있음은 물론이다.
통상의 칩 접착제(Chip Adhesives)(22, 32)는 에폭시(epoxy)계의 수지를 사용하며, 코어시트(10)에 칩 접착제(Chip Adhesives)(22, 32)를 디스펜싱 (dispensing)하고 그 위에 전자소자를 위치시킨 후 칩 접착제(Chip Adhesives)(22, 32)에 열을 가하여 경화시킴으로써 전자소자가 코어시트(10)에 실장되도록 한다.
따라서, 칩 접착제(Chip Adhesives)(22, 32)의 특성 중 하나인 칙소성(thixotropy)이 칩 접착제(Chip Adhesives)(22, 32) 위에 위치하는 전자소자의 정렬도와 위치에 영향을 미치게 된다. 본 발명에서는 칙소성이 높은 칩 접착제(Chip Adhesives)(22, 32)를 사용함으로써, 전자소자와 코어시트(10) 사이에 위치하는 칩 접착제(Chip Adhesives)(22, 32)의 위치별 두께가 고르게 되도록 하여 전자소자가 원하는 위치에 안정적으로 정렬되도록 한다.
전자소자의 실장에 사용하는 칩 접착제(Chip Adhesives)(22, 32) 등의 재질은 액상에 가까운 경우, 칙소성(Thixotropy) 을 갖는(index가 높은) 재질을 활용하는 것이 바람직하나, 표면에너지에 의해 실장시 전자소자에 기계적 충격을 가할 소지가 있으므로 이에 주의하여야 한다.
칙소성을 높이기 위해서는 종래의 에폭시계 수지에 필러(filler)로서 SiO2를 첨가하나, 본 발명에 따른 칩 접착제(Chip Adhesives)(22, 32)가 반드시 SiO2 필러를 포함하는 것에 한정되는 것은 아니며, 당업자에게 자명한 범위 내에서 칙소성이 높아지도록 하는 성분으로 구성될 수 있음은 물론이다.
코어시트(10)에 칩 접착제(Chip Adhesives)(22, 32)를 디스펜싱 하고, 전자소자를 위치시킨 후에는 칩 접착제(Chip Adhesives)(22, 32)에 열을 가하여 경화시킴으로써 전자소자가 코어시트(10)에 고착되도록 한다. 본 발명에서는 코어시트 (10)로서 열전도성이 우수한 메탈기판을 사용하였으므로, 메탈기판에 열을 가함으로써 종래의 경우보다 용이하게 칩 접착제(Chip Adhesives)(22, 32)를 경화시킬 수 있다.
즉, 본 발명에 따른 메탈기판은 칩 접착제(Chip Adhesives)(22, 32)를 사용하여 전자소자를 포지셔닝하는 데에 활용될 수 있다. 구체적으로는 칩 접착제(Chip Adhesives)(22, 32) 위에 전자소자를 위치시킨 후뿐만 아니라, 칩 접착제(Chip Adhesives)(22, 32)를 디스펜싱 하고 전자소자를 위치시키기 전에도 필요한 경우에는 메탈기판을 통해 용이하게 열을 전달할 수 있으므로, 칩 접착제(Chip Adhesives)(22, 32)의 경화 정도를 용이하게 조절하여 전자소자의 포지셔닝이 개선되는 효과가 도출된다.
한편, 전술한 바와 같이 칙소성이 우수한 칩 접착제(Chip Adhesives)(22, 32)를 사용할 경우에는 가열에 의한 경화에 도움이 될 수 있도록 당업자에게 자명한 범위 내에서 경화제를 첨가할 수 있다.
이와 같이 칙소성이 우수한 칩 접착제(Chip Adhesives)(22, 32)를 사용하여 전자소자를 위치시킨 후 메탈기판을 가열하여 칩 접착제(Chip Adhesives)(22, 32)를 경화시킴으로써, 인쇄회로기판에 실장되는 전자소자의 포지셔닝(positioning) 공정이 개선되는 효과가 있다.
전자소자를 실장한 후에는 프리프레그(PPG), RCC(rubber coated copper), ABF(Ajinomoto Build-up Film) 등의 절연층을 적층한다. 절연층의 적층 이후에는 통상의 적층(Additive) 공법 또는 서브트랙티브(Subtractive) 공법을 적용하여 회 로패턴(60)을 형성할 수 있으며, 이와 같은 공정들을 반복하여 다층 인쇄회로기판이 형성된다.
절연층의 표면에는 전술한 바와 같이 회로패턴(60)이 형성되며, 코어기판(1)의 양면에 형성된 회로패턴(60) 간의 전기적 연결을 위해서는 제1 절연층(40), 제2 절연층(50) 및 코어시트(10)를 관통하는 IVH(42)가 형성된다.
본 발명에 따른 코어시트(10)는 메탈기판이나 CCL 등 전기전도성이 있는 부재를 사용하므로, 드릴링 등에 의해 코어시트(10)를 관통하는 IVH(42)를 형성하고 IVH(42)의 내주면에 도금 등에 의해 금속층을 형성할 경우, IVH(42)와 코어시트(10)가 전기적으로 단락(short)될 가능성이 있으며, 이를 방지하기 위해 코어시트(10)에는 IVH(42)가 관통될 수 있도록 IVH(42)보다 큰 단면을 갖는 코어홀(12)을 미리 형성해 놓는 것이 좋다.
코어홀(12)은 코어시트(10)에 미리 형성해 놓은 상태에서 전자소자를 실장할 수 있으며, 전자소자를 실장한 후 절연층을 적층하기 전에 형성할 수도 있다.
이와 같이, 제1 실시예는 코어시트(10)의 양면에 전자소자를 실장하고 절연층을 적층함으로써 코어기판(1)을 형성하고, 그 위에 추가적으로 외층회로(70)를 더 형성한 후 SR(solder resist)도포, 표면처리, 솔더볼(solder ball) 부착 등의 공정을 거쳐 다층 BGA(ball grid array) 기판을 형성한 것이다.
통상 전자소자 내장 인쇄회로기판의 경우 내장되는 전자소자의 비용이 기판 비용보다 훨씬 고가이며, 내장된 소자에 에러가 발생하면 전체 기판을 사용할 수 없게 되므로, 본 발명은 일반적인 다층 인쇄회로기판 보다 고집적도가 중요시되는 BGA 기판에 적용하는 것이 경제성 측면에서 효율적이다.
도 3은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이다. 도 3을 참조하면, 코어기판(1), 코어시트(10), 코어홀(12), 제1 전자소자(20), 제2 전자소자(30), 칩 접착제(Chip Adhesives)(22, 32), 제1 절연층(40), IVH(42), 제2 절연층(50), 회로패턴(60), BVH(62)가 도시되어 있다.
제2 실시예는 제1 실시예와는 달리 코어기판(1)을 형성한 후 곧바로 SR(solder resist)도포, 표면처리, 솔더볼(solder ball) 부착 등의 공정을 거쳐 총 2층의 회로패턴(60)을 구비한 BGA(ball grid array) 기판을 형성한 것이다.
이와 같이 다층 회로를 형성하지 않고 코어기판(1)에 곧바로 표면처리를 하는 경우는 최근 고집적도 및 두께절감이 요구되는 PoP(Package-on-Package) 메모리 분야에 적용될 수 있다. 종래의 PoP 메모리의 경우 적층으로 인해 두께가 증가한다는 문제가 있었고, 최근 PoP의 적용분야의 하나인 슬림형 휴대폰 등에 있어서는 두께 절감이 매우 중요한 문제로 대두됨으로써, 본 발명이 전자소자를 기판에 내장시키면서도 두께절감을 꾀할 수 있는 해결책이 될 수 있다.
도 4는 본 발명의 바람직한 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이다. 도 4를 참조하면, 코어기판(1), 코어시트(11), 코어홀(12), 제1 전자소자(20), 제2 전자소자(30), 칩 접착제(Chip Adhesives)(22, 32), 제1 절연층(40), IVH(42), 제2 절연층(50), 회로패턴(60), BVH(62)가 도시되어 있다.
제3 실시예는 제1 실시예 및 제2 실시예와 달리 코어시트(11)로서 박형의 동박적층판(CCL)을 사용한 것이다. 도 4에 도시된 것과 같이 본 발명은 코어시트 (11)로서 반드시 메탈기판에 한정되는 것은 아니며, 열방출성 및 열응력 환경 하에서의 휨강성을 보유할 수 있는 범위 내에서 동박적층판 등 당업자에게 자명한 범위 내에서 다른 기판을 사용할 수 있음은 물론이다.
도 5는 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 6은 본 발명의 바람직한 제1 실시예에 따른 전자소자 내장 인쇄회로기판의 제조공정을 나타낸 흐름도이다. 도 6을 참조하면, 코어시트(10), 코어홀(12), 제1 전자소자(20), 제2 전자소자(30), 칩 접착제(Chip Adhesives)(22, 32), 제1 절연층(40), IVH(42), 제2 절연층(50), 회로패턴(60), BVH(62), 외층회로(70)가 도시되어 있다.
전술한 바와 같이 코어시트(10)의 양면에 서로 대칭이 되도록 전자소자를 내장함으로써 휨에 대한 강성 및 집적도를 향상시킨 인쇄회로기판을 제조하기 위해서는, 먼저, 도 6의 (a)와 같이 코어시트(10)의 일면에 제1 전자소자(20)를 실장하고(100), 제 5의 (b)와 같이 제1 전자소자(20)를 커버하여 제1 절연층(40)을 적층한다(110).
본 발명은 소자 내장 인쇄회로기판의 휨강성 및 열방출성을 증대시키기 위한 것으로서, 코어시트(10)는 알루미늄(Al), 구리(Cu), 스테인레스 스틸(SS) 등의 메탈기판, 또는 구조적 강성이 확보될 수 있는 범위에서 박형의 동박적층판(CCL)이 사용될 수 있음은 전술한 바와 같다.
통상 스티프너(stiffener) 상에 코어시트(10)를 올려놓은 상태에서 전자소자를 실장하고, 절연층을 적층하므로, 제1 절연층(40)의 적층 이후에는 코어시트 (10)의 타면에 제2 전자소자(30)를 실장할 수 있도록 도 6의 (c)와 같이 코어시트(10)를 플립(flip)하는 과정이 후행한다(120).
물론, 전용 지그를 사용하는 등 코어시트(10)를 뒤집지 않고도 코어시트(10)의 타면에 전자소자를 실장할 수 있는 경우에는 코어시트(10)를 플립하는 과정은 생략될 수 있다. 이 경우 후술하는 바와 같이 코어시트(10)의 양면에 전자소자의 실장 및 절연층의 적층공정이 동시에 진행될 수 있다.
코어시트(10)를 뒤집은 다음, 도 6의 (d)와 같이 코어시트(10)의 타면에 제2 전자소자(30)를 실장하고(130), 도 6의 (e)와 같이 제2 전자소자(30)를 커버하여 제2 절연층(50)을 적층한다(140). 제2 전자소자(30)는 제1 전자소자(20)와 오버랩되도록 실장하여 전자소자가 대칭으로 배치되는 구조를 형성하도록 함으로써 휨응력에 대한 강성을 향상시킴은 전술한 바와 같다.
코어시트(10)를 기준으로 전자소자를 대칭으로 내장하기 위해서는 제1 전자소자(20)와 제2 전자소자(30)가 그 크기 및 형태가 동일한 것이 가장 바람직하나, 본 발명이 반드시 이러한 수학적 의미의 대칭성에 한정되는 것이 아님은 전술한 바와 같다.
전자소자는 칩 접착제(Chip Adhesives)(22, 32)를 개재하여 코어시트(10)에 실장되며, 칩 접착제(Chip Adhesives)(22, 32)는 칙소성(thixotropy)이 높은 제품을 사용하여 전자소자가 원하는 위치에 안정적으로 정렬되도록 함으로써 포지셔닝이 개선될 수 있도록 한다.
이와 같이 코어시트(10)에 전자소자를 실장하고 이를 절연층으로 커버하여 전자소자를 내장시킴으로써, 코어기판의 일부를 천공하여 중공층(cavity)을 형성한 후 중공층에 전자소자를 내장하는 종래기술에 비해 공정이 공정이 단축되고, 종래 중공층으로 인해 회로패턴(60)이 설계되지 못하던 부분에도 회로패턴(60)을 설계할 수 있어 배선밀도가 높아지는 효과가 있다.
절연층은 프리프레그(PPG), ABF 등이 사용될 수 있으며, 절연층에 도금 등에 의해 동박층을 적층함으로써 이후 공정인 회로패턴(60) 형성 공정이 적용될 수 있도록 한다. 한편, 절연층으로서 RCC를 사용할 경우 동박층을 적층하는 공법이 생략될 수 있어 보다 효율적으로 회로패턴(60)을 형성할 수 있다.
한편, 절연층의 표면에 형성되는 회로패턴(60) 간의 전기적 연결을 위해 도 6의 (f)와 같이 제1 절연층(40), 제2 절연층(50) 및 코어시트(10)를 관통하는 IVH(42)가 형성되며(150), IVH(42)의 내주면에는 도금 등에 의해 금속층이 형성되기 때문에, 메탈기판 등 도전성 부재를 사용하는 코어시트(10)와 IVH(42) 간에 전기적 단락이 발생할 수 있다.
따라서, 도 6의 (c)에서와 같이 코어시트(10)의 일부를 천공하여 IVH(42)이 관통되도록 IVH(42)보다 큰 단면을 갖는 코어홀(12)을 미리 형성한다(122).
코어홀(12)은 IVH(42)가 형성될 위치에 대응하여 형성되며, IVH(42)의 단면적보다 크게 형성하여 IVH(42)가 접촉하지 않고 관통될 수 있도록 함으로써 IVH(42)와 코어시트(10) 사이를 전기적으로 절연시킨다.
마지막으로, 도 6의 (h)와 같이 제1 절연층(40) 또는 제2 절연층(50)의 표면에 회로패턴(60)을 형성하여 코어기판(1)을 완성한다(170). 절연층의 표면에 회 로패턴(60)을 형성하는 방법은 종래의 애디티브(additive) 공법 또는 서브트랙티브(subtractive) 공법이 적용될 수 있다.
회로패턴(60)과 전자소자 간의 전기적 연결을 위해서는 도 6의 (g)와 같이 회로패턴(60)을 형성하기 전에 전자소자의 전극의 위치에 대응하여 절연층에 BVH(Blind via hole)(62)를 형성하고, 회로패턴(60)을 형성하는 과정에서 BVH(62)의 표면을 도금하는 등 전자소자의 전극과 회로패턴(60) 간의 전기적으로 연결을 구현한다. 즉, 제1 전자소자(20)의 위치에 대응하여 제1 절연층(40)에 제1 BVH(62)를 형성하고, 제2 전자소자(30)의 전극의 위치에 대응하여 제2 절연층(50)에 제2 BVH(62)를 형성한다(160).
코어시트(10)의 양면에 전자소자를 실장하고, 그 위에 절연층을 적층한 후 절연층의 표면에 회로패턴(60)을 형성함으로써 본 발명 코어기판(1)이 완성되며, 이후 공정으로서 회로패턴(60)에 절연층 및 동박층을 더 적층하고 동박층에 외층회로(70)를 형성하여 다층 인쇄회로기판을 제조할 수 있다.
도 7은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 8은 본 발명의 바람직한 제2 실시예에 따른 전자소자 내장 인쇄회로기판의 제조공정을 나타낸 흐름도이다. 도 8을 참조하면, 코어시트(10), 코어홀(12), 제1 전자소자(20), 제2 전자소자(30), 칩 접착제(Chip Adhesives)(22, 32), 제1 절연층(40), IVH(42), 제2 절연층(50), 회로패턴(60), BVH(62)가 도시되어 있다.
제2 실시예는 제1 실시예에서와는 달리 코어시트(10)의 양면에 전자소자를 동시에 실장하는 것을 특징으로 한다. 코어시트(10)를 기준으로 일면은 상(上)면에, 타면은 하(下)면에 해당하게 되므로, 전용의 지그를 사용하는 등 당업자에게 자명한 범위 내에서 코어시트(10)를 뒤집지 않고 하면에 전자소자를 실장할 수 있는 공법이 요구된다.
본 발명의 제2 실시예에 따라 인쇄회로기판을 제조하기 위해서는, 먼저, 도 8의 (a)와 같이 코어시트(10)의 일면에 제1 전자소자(20)를 실장하고, 코어시트(10)의 타면에 제1 전자소자(20)와 오버랩되도록 제2 전자소자(30)를 실장한다(200).
인쇄회로기판의 구조적 강성 및 열방출성을 제고하기 위해 코어시트(10)는 알루미늄(Al), 구리(Cu), 스테인레스 스틸(SS) 등의 메탈기판, 또는 박형의 동박적층판(CCL)을 사용한다.
인쇄회로기판의 제조과정에서 형성되는 열응력 환경 하에서 휨 현상을 최소화하기 위해 제1 전자소자(20)와 제2 전자소자(30)는 그 크기 및 형태가 동일하며, 코어시트(10)를 기준으로 서로 대칭되도록 실장하는 것이 좋다. 다만, 실질적으로 대칭구조로서의 구조적 강성이 확보될 수 있는 범위 내에서 전자소자의 크기, 형태, 실장위치는 어느 정도 달라질 수 있음은 당업자에게 자명하다.
한편, 전자소자는 칩 접착제(Chip Adhesives)(22, 32)를 개재하여 코어시트(10)에 실장되며, 실장되는 전자소자의 포지셔닝을 개선하기 위해 칙소성이 높은 칩 접착제(Chip Adhesives)(22, 32)를 사용하는 것이 좋다.
전술한 바와 같이 IVH(42)와 코어시트(10) 간의 전기적 절연을 구현하기 위 해서는 IVH(42)가 형성될 위치에 코어시트(10)의 일부를 천공하여 IVH(42)의 단면적보다 큰 단면적을 가지는 코어홀(12)을 미리 형성한다.
다음으로, 도 8의 (b)와 같이 코어시트(10)의 일면에 제1 전자소자(20)를 커버하여 제1 절연층(40)을 적층하고, 코어시트(10)의 타면에 제2 전자소자(30)를 커버하여 제2 절연층(50)을 적층한다(210).
절연층으로는 프리프레그(PPG), ABF 등이 사용될 수 있으며, 절연층의 표면에 도금 등에 의해 동박층을 형성함으로써 회로패턴(60)이 형성될 수 있도록 한다. 한편, 절연층으로서 RCC를 사용할 경우 동박층 형성공정이 생략될 수 있어 보다 효율적으로 회로패턴(60)을 형성할 수 있다.
다음으로, 도 8의 (c)와 같이 제1 절연층(40), 제2 절연층(50) 및 코어시트(10)를 관통하는 IVH(42)을 형성하고, IVH(42)의 내주면에 도금 등에 의해 금속층을 형성하여 회로패턴(60) 간의 전기적 연결이 이루어지도록 한다(220).
절연층의 표면에 회로패턴(60)을 형성하기 전에 회로패턴(60)과 내장된 전자소자 간의 전기적 연결을 구현하기 위해, 도 8의 (d)와 같이 제1 전자소자(20)의 전극의 위치에 대응하여 제1 절연층(40)에 제1 BVH(Blind via hole)(62)를 형성하고, 제2 전자소자(30)의 전극의 위치에 대응하여 제2 절연층(50)에 제2 BVH(62)를 형성한다(230). BVH(62)의 표면에는 도금에 의해 금속층을 형성함으로써 전자소자와 회로패턴(60)이 전기적을 연결되도록 한다.
마지막으로, 도 8의 (e)와 같이 절연층의 표면에 회로패턴(60)을 형성하여 코어기판(1)을 완성한다(240). 전술한 바와 같이 다층 인쇄회로기판을 제조하기 위 해서는 회로패턴(60)에 절연층 및 동박층을 더 적층하고, 동박층에 외층회로(70)를 형성한다.
본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같은 구성을 갖는 본 발명에 의하면, 동시에 복수개의 전자소자를 내장함으로써 소자 내장 기판의 집적도가 향상되며, 메탈기판인 코어시트의 양면에 대칭으로 전자소자를 내장함으로서 열방출성이 향상되고, 열응력 환경 하에서 휨강성이 증가하는 등 기계적 강성이 향상된다.
또한, 전자소자를 내장하는 과정에서 중공층(Cavity)을 형성하는 공정이 생략되므로 공정이 단축되고, 종래에는 중공층이 형성되는 부분에도 회로패턴을 설계할 수 있어 배선밀도 향상에 기여한다.
또한, 코어시트의 양면에 실장되는 두 개의 전자소자에 대한 각각의 BVH 공정과 도금 등의 공정을 하나의 공정으로 처리할 수 있어 공정 효율이 개선되고 비용이 절감된다.

Claims (29)

  1. 코어시트와;
    상기 코어시트의 일면에 실장되는 제1 전자소자와;
    상기 코어시트의 타면에 실장되며, 상기 제1 전자소자와 오버랩되는 제2 전자소자와;
    상기 코어시트의 일면에 상기 제1 전자소자를 커버하여 적층되는 제1 절연층과;
    상기 코어시트의 타면에 상기 제2 전자소자를 커버하여 적층되는 제2 절연층과;
    상기 제1 절연층 또는 상기 제2 절연층의 표면에 형성되는 회로패턴을 포함하는 전자소자 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 코어시트는 메탈기판인 전자소자 내장 인쇄회로기판.
  3. 제2항에 있어서,
    상기 메탈기판은 알루미늄(Al) 또는 구리(Cu) 또는 스테인레스 스틸(SS)을 포함하는 전자소자 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 코어시트는 동박적층판(CCL)인 전자소자 내장 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 그 크기 및 형태가 동일한 전자소자 내장 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 상기 코어시트를 기준으로 서로 대칭되도록 실장되는 전자소자 내장 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 전자소자 또는 상기 제2 전자소자는 칩접착제(Chip Adhesives)를 개재하여 상기 코어시트에 실장되는 전자소자 내장 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 절연층 또는 상기 제2 절연층은 프리프레그(PPG), RCC(rubber coated copper), ABF(Ajinomoto Build-up Film) 중 어느 하나 이상을 포함하는 전자소자 내장 인쇄회로기판.
  9. 제1항에 있어서,
    상기 제1 절연층, 상기 제2 절연층 및 상기 코어시트를 관통하는 IVH(interstitial via hole)을 더 포함하되, 상기 코어시트에는 상기 IVH이 관통되도록 상기 IVH보다 큰 단면을 갖는 코어홀이 형성되는 전자소자 내장 인쇄회로기판.
  10. 제9항에 있어서,
    상기 IVH의 내주면에는 금속층이 형성되며, 상기 금속층은 상기 회로패턴과 전기적으로 연결되는 전자소자 내장 인쇄회로기판.
  11. (a) 코어시트의 일면에 제1 전자소자를 실장하는 단계;
    (b) 상기 코어시트의 일면에 상기 제1 전자소자를 커버하여 제1 절연층을 적층하는 단계;
    (c) 상기 코어시트의 타면에 상기 제1 전자소자와 오버랩되도록 제2 전자소자를 실장하는 단계;
    (d) 상기 코어시트의 타면에 상기 제2 전자소자를 커버하여 제2 절연층을 적층하는 단계; 및
    (e) 상기 제1 절연층 또는 상기 제2 절연층의 표면에 회로패턴을 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  12. (a) 코어시트의 일면에 제1 전자소자를 실장하고, 상기 코어시트의 타면에 상기 제1 전자소자와 오버랩되도록 제2 전자소자를 실장하는 단계;
    (b) 상기 코어시트의 일면에 상기 제1 전자소자를 커버하여 제1 절연층을 적층하고, 상기 코어시트의 타면에 상기 제2 전자소자를 커버하여 제2 절연층을 적층하는 단계; 및
    (c) 상기 제1 절연층 또는 상기 제2 절연층의 표면에 회로패턴을 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  13. 제11항에 있어서,
    상기 단계 (b)와 상기 단계 (c) 사이에 상기 코어시트의 타면이 향하는 방향이 상기 코어시트의 일면이 향하는 방향으로 전환되도록 상기 코어시트를 플립(flip)하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  14. 제11항 또는 제12항에 있어서,
    상기 코어시트는 메탈기판인 전자소자 내장 인쇄회로기판의 제조방법.
  15. 제14항에 있어서,
    상기 메탈기판은 알루미늄(Al) 또는 구리(Cu) 또는 스테인레스 스틸(SS)을 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  16. 제11항 또는 제12항에 있어서,
    상기 코어시트는 동박적층판(CCL)인 전자소자 내장 인쇄회로기판의 제조방법.
  17. 제11항 또는 제12항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 그 크기 및 형태가 동일한 전자소자 내장 인쇄회로기판의 제조방법.
  18. 제11항 또는 제12항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 상기 코어시트를 기준으로 서로 대칭되도록 실장되는 전자소자 내장 인쇄회로기판의 제조방법.
  19. 제11항 또는 제12항에 있어서,
    상기 제1 전자소자 또는 상기 제2 전자소자는 칩접착제(Chip Adhesives)를 개재하여 상기 코어시트에 실장되는 전자소자 내장 인쇄회로기판의 제조방법.
  20. 제11항 또는 제12항에 있어서,
    상기 제1 절연층 또는 상기 제2 절연층은 프리프레그(PPG) 또는 ABF이며, 상기 회로패턴은 상기 제1 절연층 또는 상기 제2 절연층의 표면에 동박층을 적층하여 형성되는 전자소자 내장 인쇄회로기판의 제조방법.
  21. 제11항 또는 제12항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 RCC인 전자소자 내장 인쇄회로기판의 제조방법.
  22. 제11항에 있어서,
    상기 단계 (d) 이전에 상기 코어시트의 일부를 천공하여 코어홀을 형성하는 단계를 더 포함하며, 상기 단계 (d) 이후에 상기 제1 절연층, 상기 제2 절연층 및 상기 코어시트를 관통하는 IVH을 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  23. 제12항에 있어서,
    상기 단계 (b) 이전에 상기 코어시트의 일부를 천공하여 코어홀을 형성하는 단계를 더 포함하며, 상기 단계 (b) 이후에 상기 제1 절연층, 상기 제2 절연층 및 상기 코어시트를 관통하는 IVH을 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  24. 제22항 또는 제23항에 있어서,
    상기 코어홀은 상기 IVH이 관통되도록 상기 IVH보다 큰 단면을 갖는 전자소자 내장 인쇄회로기판의 제조방법.
  25. 제24항에 있어서,
    상기 IVH의 내주면에는 금속층이 형성되며, 상기 금속층은 상기 회로패턴과 전기적으로 연결되는 전자소자 내장 인쇄회로기판의 제조방법.
  26. 제11항에 있어서,
    상기 단계 (d) 이후에 상기 제1 전자소자의 전극의 위치에 대응하여 상기 제1 절연층에 제1 BVH(Blind via hole)를 형성하고, 상기 제2 전자소자의 전극의 위치에 대응하여 상기 제2 절연층에 제2 BVH를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  27. 제12항에 있어서,
    상기 단계 (b) 이후에 상기 제1 전자소자의 전극의 위치에 대응하여 상기 제1 절연층에 제1 BVH(Blind via hole)를 형성하고, 상기 제2 전자소자의 전극의 위치에 대응하여 상기 제2 절연층에 제2 BVH를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
  28. 제26항 또는 제27항에 있어서,
    상기 제1 BVH 및 상기 제2 BVH의 표면에 도금층이 형성되는 전자소자 내장 인쇄회로기판의 제조방법.
  29. 제11항 또는 제12항에 있어서,
    상기 회로패턴에 절연층 및 동박층을 더 적층하고, 상기 동박층에 외층회로를 형성하는 것을 더 포함하는 전자소자 내장 인쇄회로기판의 제조방법.
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