DE102006057542A1 - Leiterplatte mit eingebetteten elektronischen Bauteilen und Herstellungsverfahren derselben - Google Patents
Leiterplatte mit eingebetteten elektronischen Bauteilen und Herstellungsverfahren derselben Download PDFInfo
- Publication number
- DE102006057542A1 DE102006057542A1 DE102006057542A DE102006057542A DE102006057542A1 DE 102006057542 A1 DE102006057542 A1 DE 102006057542A1 DE 102006057542 A DE102006057542 A DE 102006057542A DE 102006057542 A DE102006057542 A DE 102006057542A DE 102006057542 A1 DE102006057542 A1 DE 102006057542A1
- Authority
- DE
- Germany
- Prior art keywords
- insulating layer
- core
- electronic component
- layer
- stacking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01038—Strontium [Sr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/0665—Epoxy resin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
- H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
Eine Leiterplatte mit eingebetteten elektronischen Bauteilen und ein Verfahren zur Herstellung derselben sind offenbart. Mit der Leiterplatte mit den eingebetteten elektronischen Bauteilen, welche eine Kernlage, ein erstes elektronisches Bauteil, welches auf einer Seite der Kernlage montiert ist, ein zweites elektronisches Bauteil, welches auf der anderen Seite der Kernlage montiert ist und das erste elektronische Bauteil überlappt, eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt, eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt, und ein auf der Oberfläche der ersten oder zweiten Isolierschicht gebildetes Schaltungsmuster aufweisen, wird die Dichte der Leiterplatte mit den eingebetteten Bauteilen verbessert, da eine Vielzahl an elektronischen Bauteilen gleichzeitig eingebettet wird, und beim Verwenden eines dünnen CCL-Substrates oder Metallsubstrates als Kern, insbesondere eines Metallsubstrates, werden die Wärmefreisetzungseigenschaft und mechanische Festigkeit einschließlich der Biegungsfestigkeit in einer Umgebung mit einer thermischen Belastung verbessert, da die elektronischen Bauteile auf beiden Seiten der Kernlage montiert sind.
Description
- HINTERGRUND
- 1. Technisches Gebiet
- Die vorliegende Erfindung betrifft eine Leiterplatte, genauer eine Leiterplatte mit eingebetteten elektronischen Bauteilen und ein Herstellungsverfahren derselben.
- 2. Beschreibung der verwandten Technik
- Als Teil der multifunktionalen Miniaturgehäusetechnologie der nächsten Generation wird die Aufmerksamkeit auf die Entwicklung einer Leiterplatte mit eingebetteten elektronischen Bauteilen gerichtet. Zusammen mit den Vorteilen der Multifunktionalität und Miniaturisierung lässt eine Leiterplatte mit eingebetteten elektronischen Bauteilen zudem zu einem Grad entwickeltere Funktionalitäten zu, da der Verdrahtungsabstand in einem Hochfrequenzbereich von 100 MHz oder höher verringert werden kann und in einigen Fällen Probleme bei der Zuverlässigkeit für Anschlüsse bzw. Verbindungen zwischen den Bauteilen unter Verwendung von Drahtanschlüssen oder Lotkugeln in einer FC (Flip-Chip-Anordnung) oder einer BGA (Kugelgitteranordnung) gelöst werden.
- Bei einer herkömmlichen Leiterplatte mit eingebetteten elektronischen Bauteilen besteht jedoch eine hohe Wahrscheinlichkeit, dass sich Probleme bei der Wärmefreisetzung aufgrund des Einbettens elektronischer Bauteile, wie beispielsweise integrierten Schaltungen mit einer hohen Dichte, oder Probleme, wie Delaminierung, etc., auf den Ertrag auswirken und es Schwierigkeiten im Gesamtprozess gibt, welche die Herstellungskosten erhöhen. Daher wird eine Technologie erfordert, welche die Festigkeit zum Minimieren der Wölbung bei dünnen Leiterplatten und die Verbesserungen in der Wärmefreisetzungseigenschaft liefert.
- Der Prozess des Einbettens elektronischer Bauteile hat bisher eine Struktur involviert, bei welcher die elektronischen Bauteile in nur einer Seite des Kernsubstrats oder nur einer Seite der Aufbauschicht eingebettet sind, welche unweigerlich für das Biegen in einer Umgebung mit thermischer Beanspruchung anfällig ist. Es gibt folglich eine grundsätzliche Grenze zum Erhöhen der Anzahl an eingebetteten elektronischen Bauteilen.
- Beispiele in der verwandten Technik der Leiterplatte mit eingebetteten elektronischen Bauteilen enthalten zuerst ein Verfahren zum Verwenden eines Bands und einer Pressmasse zum Einbetten der elektronischen Bauteile, wie in
1 gezeigt. In dieser Erfindung wird flüssiges Epoxidmaterial beim Einbetten der Bauteile nach dem Ätzen eines Isolationssubstrates verwendet, um die thermische und mechanische Belastung zu verringern, welche durch die Unterschiede der Wärmeausdehnungskoeffizienten und Elastizitätskoeffizienten zwischen den eingebetteten elektronischen Bauteilen, wie beispielsweise integrierten Schaltungen, und dem Substrat verursacht werden. Es ist jedoch dadurch beschränkt, dass die Festigkeit und Wärmefreisetzungseigenschaft des Substrates selbst unverändert sind und, dass es eine asymmetrische Struktur involviert. - Ein zweites Beispiel enthält eine Erfindung, bei welcher Kondensatoren auf beide Seiten eines Kernsubstrates zum Stapeln mit einer höheren Dichte gestapelt sind. Dies berücksichtigt jedoch nur die Angelegenheit des Stapelns mit einer höheren Dichte, und ist darin beschränkt, dass es nicht die Wärmefreisetzungseigenschaft des Substrates berücksichtig und nicht die Biegefestigkeit durch das Bilden einer symmetrischen Struktur ergänzt.
- ZUSAMMENFASSUNG
- Aspekte der vorliegenden Erfindung wollen eine Leiterplatte mit eingebetteten Bauteilen und ein Herstellungsverfahren derselben liefern, welches die Festigkeit selbst mit einer geringeren Stärke als der eines herkömmlichen Kernsubstrates aufrechterhalten und die Anzahl an eingebetteten, elektronischen Bauteilen durch das Verbessern der Wärmefreisetzung erhöhen kann.
- Ein Aspekt der vorliegenden Erfindung liefert eine Leiterplatte mit eingebetteten elektronischen Bauteilen, welche eine Kernlage, ein auf einer Seite der Kernlage montiertes, erstes elektronisches Bauteil, ein auf der anderen Seite der Kernlage montiertes, zweites elektronisches Bauteil, welches das erste elektronische Bauteil überlappt, eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt, eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt, und ein Schaltungsmuster enthält, welches auf der Oberfläche der ersten Isolierschicht oder zweiten Isolierschicht gebildet ist.
- Es kann bevorzugt werden, dass die Kernlage ein Metallsubstrat sein kann, welches Aluminium (Al), Kupfer (Cu) oder rostfreies Stahl (SS) enthalten kann. Es kann bevorzugt werden, dass die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
- Es kann bevorzugt werden, dass das erste elektronische Bauteil und zweite elektronische Bauteil eine identische Größe und Form aufweisen. Es kann auch bevorzugt werden, dass das erste elektronische Bauteil und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch befestigt werden. Es kann bevorzugt werden, dass das erste elektronische Bauteil oder zweite elektronische Bauteil auf der Kernlage mittels eines dazwischen aufgetragenen Chipklebers befestigt ist.
- Die erste oder zweite Isolierschicht kann mindestens ein Prepreg (PPG), ein mit Gummi beschichtetes Kupfer (RCC) und einen Ajinomoto-Aufbaufilm (ABF) enthalten.
- In einer Ausführungsform kann die Leiterplatte zudem eine IVH (interstitielle Durchkontaktierung) enthalten, welche durch die erste Isolierschicht, zweite Isolierschicht und Kernlage dringt, wobei es bevorzugt werden kann, dass eine Kernöffnung, welche einen größeren Querschnitt als den der IVH aufweist, in der Kernlage gebildet ist, um zuzulassen, dass die IVH die Kernlage durchdringt. Eine Metallschicht kann vorzugsweise auf dem Innenumfang der IVH gebildet sein und die Metallschicht kann mit dem Schaltungsmuster elektrisch verbunden sein.
- Ein weiterer Aspekt der vorliegenden Erfindung liefert ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, welches Folgendes aufweist: (a) das Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage, (b) das Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, (c) das Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt, (d) das Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt, und (e) das Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
- In einer Ausführungsform kann das Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen zudem zwischen der Operation (b) des Stapelns der ersten Isolierschicht und der Operation (c) des Befestigens des zweiten elektrischen Bauteils das Kippen der Kernlage derart, dass die andere Seite der Kernlage gedreht wird zu einer Seite der Kernlage zu weisen, enthalten.
- Das Verfahren kann zudem das Perforieren von Abschnitten der Kernlage, um Kernöffnungen zu bilden, vor der Operation (d) des Stapelns der zweiten Isolierschicht und das Bilden der IVHs, welche die erste Isolationsschicht, zweite Isolationsschicht und Kernlage durchdringen, nach der Operation (d) des Stapelns der zweiten Isolationsschicht enthalten.
- Das Verfahren kann zudem das Bilden von ersten BVHs (blinden bzw. verdeckten Durchkontaktierungen) in der ersten Isolationsschicht in Übereinstimmung mit den Positionen der Elektroden des ersten elektronischen Bauteils und Bilden von zweiten BVHs in der zweiten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des zweiten elektronischen Bauteils nach der Operation (d) des Stapelns der zweiten Isolierschicht enthalten.
- Noch ein anderer Aspekt der vorliegenden Erfindung liefert ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, welches (a) das Befestigen eines ersten elektronischen Bauteils auf einer Seite einer Kernlage und Befestigen eines zweiten elektrischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt, (b) das Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, und Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt, und (c) das Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht enthält.
- In einer Ausführungsform kann das Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen zudem das Perforieren von Abschnitten der Kernlage zum Bilden von Kernöffnungen vor der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht und das Bilden von IVHs, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringen, nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht enthalten.
- Das Verfahren kann zudem das Bilden von ersten BVHs (verdeckten Durchkontaktierungen) in der ersten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des ersten elektronischen Bauteils und das Bilden von zweiten BVHs in der zweiten Isolierschicht in Übereinstimmung mit den Positionen der Elektroden des zweiten elektronischen Bauteils nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht enthalten.
- Die Kernlage kann ein Metallsubstrat sein, welches Aluminium (Al), Kupfer (Cu) oder rostfreies Stahl (SS) enthalten kann. Es kann bevorzugt werden, dass die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
- Es kann bevorzugt werden, dass das erste und zweite elektronische Bauteil eine identische Größe und Form aufweisen. Es kann auch bevorzugt werden, dass das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch befestigt sind. Es kann bevorzugt werden, dass das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines dazwischen aufgetragenen Chipklebers befestigt ist.
- Die erste oder zweite Isolierschicht kann ein Prepreg (PPG) oder ein Ajinomoto-Aufbaufilm (ABF) sein, wobei das Schaltungsmuster durch das Stapeln einer Kupferfolienschicht auf die Oberfläche der ersten oder zweiten Isolierschicht gebildet sein kann. Es kann bevorzugt werden, dass die erste und zweite Isolierschicht ein RCC sind.
- Vorzugsweise können die Kernöffnungen größere Querschnitte als die der IVHs aufweisen, um zuzulassen, dass die IVHs die Kernlage durchdringen. Es kann bevorzugte werden, dass die Metallschicht auf dem Innenumfang der IVH gebildet ist und, dass die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
- Eine Plattierungsschicht kann auf der Oberfläche der ersten BVHs und zweiten BVHs gebildet sein. Das Verfahren kann zudem das Stapeln einer Isolierschicht und Plattierungsschicht auf das Schaltungsmuster und das Bilden einer Außenschichtschaltung auf der Plattierungsschicht enthalten.
- Zusätzliche Aspekte und Vorteile der vorliegenden Erfindung werden teilweise in der folgenden Beschreibung dargelegt und teilweise aus der Beschreibung offensichtlich sein oder können durch die Praxis der vorliegenden Erfindung erfahren werden.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen nach dem Stand der Technik. -
2 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung. -
3 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer zweiten offenbarten Ausführungsform der vorliegenden Erfindung. -
4 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer dritten offenbarten Ausführungsform der vorliegenden Erfindung. -
5 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. -
6 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. -
7 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. -
8 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. - DETAILLIERTE BESCHREIBUNG
- Bestimmte Ausführungsformen der vorliegenden Erfindung werden unten in Bezug auf die beiliegenden Zeichnungen detaillierter beschrieben werden. In der Beschreibung werden in Bezug auf die beiliegenden Zeichnungen gleichen Teilen oder Teilen, welche in Übereinstimmung sind, ungeachtet der Figurennummer die gleichen Bezugszahlen gegeben und redundante Erläuterungen derselben ausgelassen.
-
2 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung. - In
2 sind ein Kernsubstrat1 , eine Kernlage10 , Kernöffnungen12 , ein erstes elektronisches Bauteil20 , ein zweites elektronisches Bauteil30 , ein Chipkleber22 ,32 , eine erste Isolierschicht40 , IVHs42 , eine zweite Isolierschicht50 , Schaltungsmuster60 , BVHs62 und Außenschichtschaltungen70 veranschaulicht. - Ein Merkmal der vorliegenden Erfindung ist die Struktur des Kernsubstrates
1 , bei welcher mehrere elektronische Bauteile eingebettet sind, während die Symmetrie in Bezug auf die Kernlage aufrechterhalten wird, um Komplikationen beim Einführen von Materialien zu verringern, welche zuvor im Herstellungsprozess für eine Leiterplatte mit eingebetteten Bauteilen nicht verwendet wurden, die mechanische Festigkeit selbst mit einer Stärke gleich oder kleiner als im Stand der Technik verwendeten Stärken aufrechtzuerhalten und die Effizienz bei der Wärmefreisetzung zu verbessern. - Die Struktur des Kernsubstrates weist basierend auf einer Ausführungsform der vorliegenden Erfindung einen Gesamtbetrag von drei Metallschichten auf, welche durch Folgendes gebildet sind: Bilden von Öffnungen, welche von den IVHs
42 isoliert sind, in der Kernalge10 , welche aus einem Metallblech, wie beispielsweise Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder einem dünnen, kupferkaschierten Schichtstoff (CCL) besteht; Befestigen eines elektronischen Bauteils, wie beispielsweise einem aktiven oder passiven Bauteil, in Form eines Chips auf der Kernlage10 und danach Stapeln eines Materials, wie beispielsweise RCC, etc.; und wieder Befestigen eines elektronischen Bauteils auf der gegenüberliegenden Seite der Kernlage10 und Stapeln von RCC, etc. - Die verbessert nicht nur die Wärmeleitfähigkeit des Kernsubstrates
1 , sondern lässt auch ein minimiertes Biegen in einer Umgebung mit thermischer Beanspruchung und eine verbesserte Strukturfestigkeit des dünnen Substrates zu, da die elektronischen Bauteile in einer symmetrischen Struktur in Bezug auf die Kernlage10 befestigt sind. - Die Beschreibung, dass die elektronischen Bauteile aus einer symmetrischen Struktur in Ausführungsformen der vorliegenden Erfindung bestehen, bedeutet jedoch nicht nur, dass identische elektronische Bauteile in einer perfekten, mathematischen Symmetrie befestigt sind, sondern eher, dass es im Vergleich zu der Struktur eines herkömmlichen Kernsubstrates mehr Symmetrie gibt. Es sollte durch jemanden mit technischen Fähigkeiten eingesehen werden, dass die vorliegende Erfindung nicht auf den Fall beschränkt ist, in welchem zwei elektronischen Bauteile, welche auf beiden Seiten der Kernlage
10 befestigt sind, eine identische Größe aufweisen, sondern eher jene Fälle umfasst, in welchen die Bauteile überlappen, um die Strukturfestigkeit zu demonstrieren. - Eine Leiterplatte basierend auf einer ersten offenbarten Ausführungsform der vorliegenden Erfindung besteht aus einer Kernlage
10 , einem ersten elektronischen Bauteil20 und einem zweiten elektronischen Bauteil30 , welche auf beiden Seiten der Kernlage10 befestigt sind, Isolierschichten, welche gestapelt sind, um die elektronischen Bauteile zu bedecken, und Schaltungsmustern60 , welche auf den Oberflächen der Isolierschichten gebildet sind, wobei das erste elektronische Bauteil20 und zweite elektronische Bauteil30 befestigt sind, um voneinander überlappt zu werden. - D.h., diese Ausführungsform weist elektronische Bauteile auf, welche auf beiden Seiten der Kernlage
10 derart befestigt sind, dass sie einander überlappen, um das Biegeereignis asymmetrischer Strukturen zu minimieren und die Strukturfestigkeit zu erhöhen. - Um folglich die Strukturfestigkeit des Substrates zu erhöhen, kann erwünscht werden ein Metallsubstrat für die Kernlage
10 zu verwenden, auf dessen beiden Seiten die elektronischen Bauteile zu befestigen sind, wobei ein Material, wie beispielsweise Aluminium (Al), Kupfer (Cu) oder rostfreier Stahl (SS), etc., verwendet werden kann. Es kann auch ein dünner, kupferkaschierter Schichtstoff (CCL) innerhalb eines Bereiches verwendet werden, welcher Strukturfestigkeit gewährleistet. - Da die Kernlage
10 Funktionen nicht nur zum Erhöhen der Strukturfestigkeit des Substrates, sondern auch zum effektiven Freisetzen von Wärme aufweist, wird erwünscht ein geeignetes Material in Anbetracht von sowohl Festigkeit als auch Wärmeleitfähigkeit auszuwählen. - Theoretisch ist es am besten, wenn das erste elektronische Bauteil
20 und zweite elektronische Bauteil30 , welche auf beiden Seiten der Kernlage10 befestigt sind, eine identische Größe und Form aufweisen und in Bezug auf die Kernlage10 symmetrisch befestigt sind. Da ein Aspekt der vorliegenden Erfindung ist das Biegeereignis einer asymmetrischen Struktur zu minimieren, welches durch das Befestigen der elektronischen Bauteile auf nur einer Seite des herkömmlichen Kernsubstrates verursacht wird, ist die vorliegende Erfindung jedoch nicht auf das symmetrische Befestigen von identischen elektronischen Bauteilen in einem mathematischen Sinn beschränkt, und es ist offensichtlich, dass diese Fälle des Befestigens von elektronischen Bauteilen auf beiden Seiten einer Kernlage10 in einer im Wesentlichen symmetrischen Struktur zum Demonstrieren von Festigkeit auch enthalten sind. - Die elektronischen Bauteile können auf der Kernlage
10 mittels eines Chipklebers22 ,32 befestigt werden, welcher dazwischen aufgetragen wird. Die vorliegende Erfindung ist jedoch nicht auf das Verwenden eines Chipklebers22 ,32 zum Befestigen der elektronischen Bauteile auf dem Substrat beschränkt und andere Verfahren können offensichtlich innerhalb eines Bereiches angewendet werden, welcher jemanden mit technischen Fähigkeiten offensichtlich ist. - Ein typischer Chipkleber
22 ,32 verwendet ein auf Epoxid basiertes Harz. Nach dem Verteilen des Chipklebers22 ,32 auf der Kernlage10 und dem Positionieren der elektronischen Bauteile auf derselben, wird der Chipkleber22 ,32 durch das Anwenden von Wärme derart ausgehärtet, dass die elektronischen Bauteile auf der Kernlage10 befestigt sind. - Daher wirkt sich die Thixotropie des Chipklebers
22 ,32 auf die Ausrichtung und Position der elektronischen Bauteile auf, welche auf dem Chipkleber22 ,32 positioniert sind. In Ausführungsformen der Erfindung wird ein Chipkleber22 ,32 mit einer hohen Thixotropie verwendet, damit die Stärke des zwischen dem elektronischen Bauteil und Substrat positionierten Chipklebers22 ,32 gleichmäßig ist und das elektronische Bauteil in einer erwünschten Position stabil ausgerichtet ist. - Wenn das Material des Chipklebers
22 ,32 etc., welcher zum Befestigen der elektronischen Bauteile verwendet wird, nahe einer Flüssigkeit ist, kann zwar bevorzugt werden, dass ein Material mit Thixotropie (hoch im Indexwert) verwendet wird, aber Vorsicht wird erfordert, da die Oberflächenenergie während dem Montieren eine mechanische Belastung an den elektronischen Bauteilen anlegen kann. - Um die Thixotropie zu erhöhen kann SiO2 als Füllstoff bzw. Streckmittel zum herkömmlichen auf Epoxid basierenden Harz hinzugefügt werden, aber die vorliegende Erfindung ist nicht auf das Verwenden von Chipkleber
22 ,32 beschränkt, welcher ein SiO2-Streckmittel enthält, und es ist offensichtlich, dass jede Zusammensetzung innerhalb eines jemanden mit technischen Fähigkeiten offensichtlichen Bereiches verwendet werden kann, welche eine hohe Thixotropie liefert. - Nach dem Verteilen des Chipklebers
22 ,32 auf der Kernlage10 und Positionieren der elektronischen Bauteile wird Wärme am Chipkleber22 ,32 zum Aushärten angewendet, wodurch die elektronischen Bauteile an der Kernlage10 befestigt werden. Da in bestimmten Ausführungsformen der Erfindung ein Metallsubstrat als Kernlage10 verwendet wird, welches eine bessere Wärmeleitfähigkeit aufweist, kann der Chipkleber22 ,32 leichter als im Stand der Technik durch das Anwenden von Wärme am Metallsubstrat ausgehärtet werden. - D.h., das auf bestimmten Ausführungsformen der Erfindung basierende Metallsubstrat kann beim Positionieren der elektronischen Bauteile unter Verwendung des Chipklebers
22 ,32 verwendet werden. Da Wärme leicht durch das Metallsubstrat nicht nur nach dem Positionieren der elektronischen Bauteile auf dem Chipkleber22 ,32 , sondern auch bei Bedarf vor dem Verteilen des Chipklebers22 ,32 und Positionieren der elektronischen Bauteile leicht übertragen werden kann, kann insbesondere das Ausmaß, zu welchem der Chipkleber22 ,32 ausgehärtet wird, für eine Wirkung des Verbesserns des Positionierens der elektronischen Bauteile leicht eingestellt werden. - Beim Verwenden eines Chipklebers
22 ,32 mit einer besseren Thixotropie, wie oben beschrieben wurde, kann indessen ein Härtemittel innerhalb eines Bereiches, welcher jemanden mit technischen Fähigkeiten offensichtlich ist, zum Ermöglichen des Aushärtens durch Wärme verwendet werden. - Durch folglich das Erhitzen des Metallsubstrates zum Aushärten des Chipverbundklebers nach dem Positionieren der elektronischen Bauteile unter Verwendung eines hoch thixotropen Chipklebers
22 ,32 , wird der Positionierprozess für die elektronischen Bauteile verbessert, welche auf der Leiterplatte montiert sind. - Nach dem Montieren der elektronischen Bauteile werden die Isolationsschichten, wie beispielsweise aus Prepreg (PPG), mit Gummi beschichteten Kupfer (RCC) oder Ajinomoto-Aufbaufilm (ABF), etc., gestapelt. Nach dem Stapeln der Isolationsschichten kann ein Additiv- oder Subtraktiv-Verfahren angewendet werden, um Schaltungsmuster
60 zu bilden. Die oben erwähnten Verfahren können wiederholt werden, um eine vielschichtige Leiterplatte zu bilden. - Wie oben beschrieben wurde, werden Schaltungsmuster
60 auf den Oberflächen der Isolierschichten gebildet und zur elektrischen Verbindung zwischen den Schaltungsmustern60 , welche auf beiden Seiten des Kernsubstrates1 gebildet sind, IVHs42 gebildet, welche die erste Isolierschicht40 , zweite Isolierschicht50 und Kernlage10 durchdringen. - Da ein elektrisch leitfähiges Element, wie beispielsweise ein Metallsubstrat oder CCL, etc., für die Kernlage
10 basierend auf einer Ausführungsform der vorliegenden Erfindung verwendet wird, erzeugt das Bilden von IVHs42 , welche die Kernlage10 mittels Bohren, etc., durchdringen, und das Bilden von Metallschichten, wie beispielsweise Plattieren, etc., auf den Innenumfängen der IVHs42 ein Risiko des Kurzschließens zwischen den IVHs42 und der Kernlage10 . Um dies zu verhindern, kann erwünscht werden Kernöffnungen12 im Voraus zu bilden, welche derart größere Querschnitte als die der IVHs42 aufweisen, dass sie zulassen, dass die IVHs42 die Kernlage10 durchdringen. - Die Kernöffnungen
12 können in der Kernlage10 vor dem Befestigen der elektronischen Bauteile oder nach dem Befestigen der elektronischen Bauteile und vor dem Stapeln der Isolierschichten gebildet werden. - An sich wird in der ersten offenbarten Ausführungsform eine vielschichtige BGA- (Kugelgitteranordnungs-) Platte durch das Montieren der elektronischen Bauteile auf beiden Seiten der Kernlage
10 und Stapeln der Isolierschichten zum Bilden des Kernsubstrates1 , Bilden zusätzlicher Außenschichtschaltungen70 darauf und danach Durchführen der Prozesse des Beschichtens mit Lötabdecklack (SR), der Oberflächenbehandlung und Lotkugelanbringung, etc., gebildet. - Für eine Leiterplatte mit eingebetteten elektronischen Bauteilen sind die Kosten der eingebetteten elektronischen Bauteile im Allgemeinen viel höher als die Kosten des Substrates, während ein Fehler in einem eingebetteten Bauteil die gesamte Platte unbrauchbar macht. Daher kann es bezüglich der Wirtschaftlichkeit effizienter sein Ausführungsformen der vorliegenden Erfindung an BGA-Platten, deren Fokus auf einer hohen Dichte liegt, als an regulären, vielschichtigen Leiterplatten anzuwenden.
-
3 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer zweiten offenbarten Ausführungsform der vorliegenden Erfindung. In3 sind ein Kernsubstrat1 , eine Kernlage10 , Kernöffnungen12 , ein erstes elektronisches Bauteil20 , ein zweites elektronisches Bauteil30 , Chipkleber22 ,32 , eine erste Isolierschicht40 , IVHs42 , eine zweite Isolierschicht50 , Schaltungsmuster60 und BVHs62 veranschaulicht. - Im Gegensatz zur ersten offenbarten Ausführungsform werden in der zweiten offenbarten Ausführungsform die Prozesse des Beschichtens mit Lötabdecklack (SR), der Oberflächenbehandlung und Lotkugelanbringung, etc., sofort nach dem Bilden des Kernsubstrates
1 durchgeführt, um eine BGA- (Kugelgitteranordnungs-) Platte mit einem Gesamtbetrag von zwei Schaltungsmustern60 zu bilden. - Solch ein Fall des Durchführens der Oberflächenbehandlung direkt auf dem Kernsubstrat
1 ohne das Bilden mehrschichtiger Schaltungen, kann am neusten Gebiet des PoP- (Package on Package- bzw. Gehäuse auf einem Gehäuse-) Speichers angewendet werden, bei welchem eine hohe Dichte und Verringerung der Stärke erfordert werden. Mit einem herkömmlichen PoP-Speicher bestand ein Problem einer erhöhten Stärke aufgrund des Stapelns, und mit der Stärkenverringerung, welche ein wichtiges Thema bei einem dünnen Mobiltelefon, etc., wird, welches eines der Anwendungsgebiete von PoP ist, können Ausführungsformen der vorliegenden Erfindung eine Lösung zum Verringern der Stärke während dem Einbetten elektronischer Bauteile im Substrat liefern. -
4 ist eine Querschnittsansicht einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf einer dritten offenbarten Ausführungsform der vorliegenden Erfindung. In4 sind ein Kernsubstrat1 , eine Kernlage11 , Kernöffnungen12 , ein erste elektronisches Bauteil20 , ein zweites elektronisches Bauteil30 , ein Chipkleber22 ,32 , eine erste Isolierschicht40 , IVHs42 , eine zweite Isolierschicht50 , Schaltungsmuster60 und BVHs62 veranschaulicht. - Im Gegensatz zur ersten und zweiten offenbarten Ausführungsform wird in der dritten offenbarten Ausführungsform eine dünne Schicht eines kupferkaschierten Schichtstoffes (CCL) für die Kernlage
11 verwendet. Wie in4 veranschaulicht, ist die vorliegende Erfindung nicht auf das Verwenden eines Metallsubstrates für die Kernlage11 beschränkt und andere Substrate, wie beispielsweise ein kupferkaschierter Schichtstoff, etc., welcher die Biegefestigkeit in einer Wärme freisetzenden Umgebung und Umgebung mit thermischen Beanspruchungen aufrechterhält, können offensichtlich innerhalb eines jemanden mit technischen Fähigkeiten offensichtlichen Bereiches verwendet werden. -
5 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht, und6 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der ersten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. In6 sind eine Kernlage10 , Kernöffnungen12 , ein erstes elektronisches Bauteil20 , ein zweites elektronisches Bauteil30 , ein Chipkleber22 ,32 , eine erste Isolierschicht40 , IVHs42 , eine zweite Isolierschicht50 , Schaltungsmuster60 , BVHs62 und Außenschichtschaltungen70 veranschaulicht. - Zum Herstellen einer Leiterplatte, welche durch das symmetrische Einbetten elektronischer Bauteile auf beiden Seiten einer Kernlage
10 , wie oben beschrieben wurde, eine verbesserte Festigkeit gegen Biegen aufweist und ein Stapeln mit einer höheren Dichte zulässt, wird zuerst das erste elektronische Bauteil20 auf einer Seite der Kernlage10 montiert (100 ), wie bei (a) in6 , und eine erste Isolierschicht40 zum Bedecken des ersten elektronischen Bauteils20 gestapelt (110 ), wie bei (b) der6 . - Ein Aspekt der vorliegenden Erfindung ist die Biegefestigkeit und Wärmefreisetzungseigenschaft einer Leiterplatte mit eingebetteten Bauteilen zu verbessern, und, wie oben beschrieben wurde, kann ein Metallsubstrat aus Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder ein dünner, kupferkaschierter Schichtstoff (CCL) für die Kernlage
10 innerhalb eines Bereiches verwendet werden, welcher Strukturfestigkeit gewährleistet. - Da ein elektronisches Bauteil montiert und eine Isolierschicht üblicherweise gestapelt wird, wobei die Kernlage
10 auf einer Versteifung platziert ist, wird das Stapeln der ersten Isolierschicht40 durch einen Prozess des Kippens der Kernlage10 gefolgt (120 ), wie bei (c) der6 , um das zweite elektronische Bauteil30 auf der anderen Seite der Kernlage10 zu montieren. - Wenn das elektronische Bauteil auf der anderen Seite der Kernlage
10 ohne das Drehen der Kernlage10 wie beispielsweise durch das Verwenden einer Aufspannvorrichtung, etc., befestigt werden kann, welche insbesondere für diesen Zweck ausgebildet wurde, kann der Prozess des Kippens der Kernlage10 natürlich ausgelassen werden. In diesem Fall kann das Befestigen der elektronischen Bauteile und das Stapeln der Isolierschichten gleichzeitig auf beiden Seiten der Kernlage10 durchgeführt werden, wie unten erörtert werden wird. - Nach dem Drehen der Kernlage
10 , wird das zweite elektronische Bauteil30 auf der anderen Seite der Kernlage10 befestigt (130 ), wie bei (d) der6 , und die zweite Isolierschicht50 gestapelt (140 ), um das zweite elektronische Bauteil30 zu bedecken, wie bei (e) der6 . Das zweite elektronische Bauteil30 ist montiert, um das erste elektronische Bauteil20 zu überlappen und folglich eine Struktur zu bilden, bei welcher die elektronischen Bauteile symmetrisch angeordnet sind, wodurch die Festigkeit gegen die Biegebeanspruchungen verbessert wird, wie oben beschrieben wurde. - Zwar kann es zum symmetrischen Einbetten der elektronischen Bauteile in Bezug auf die Kernlage
10 am bevorzugtesten sein, dass das erste elektronische Bauteil20 und zweite elektronische Bauteil30 eine identische Größe und Form aufweisen, aber die vorliegende Erfindung ist nicht auf die Symmetrie eines mathematischen Sinnes beschränkt, wie oben erörtert wurde. - Die elektronischen Bauteile werden mittels eines Chipklebers
22 ,32 auf der Kernlage10 befestigt, welcher dazwischen aufgetragen wird, wobei das Verwenden eines Produkts mit einer hohen Thixotropie die elektronischen Bauteile stabil in den erwünschten Positionen zum verbesserten Positionieren ausrichten kann. - Folglich lässt das Einbetten der elektronischen Bauteile durch das Montieren der elektronischen Bauteile auf der Kernlage
10 und Bedecken mit den Isolierschichten im Vergleich zum herkömmlichen Prozess des Perforierens von Abschnitten eines Kernsubstrates zum Bilden von Hohlräumen und danach Einbetten der elektronischen Bauteile in den Hohlräumen einen verkürzten Prozess zu. Schaltungsmuster60 können auch auf Abschnitten ausgebildet sein, an welchen Schaltungsmuster60 wegen den Hohlräumen im Stand der Technik nicht ausgebildet sein hätten können, damit die Verdrahtungsdichte erhöht ist. - Materialien, wie beispielsweise Prepreg (PPG), ABF, etc., können für die Isolierschichten verwendet werden und Kupferfolienschichten werden durch Plattieren, etc., auf die Isolierschichten gestapelt, damit der anschließende Prozess des Bildens der Schaltungsmuster
60 angewendet werden kann. Indessen können die Schaltungsmuster60 mit einer höheren Effizienz beim Verwenden von RCC für die Isolierschichten gebildet werden, da der Prozess des Stapelns der Kupferfolienschichten ausgelassen werden kann. - Um die auf den Oberflächen der Isolierschichten gebildeten Schaltungsmuster
60 elektrisch zu verbinden, sind IVHs42 gebildet (150 ), welche die erste Isolierschicht40 , zweite Isolierschicht50 und Kernlage10 durchdringen, wie bei (f) der6 . Da Metallschichten auf den Innenumfängen der IVHs42 gebildet sind, kann ein Risiko des elektrischen Kurzschließens zwischen der Kernlage10 , welche ein leitendes Element, wie beispielsweise ein Metallsubstrat, etc., verwendet, und den IVHs42 bestehen. - Folglich sind Abschnitte der Kernlage
10 perforiert, wie bei (c) der6 , und Kernöffnungen12 im Voraus gebildet (122 ), welche größere Querschnitte als die IVHs42 aufweisen, um die IVHs42 durch die Kernlage10 dringen zu lassen. - Die Kernöffnungen
12 sind in Übereinstimmung mit den Positionen, an welchen die IVHs42 zu bilden sind, und mit Querschnitten gebildet, welche größer als die der IVHs42 sind, damit die IVHs42 ohne Kontakt passieren können, wodurch die IVHs42 und die Kernlage10 elektrisch isoliert sind. - Wie bei (h) der
6 , sind schließlich Schaltungsmuster60 auf den Oberflächen der ersten Isolierschicht40 und/oder zweiten Isolierschicht50 gebildet (170 ), um das Kernsubstrat1 zu vollenden. Ein herkömmliches Additiv-Verfahren oder Subtraktiv-Verfahren kann am Verfahren zum Bilden eines Schaltungsmusters60 auf der Oberfläche einer Isolierschicht angewendet werden. - Um die Schaltungsmuster
60 und elektronischen Bauteile elektrisch anzuschließen, sind BVHs (verdeckte Durchkontaktierungen)62 in den Isolierschichten in Übereinstimmung mit den Positionen der Elektroden der elektronischen Bauteile, wie bei (g) der6 , vor dem Bilden der Schaltungsmuster60 gebildet. Die elektrische Verbindung zwischen den Elektroden der elektronischen Bauteile und den Schaltungsmustern60 wird durch das Durchführen des Plattierens, etc., auf den Oberflächen der BVHs62 während dem Prozess des Bildens der Schaltungsmuster60 implementiert. D.h., erst werden BVHs62 in der ersten Isolierschicht40 in Übereinstimmung mit der Position des ersten elektronischen Bauteils20 und zweite BVHs62 in der zweiten Isolierschicht50 in Übereinstimmung mit der Position des zweiten elektronischen Bauteils30 gebildet (160 ). - Das Kernsubstrat
1 bestimmter Ausführungsformen der vorliegenden Erfindung wird durch das Montieren elektronischer Bauteile auf beiden Seiten einer Kernlage10 , das Stapeln von Isolierschichten darauf und dann das Bilden von Schaltungsmustern60 auf den Oberflächen der Isolierschichten vollendet, während anschließende Prozesse des weiteren Stapelns von Isolierschichten und Kupferfolienschichten auf die Schaltungsmuster60 und Bildens der Außenschichtschaltungen70 auf den Kupferfolienschichten durchgeführt werden können, um eine vielschichtige Leiterplatte herzustellen. -
7 ist ein Ablaufplan, welcher ein Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht, und8 ist ein Ablaufplan, welcher einen Prozess zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen basierend auf der zweiten offenbarten Ausführungsform der vorliegenden Erfindung veranschaulicht. In8 sind eine Kernlage10 , Kernöffnungen12 , ein erstes elektronisches Bauteil20 , ein zweites elektronisches Bauteil30 , ein Chipkleber22 ,32 , eine erste Isolierschicht40 , IVHs42 , eine zweite Isolierschicht50 , Schaltungsmuster60 und BVHs62 veranschaulicht. - Im Gegensatz zur ersten offenbarten Ausführungsform ist ein Merkmal der zweiten offenbarten Ausführungsform, dass die elektronischen Bauteile gleichzeitig auf beiden Seiten der Kernlage
10 montiert werden. In Bezug auf die Kernlage10 entspricht eine Seite einer Oberseite und die andere Seite einer Unterseite, so dass ein Verfahren zum Montieren elektronischer Bauteile auf die Unterseite ohne Drehen der Kernlage10 innerhalb eines Bereiches, welcher jemandem mit technischen Fähigkeiten offensichtlich ist, wie beispielsweise das Verwenden einer Aufspannvorrichtung erfordert wird, welche speziell für diesen Zweck ausgebildet wurde. - Zum Herstellen einer Leiterplatte basierend auf der zweiten offenbarten Ausführungsform, wird erst das erste elektronische Bauteil
20 auf einer Seite der Kernlage10 und dann das zweite elektronische Bauteil300 auf der anderen Seite der Kernlage10 montiert, um das erste elektronische Bauteil20 zu überlappen (200 ), wie bei (a) der8 . - Um die Strukturfestigkeit und Wärmefreisetzungseigenschaft der Leiterplatte zu erhöhen, wird ein Metallsubstrat, wie beispielsweise aus Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS), etc., oder ein dünner, kupferkaschierter Schichtstoff (CCL) für die Kernlage
10 verwendet. - Um das Biegeereignis in der Umgebung mit thermischer Beanspruchung zu minimieren, welche während dem Herstellungsprozess einer Leiterplatte erzeugt wird, kann erwünscht werden, dass das erste elektronische Bauteil
20 und zweite elektronische Bauteil30 eine identische Größe und Form aufweisen und in Bezug auf die Kernlage10 symmetrisch montiert werden. Es ist für jemanden mit technischen Fähigkeiten jedoch offensichtlich, dass die Größen, Formen und Befestigungspositionen der elektronischen Bauteile innerhalb eines Bereiches einer im Wesentlichen symmetrischen Struktur variieren können, welche Strukturfestigkeit gewährleistet. - Die elektronischen Bauteile werden auf der Kernlage
10 mittels eines Chipklebers22 ,32 montiert, welcher dazwischen aufgetragen wird, wobei ein Chipkleber22 ,32 mit einer hohen Thixotropie zum Verbessern des Positionierens der montierten elektronischen Bauteile erwünscht sein kann. - Wie oben beschrieben wurde, werden zum Implementieren der elektrischen Verbindung zwischen den IVHs
42 und der Kernlage10 Abschnitte der Kernlage10 an Stellen perforiert, an welchen die IVHs42 zu bilden sind, um Kernöffnungen12 mit Querschnitten zu erzeugen, welche größer als die der IVHs42 sind. - Als nächstes wird, wie bei (b) der
8 die erste Isolierschicht40 auf eine Seite der Kernlage10 gestapelt, um das erste elektronische Bauteil20 bedecken, und die zweite Isolierschicht50 auf die andere Seite der Kernlage10 gestapelt, um das zweite elektronische Bauteil30 bedecken (210 ). - Materialien, wie beispielsweise Prepreg (PPG), ABF, etc., können für die Isolierschichten verwendet werden und Kupferfolienschichten werden auf den Isolierschichten durch Plattieren, etc., gebildet, um das Bilden der Schaltungsmuster
60 zuzulassen. Indessen können die Schaltungsmuster60 mit einer höheren Effizienz gebildet werden, wenn RCC für die Isolierschichten verwendet wird, da der Prozess des Stapelns der Kupferfolienschichten ausgelassen werden kann. - Wie bei (c) der
8 , werden als nächstes IVHs42 gebildet, welche die erste Isolierschicht40 , zweite Isolierschicht50 und Kernlage10 durchdringen, und Metallschichten auf den Innenumfängen der IVHs42 durch Plattieren, etc., zur elektrischen Verbindung zwischen den Schaltungsmustern60 gebildet (220 ). - Vor dem Bilden der Schaltungsmuster
60 auf den Oberflächen der Isolierschichten, werden erste BVHs (verdeckte Durchkontaktierungen)62 in der ersten Isolierschicht40 in Übereinstimmung mit den Positionen der Elektroden der ersten elektronischen Bauteile20 und zweite BVHs62 in der zweiten Isolierschicht50 in Übereinstimmung mit den Positionen der Elektroden der zweiten elektronischen Bauteile30 gebildet (230 ), wie bei (d) der8 , um den elektrischen Anschluss zwischen den Schaltungsmustern60 und eingebetteten elektrischen Bauteilen zu implementieren. Metallschichten sind durch das Plattieren auf den Oberflächen der BVHs62 gebildet, um die elektronischen Bauteile und Schaltungsmuster60 elektrisch anzuschließen. - Wie bei (e) der
8 , werden schließlich die Schaltungsmuster60 auf den Oberflächen der Isolierschichten gebildet, um das Kernsubstrat1 zu vollenden (240 ). Wie oben beschrieben wurde, können zum Herstellen einer vielschichtigen Leiterplatte zusätzliche Isolierschichten und Kupferfolienschichten auf die Schaltungsmuster60 gestapelt werden, wobei Außenschichtschaltungen70 auf den Kupferfolienschichten gebildet sind. - Nach bestimmten Aspekten der Erfindung, die oben dargestellt wurde, wird die Dichte der Leiterplatte mit den eingebetteten Bauteilen verbessert, da eine Vielzahl an elektronischen Bauteilen gleichzeitig eingebettet wird, und die Wärmefreisetzungseigenschaft und mechanische Festigkeit einschließlich der erhöhten Biegefestigkeit in einer Umgebung mit thermischer Beanspruchung verbessert, da die elektronischen Bauteile auf beiden Seiten einer Kernlage montiert werden, welche ein Metallsubstrat ist.
- Da der Prozess zum Bilden von Hohlräumen beim Prozess des Einbettens der elektronischen Bauteile ausgelassen wird, wird der Prozess auch verkürzt und die Schaltungsmuster können in Abschnitten ausgebildet sein, in welchen es in Stand der Technik Hohlräume gab, um die Verdrahtungsdichte zu verbessern.
- Zudem können der entsprechende BVH-Prozess und Prozess, wie beispielsweise Plattieren, für die zwei elektronischen Bauteile, welche auf beiden Seiten der Kernlage montiert sind, durch integrierte Prozesse durchgeführt werden, um die Prozesseffizienz zu verbessern und Kosten zu verringern.
- Zwar wurde die vorliegende Erfindung in Bezug auf bestimmte Ausführungsformen beschrieben, aber es sollte eingesehen werden, dass verschiedene Änderungen und Modifikationen durch jemanden mit technischen Fähigkeiten erfolgen können, ohne vom Wesen und Bereich der vorliegenden Erfindung abzuweichen, welche durch die beiliegenden Ansprüche und die Äquivalente derselben definiert ist.
Claims (29)
- Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei die Leiterplatte Folgendes aufweist: eine Kernlage; ein erstes elektronisches Bauteil, welches auf einer Seite der Kernlage montiert ist; ein zweites elektronisches Bauteil, welches auf der anderen Seite der Kernlage montiert ist und das erste elektronische Bauteil überlappt; eine erste Isolierschicht, welche auf eine Seite der Kernlage gestapelt ist und das erste elektronische Bauteil bedeckt; eine zweite Isolierschicht, welche auf die andere Seite der Kernlage gestapelt ist und das zweite elektronische Bauteil bedeckt; und ein Schaltungsmuster, welches auf einer Oberfläche der ersten oder zweiten Isolierschicht gebildet ist.
- Leiterplatte nach Anspruch 1, wobei die Kernlage ein Metallsubstrat ist.
- Leiterplatte nach Anspruch 2, wobei das Metallsubstrat Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS) enthält.
- Leiterplatte nach Anspruch 1, wobei die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
- Leiterplatte nach Anspruch 1, wobei das erste und zweite elektronische Bauteile eine identische Größe und Form aufweisen.
- Leiterplatte nach Anspruch 1, wobei das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch montiert sind.
- Leiterplatte nach Anspruch 1, wobei das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines Chipklebers montiert ist, welcher dazwischen aufgetragen wird.
- Leiterplatte nach Anspruch 1, wobei die erste oder zweite Isolierschicht mindestens ein Prepreg (PPG), mit Gummi beschichteten Kupfer (RCC) oder Anjinomoto-Aufbaufilm (ABF) enthält.
- Leiterplatte nach Anspruch 1, welche zudem eine IVH (interstitielle Durchkontaktierung) aufweist, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, wobei eine Kernöffnung mit einem Querschnitt, welcher größer als der der IVH ist, in der Kernlage derart gebildet ist, um zuzulassen, dass die IVH die Kernlage durchdringt.
- Leiterplatte nach Anspruch 9, wobei eine Metallschicht auf einem Innenumfang der IVH gebildet und die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
- Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei das Verfahren Folgendes aufweist: (a) Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage; (b) Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt; (c) Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt; (d) Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil bedeckt; und (e) Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
- Verfahren zum Herstellen einer Leiterplatte mit eingebetteten elektronischen Bauteilen, wobei das Verfahren Folgendes aufweist: (a) Montieren eines ersten elektronischen Bauteils auf einer Seite einer Kernlage und Montieren eines zweiten elektronischen Bauteils auf der anderen Seite der Kernlage derart, dass das zweite elektronische Bauteil das erste elektronische Bauteil überlappt; (b) Stapeln einer ersten Isolierschicht auf eine Seite der Kernlage derart, dass die erste Isolierschicht das erste elektronische Bauteil bedeckt, und Stapeln einer zweiten Isolierschicht auf die andere Seite der Kernlage derart, dass die zweite Isolierschicht das zweite elektronische Bauteil überlappt; und (c) Bilden eines Schaltungsmusters auf einer Oberfläche der ersten oder zweiten Isolierschicht.
- Verfahren nach Anspruch 11, welches zudem das Kippen der Kernlage derart, dass die andere Seite der Kernalge gedreht wird, um zu einer Seite der Kernlage zu weisen, zwischen der Operation (b) des Stapelns der ersten Isolierschicht und der Operation (c) des Montierens des zweiten elektrischen Bauteils aufweist.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei die Kernlage ein Metallsubstrat ist.
- Verfahren nach Anspruch 14, wobei das Metallsubstrat Aluminium (Al), Kupfer (Cu) oder rostfreien Stahl (SS) enthält.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei die Kernlage ein kupferkaschierter Schichtstoff (CCL) ist.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste und zweite elektronische Bauteil eine identische Größe und Form aufweisen.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste und zweite elektronische Bauteil in Bezug auf die Kernlage symmetrisch montiert sind.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei das erste oder zweite elektronische Bauteil auf der Kernlage mittels eines Chipklebers montiert ist, welcher dazwischen aufgetragen wird.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei die erste oder zweite Isolierschicht ein Prepreg (PPG) oder Ajinomoto-Aufbaufilm (ABF) ist und das Schaltungsmuster durch das Stapeln einer Kupferfolienschicht auf eine Oberfläche der ersten oder zweiten Isolierschicht gebildet ist.
- Verfahren nach einem der Ansprüche 11 oder 12, wobei die erste und zweite Isolierschicht RCC sind.
- Verfahren nach Anspruch 11, welches zudem das Perforieren mindestens eines Abschnitts der Kernlage zum Bilden mindestens einer Kernöffnung vor der Operation (d) des Stapelns der zweiten Isolierschicht und zudem das Bilden mindestens einer IVH, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, nach der Operation (d) des Stapelns der zweiten Isolierschicht aufweist.
- Verfahren nach Anspruch 12, welches zudem das Perforieren mindestens eines Abschnitts der Kernlage zum Bilden mindestens einer Kernöffnung vor der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht und zudem das Bilden mindestens einer IVH, welche die erste Isolierschicht, zweite Isolierschicht und Kernlage durchdringt, nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht aufweist.
- Verfahren nach einem der Ansprüche 22 oder 23, wobei die Kernöffnung einen Querschnitt aufweist, welcher größer als der der IVH ist, um zuzulassen, dass die IVH die Kernlage durchdringt.
- Verfahren nach Anspruch 24, wobei eine Metallschicht auf einem Innenumfang der IVH gebildet und die Metallschicht mit dem Schaltungsmuster elektrisch verbunden ist.
- Verfahren nach Anspruch 11, welches zudem das Bilden mindestens einer ersten BVH (verdeckten Durchkontaktierung) in der ersten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des ersten elektronischen Bauteils und das Bilden mindestens einer zweiten BVH in der zweiten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des zweiten elektronischen Bauteils nach der Operation (d) des Stapelns der zweiten Isolierschicht aufweist.
- Verfahren nach Anspruch 12, welches zudem das Bilden mindestens einer BVH (verdeckten Durchkontaktierung) in der ersten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des ersten elektronischen Bauteils und das Bilden mindestens einer zweiten BVH in der zweiten Isolierschicht in Übereinstimmung mit einer Position mindestens einer Elektrode des zweiten elektronischen Bauteils nach der Operation (b) des Stapelns der ersten Isolierschicht und Stapelns der zweiten Isolierschicht aufweist.
- Verfahren nach einem der Ansprüche 26 oder 27, wobei eine Plattierungsschicht auf mindestens einer Oberfläche der mindestens einen ersten BVH und der mindestens zweiten BVH gebildet ist.
- Verfahren nach einem der Ansprüche 11 oder 12, welches zudem das Stapeln einer Isolierschicht und Plattierungsschicht auf das Schaltungsmuster und das Bilden einer Außenschichtschaltung auf der Plattierungssicht aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2005-0122289 | 2005-12-13 | ||
KR1020050122289A KR100656751B1 (ko) | 2005-12-13 | 2005-12-13 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102006057542A1 true DE102006057542A1 (de) | 2007-07-05 |
Family
ID=37733069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006057542A Ceased DE102006057542A1 (de) | 2005-12-13 | 2006-12-06 | Leiterplatte mit eingebetteten elektronischen Bauteilen und Herstellungsverfahren derselben |
Country Status (5)
Country | Link |
---|---|
US (3) | US7697301B2 (de) |
JP (1) | JP2007165888A (de) |
KR (1) | KR100656751B1 (de) |
CN (1) | CN1984533B (de) |
DE (1) | DE102006057542A1 (de) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BR0315570A (pt) | 2002-10-22 | 2005-08-23 | Jason A Sullivan | Módulo de controle de processamento não-periféricos possuindo propriedades aperfeiçoadas de dissipação de calor |
WO2004038527A2 (en) | 2002-10-22 | 2004-05-06 | Isys Technologies | Systems and methods for providing a dynamically modular processing unit |
CA2504222C (en) | 2002-10-22 | 2012-05-22 | Jason A. Sullivan | Robust customizable computer processing system |
KR100704919B1 (ko) * | 2005-10-14 | 2007-04-09 | 삼성전기주식회사 | 코어층이 없는 기판 및 그 제조 방법 |
CN101512761A (zh) * | 2006-09-01 | 2009-08-19 | 株式会社村田制作所 | 电子部件装置及其制造方法与电子部件组件及其制造方法 |
KR20080076241A (ko) * | 2007-02-15 | 2008-08-20 | 삼성전기주식회사 | 전자소자 내장 인쇄회로기판 및 그 제조방법 |
KR100858032B1 (ko) | 2007-02-27 | 2008-09-10 | 대덕전자 주식회사 | 능동 소자 내장형 인쇄회로기판 및 제조 방법 |
DE102007015819A1 (de) * | 2007-03-30 | 2008-10-09 | Robert Bosch Gmbh | Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe |
CN101296566B (zh) * | 2007-04-29 | 2011-06-22 | 鸿富锦精密工业(深圳)有限公司 | 电气元件载板及其制造方法 |
KR100996914B1 (ko) * | 2008-06-19 | 2010-11-26 | 삼성전기주식회사 | 칩 내장 인쇄회로기판 및 그 제조방법 |
DE102008040488A1 (de) * | 2008-07-17 | 2010-01-21 | Robert Bosch Gmbh | Elektronische Baueinheit und Verfahren zu deren Herstellung |
US8390083B2 (en) * | 2009-09-04 | 2013-03-05 | Analog Devices, Inc. | System with recessed sensing or processing elements |
US20110067910A1 (en) * | 2009-09-18 | 2011-03-24 | International Business Machines Corporation | Component securing system and associated method |
TWI392405B (zh) * | 2009-10-26 | 2013-04-01 | Unimicron Technology Corp | 線路結構 |
KR101119303B1 (ko) * | 2010-01-06 | 2012-03-20 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
CN102208292A (zh) * | 2010-03-30 | 2011-10-05 | 深圳富泰宏精密工业有限公司 | 便携式电子装置按键结构 |
US20110253439A1 (en) * | 2010-04-20 | 2011-10-20 | Subtron Technology Co. Ltd. | Circuit substrate and manufacturing method thereof |
US20120002455A1 (en) * | 2010-06-07 | 2012-01-05 | Sullivan Jason A | Miniturization techniques, systems, and apparatus relatng to power supplies, memory, interconnections, and leds |
WO2012051340A1 (en) | 2010-10-12 | 2012-04-19 | Analog Devices, Inc. | Microphone package with embedded asic |
US9324673B2 (en) * | 2011-06-23 | 2016-04-26 | Stats Chippac Ltd. | Integrated circuit packaging system with wafer level reconfiguration and method of manufacture thereof |
KR20130014122A (ko) * | 2011-07-29 | 2013-02-07 | 삼성전기주식회사 | 전자 소자 내장 인쇄회로기판 및 그 제조방법 |
JP2013182076A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 映像表示装置および発光装置 |
US9704780B2 (en) * | 2012-12-11 | 2017-07-11 | STATS ChipPAC, Pte. Ltd. | Semiconductor device and method of forming low profile fan-out package with vertical interconnection units |
US9161454B2 (en) * | 2012-12-24 | 2015-10-13 | Unimicron Technology Corp. | Electrical device package structure and method of fabricating the same |
TWI491017B (zh) * | 2013-04-25 | 2015-07-01 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
JP6103054B2 (ja) * | 2013-06-18 | 2017-03-29 | 株式会社村田製作所 | 樹脂多層基板の製造方法 |
CN104576883B (zh) | 2013-10-29 | 2018-11-16 | 普因特工程有限公司 | 芯片安装用阵列基板及其制造方法 |
CN104684269B (zh) * | 2013-12-03 | 2017-09-05 | 旭景科技股份有限公司 | 具有嵌入式电子元件的印刷电路板及其制造方法 |
KR102237778B1 (ko) * | 2014-01-22 | 2021-04-09 | 엘지이노텍 주식회사 | 임베디드 인쇄회로기판 |
CN104409423B (zh) * | 2014-10-15 | 2017-06-30 | 香港应用科技研究院有限公司 | 具有提供多层压缩力的防分层结构的塑封器件 |
US10170403B2 (en) * | 2014-12-17 | 2019-01-01 | Kinsus Interconnect Technology Corp. | Ameliorated compound carrier board structure of flip-chip chip-scale package |
WO2016153871A1 (en) | 2015-03-23 | 2016-09-29 | Knowles Electronics, Llc | Embedded circuit in a mems device |
CN104810332A (zh) * | 2015-05-05 | 2015-07-29 | 三星半导体(中国)研究开发有限公司 | 一种扇出晶圆级封装件及其制造方法 |
US9666558B2 (en) | 2015-06-29 | 2017-05-30 | Point Engineering Co., Ltd. | Substrate for mounting a chip and chip package using the substrate |
CN105578762B (zh) * | 2016-02-25 | 2019-02-12 | Oppo广东移动通信有限公司 | 一种软硬结合板和移动终端 |
EP3433286A1 (de) | 2016-03-24 | 2019-01-30 | Celanese International Corporation | Wässrige vernetzbare polymerdispersionen |
CN109314064B (zh) | 2016-04-11 | 2022-05-17 | 奥特斯奥地利科技与系统技术有限公司 | 部件承载件的批量制造 |
JP6612723B2 (ja) * | 2016-12-07 | 2019-11-27 | 株式会社東芝 | 基板装置 |
JP7247046B2 (ja) * | 2019-07-29 | 2023-03-28 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175297A (ja) | 1987-12-28 | 1989-07-11 | Toshiba Corp | 多層印刷配線板装置 |
US5099309A (en) * | 1990-04-30 | 1992-03-24 | International Business Machines Corporation | Three-dimensional memory card structure with internal direct chip attachment |
JPH0823149A (ja) | 1994-05-06 | 1996-01-23 | Seiko Epson Corp | 半導体装置及びその製造方法 |
US5567657A (en) * | 1995-12-04 | 1996-10-22 | General Electric Company | Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers |
US5801072A (en) * | 1996-03-14 | 1998-09-01 | Lsi Logic Corporation | Method of packaging integrated circuits |
JP3420748B2 (ja) * | 2000-12-14 | 2003-06-30 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
KR100391094B1 (ko) * | 2001-02-22 | 2003-07-12 | 삼성전자주식회사 | 듀얼 다이 패키지와 그 제조 방법 |
US20020175402A1 (en) * | 2001-05-23 | 2002-11-28 | Mccormack Mark Thomas | Structure and method of embedding components in multi-layer substrates |
JP3733419B2 (ja) | 2001-07-17 | 2006-01-11 | 日立エーアイシー株式会社 | 電子部品内蔵型多層基板とその製造方法及びそれに使用するメタルコア基板 |
TW550997B (en) * | 2001-10-18 | 2003-09-01 | Matsushita Electric Ind Co Ltd | Module with built-in components and the manufacturing method thereof |
US6709897B2 (en) | 2002-01-15 | 2004-03-23 | Unimicron Technology Corp. | Method of forming IC package having upward-facing chip cavity |
JP2003249763A (ja) * | 2002-02-25 | 2003-09-05 | Fujitsu Ltd | 多層配線基板及びその製造方法 |
US20050005504A1 (en) | 2003-06-30 | 2005-01-13 | Munagavalasa Murthy S. | Volatile insect control sheet and method of manufacture thereof |
JP4114629B2 (ja) | 2004-04-23 | 2008-07-09 | 松下電工株式会社 | 部品内蔵回路板及びその製造方法 |
JP4339739B2 (ja) | 2004-04-26 | 2009-10-07 | 太陽誘電株式会社 | 部品内蔵型多層基板 |
KR100619367B1 (ko) * | 2004-08-26 | 2006-09-08 | 삼성전기주식회사 | 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법 |
US7504706B2 (en) * | 2005-10-21 | 2009-03-17 | E. I. Du Pont De Nemours | Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof |
-
2005
- 2005-12-13 KR KR1020050122289A patent/KR100656751B1/ko not_active IP Right Cessation
-
2006
- 2006-12-06 DE DE102006057542A patent/DE102006057542A1/de not_active Ceased
- 2006-12-08 JP JP2006332078A patent/JP2007165888A/ja active Pending
- 2006-12-12 CN CN2006101672694A patent/CN1984533B/zh not_active Expired - Fee Related
- 2006-12-13 US US11/637,664 patent/US7697301B2/en not_active Expired - Fee Related
-
2010
- 2010-02-16 US US12/656,781 patent/US20100154210A1/en not_active Abandoned
-
2012
- 2012-09-14 US US13/617,694 patent/US20130042472A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2007165888A (ja) | 2007-06-28 |
US20100154210A1 (en) | 2010-06-24 |
KR100656751B1 (ko) | 2006-12-13 |
US7697301B2 (en) | 2010-04-13 |
CN1984533A (zh) | 2007-06-20 |
US20070132536A1 (en) | 2007-06-14 |
CN1984533B (zh) | 2011-09-21 |
US20130042472A1 (en) | 2013-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102006057542A1 (de) | Leiterplatte mit eingebetteten elektronischen Bauteilen und Herstellungsverfahren derselben | |
DE69634597T2 (de) | Mehrschichtige leiterplatte, vorgefertigtes material für diese leiterplatte, verfahren zur herstellung einer mehrschichtigen leiterplatte, packung elektronischer bauelemente und verfahren zur herstellung vertikaler, elektrisch leitender verbindungen | |
DE102006051762B4 (de) | Hochdichte Leiterplatte und Verfahren zu ihrer Herstellung | |
DE69730629T2 (de) | Leiterplatte und Elektronikkomponente | |
DE4125879C2 (de) | Leiterplatten und Verfahren zu ihrer Herstellung | |
DE60300619T2 (de) | Verfahren zum einbetten einer komponente in eine basis und zur bildung eines kontakts | |
DE60031680T2 (de) | Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte | |
DE2702844C2 (de) | Verfahren zur Herstellung einer vielschichtigen gedruckten Schaltung | |
DE69934674T2 (de) | Methode zur herstellung von multifunktionellen mikrowellen-modulen aus fluoropolymer kompositsubstraten | |
DE19681758B4 (de) | Einseitiges Schaltkreissubstrat für mehrlagige Schaltkreisplatine, mehrlagige Schaltkreisplatine und Verfahren zur Herstellung selbiger | |
DE112004001727B4 (de) | Verfahren zur Herstellung eines elektronischen Moduls | |
DE3020196C2 (de) | Mehrebenen-Leiterplatte und Verfahren zu deren Herstellung | |
DE3545989C2 (de) | ||
DE112012003002T5 (de) | Herstellungsverfahren einer starrflexiblen gedruckten Leiterplatte und starrflexible gedruckte Leiterplatte | |
EP0175045A2 (de) | Verfahren zur Herstellung von durchkontaktierten flexiblen Leiterplatten für hohe Biegebeanspruchung | |
DE2144137A1 (de) | Verfahren zum Herstellen der Löcher für die Verbindungen zwischen elektrischen, parallel übereinander liegenden Schaltungslagen einer Mehrlagen-Schaltungspackung | |
EP0700630B1 (de) | Folienleiterplatten und verfahren zu deren herstellung | |
DE102007005920A1 (de) | Leiterplatte mit einem eingebetteten Nacktchip und Verfahren derselben | |
DE10392162T5 (de) | Schaltkreiskarte und Schaltkreiskartenverbindungsstruktur | |
DE102006044369B4 (de) | Verfahren zum Herstellen eines Substrates mit einem Hohlraum | |
DE102004047045A1 (de) | Verfahren zur Herstellung einer gedruckten Leiterplatte in paralleler Weise | |
DE102007029713A1 (de) | Leiterplatte und Verfahren zu deren Herstellung | |
DE10317675B4 (de) | Keramisches Multilayersubstrat und Verfahren zu seiner Herstellung | |
DE69637246T2 (de) | Leiterplatte zur montage elektronischer bauelemente | |
DE69921893T2 (de) | Leitfähige Pastenzusammensetzung zum Füllen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |