KR20130014122A - 전자 소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20130014122A
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electronic
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이승은
김현호
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Abstract

본 발명은 캐비티가 형성된 기판, 캐비티에 내장되는 복수 개의 전자 소자, 복수 개의 전자 소자 사이에 삽입되는 금속 부재 및 복수 개의 전자 소자를 커버하도록 기판의 양면에 형성되는 절연층을 포함하는 전자 소자 내장 인쇄회로기판으로 방열 특성을 보다 효과적으로 향상시킬 수 있다.

Description

전자 소자 내장 인쇄회로기판 및 그 제조방법{Electronic components embedded PCB and method for manufacturing thereof}
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 전자 소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자 산업의 발달로 인하여 전자 부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이에 따라 전자 부품이 탑재되는 인쇄회로기판 또한 고밀도 배선화 및 박판화가 요구되고 있다.
이러한 요구를 반영하기 위해서 기존의 부품 실장 방식과는 다른 부품 실장 방식이 제안되고 있는데, 능동 소자나 수동 소자와 같은 전자 부품을 인쇄회로기판의 내부에 장착하여 부품의 고밀도화 및 신뢰성 향상 또는 유기적인 결합을 통한 패키지 자체의 성능 향상 등을 추구하는 임베디드(embedded) 인쇄회로기판이 바로 그것이다.
상기와 같은 임베디드 인쇄회로기판은 이미 제작된 코어 기판에 전자 소자를 삽입하기 위한 개구부를 형성한 후, 개구부에 전자 소자를 내장하여 절연 재료를 전자 소자와 코어 기판 사이에 채움으로써 내장된 전자 소자를 고정하는 방식을 사용하였다.
그러나, 종래의 임베디드 인쇄회로기판은 전자 소자를 구동함에 따라 발생하는 열로 인해 전자 소자가 내장된 부분이나 와이어 본딩(wire bonding)으로 연결된 부분이 손상되는 문제점이 있었으며, 이로 인해, 임베디드 인쇄회로기판의 신뢰성이 저하되는 문제점이 있다.
특히, 부품의 고밀도화에 따라 복수 개의 전자 소자를 코어 기판의 개구부에 내장할 경우, 이러한 문제점은 더욱 커지게 되었다.
본 발명의 사상은 복수 개의 전자 소자를 기판의 캐비티에 내장할 경우, 복수 개의 전자 소자 사이에 금속 부재를 삽입함으로써 방열 특성을 효과적으로 향상시킬 수 있는 전자 소자 내장 인쇄회로기판 및 그 제조방법을 제공함에 있다.
이를 위해 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판은 캐비티가 형성된 기판; 상기 캐비티에 내장되는 복수 개의 전자 소자; 상기 복수 개의 전자 소자 사이에 삽입되는 금속 부재; 상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 형성되는 절연층을 포함한다.
또한, 상기 절연층의 표면에 형성된 회로 패턴; 상기 회로 패턴과 상기 복수 개의 전자 소자를 각각 전기적으로 연결하는 복수 개의 비아를 더 포함할 수 있다.
이때, 상기 복수 개의 비아는 상기 회로 패턴과 상기 금속 부재를 각각 전기적으로 더 연결할 수 있다.
그리고, 상기 캐비티는 인터커넥션(interconnection)을 위해 내면이 금속으로 도포될 수 있다.
게다가, 상기 금속 부재는 상기 캐비티와 동일한 너비를 가질 수 있다.
또, 상기 복수 개의 전자 소자는 병렬적으로 내장될 수 있다.
아울러, 상기 기판은 절연 기판일 수 있다.
또한, 상기 각 전자 소자 및 상기 금속 부재 사이에 개재되는 접착층을 더 포함할 수 있다.
게다가, 상기 접착층은 금속 성분이 함유된 재질로 이루어질 수 있다.
한편, 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판의 제조방법은 기판에 캐비티를 형성하는 단계; 상기 캐비티에 제1 전자 소자를 내장하는 단계; 상기 제1 전자 소자의 일면에 금속 부재를 실장하는 단계; 상기 금속 부재의 일면에 제2 전자 소자를 내장하는 단계; 상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계를 포함한다.
상기 캐비티에 제1 전자 소자를 내장하는 단계 이전에, 상기 기판의 하면에 상기 캐비티를 커버하도록 고정 테이프를 부착하는 단계를 더 포함할 수 있다.
상기 캐비티에 제1 전자 소자를 내장하는 단계 이후에, 상기 제1 전자 소자의 일면에 제1 접착층을 도포하는 단계를 더 포함할 수 있다.
상기 제1 전자 소자의 일면에 금속 부재를 실장하는 단계 이후에, 상기 금속 부재의 일면에 제2 접착층을 도포하는 단계를 더 포함할 수 있다.
상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계는, 상기 제2 전자 소자를 커버하도록 상기 기판의 상면에 제1 절연층을 형성하는 단계; 상기 고정 테이프를 제거하는 단계; 상기 제1 전자 소자를 커버하도록 상기 기판의 하면에 제2 절연층을 형성하는 단계를 포함할 수 있다.
상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계 이후에, 상기 절연층에 회로 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계 이후에, 상기 회로 패턴과 상기 복수 개의 전자 소자를 각각 전기적으로 연결하는 복수 개의 비아를 형성하는 단계를 더 포함할 수 있다.
이때, 상기 복수 개의 비아는 상기 회로 패턴과 상기 금속 부재를 각각 전기적으로 더 연결할 수 있다.
상기 기판에 캐비티를 형성하는 단계 이후에, 인터커넥션(interconnection)을 위해 상기 캐비티의 내면을 금속으로 도포하는 단계를 더 포함할 수 있다.
그리고, 상기 금속 부재는 상기 캐비티와 동일한 너비를 가질 수 있다.
상기 캐비티에 제1 전자 소자를 내장하는 단계 이후에, 상기 제1 전자 소자의 일면에 제1 접착층을 개재하는 단계를 더 포함하고, 상기 제1 전자 소자의 일면에 상기 금속 부재를 실장하는 단계 이후에, 상기 금속 부재의 일면에 제2 접착층을 개재하는 단계를 더 포함할 수 있다.
상술한 바와 같이 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판 및 그 제조방법에 따르면, 복수 개의 전자 소자를 기판의 캐비티에 내장할 경우, 복수 개의 전자 소자 사이에 금속 부재를 삽입함으로써 방열 특성을 효과적으로 향상시킬 수 있는 장점이 있다.
이에 따라, 캐비티에 내장되는 전자 소자의 수를 더욱 증가시킬 수 있기 때문에 부품의 고밀도화에 대한 요구를 충족시킬 수 있는 장점이 있다.
그리고, 캐비티 및 금속 부재를 동일한 너비로 가공하여 금속 부재가 캐비티의 내면에 있는 금속과 접하게 함으로써 금속 부재로 전달된 열을 용이하게 외부로 배출시킬 수 있는 장점이 있다.
또한, 금속 부재의 두께를 조절하여 캐비티에 내장된 전자 소자의 수평 위치를 균형있게 함으로써 전자 소자 내장 인쇄회로기판의 휘어짐을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도이다.
도 2 내지 도 8은 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도이다.
도 9는 본 발명의 다른 실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도이다.
도 10 내지 도 16은 본 발명의 다른 실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도이다.
도 17은 본 발명의 또 다른 실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도이다.
도 18 내지 도 24는 본 발명의 또 다른 실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도이다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도를 나타낸다.
도 1에 도시한 바와 같이, 전자 소자 내장 인쇄회로기판(100)은 기판(110), 캐비티(115), 복수 개의 전자 소자(120)(130), 금속 부재(140), 접착층(150), 절연층(160), 회로 패턴(170) 및 복수 개의 비아(180)를 포함하여 구성된다.
기판(110)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(112)이 형성될 수 있다.
캐비티(115)는 기판(110)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(120)(130)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(115)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판(110)에 형성될 수 있다.
복수 개의 전자 소자(120)(130)는 캐비티(115)에 병렬적으로 내장되는 수단으로서, DRAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다. 본 명세서에서 설명의 편의상 제1 및 제2 전자 소자(120)(130)를 예를 들어 설명하도록 한다.
금속 부재(140)는 제1 및 제2 전자 소자(120)(130) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있다. 상기와 같은 금속 부재(140)는 캐비티(115)에 제1 전자 소자(120)를 내장하고, 제1 전자 소자(120)의 일면에 금속 부재(140)를 실장한 후, 금속 부재(140)의 일면에 제2 전자 소자(130)를 내장함으로써 제1 및 제2 전자 소자(120)(130) 사이에 삽입될 수 있다.
그리고, 금속 부재(140)는 열전도도가 높기 때문에 제1 및 제2 전자 소자(120)(130)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
접착층(150)은 제1 전자 소자(120)와 금속 부재(140) 사이에 개재되는 제1 접착층(152) 및 금속 부재(140)와 제2 전자 소자(130) 사이에 개재되는 제2 접착층(154)을 포함하며, 제1 접착층(152) 및 제2 접착층(154)으로는 DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 금속 성분이 함유된 재질의 접착층(150)을 사용함으로써 방열 특성을 더욱 개선할 수 있다.
절연층(160)은 제1 및 제2 전자 소자(120)(130)를 커버하도록 기판(110)의 양면에 형성될 수 있다.
이러한 절연층(160)은 제2 전자 소자(130)를 커버하도록 기판(110)의 상면에 형성되는 제1 절연층(162) 및 제1 전자 소자(120)를 커버하도록 기판(110)의 하면에 형성되는 제2 절연층(164)을 포함하여 이루어지며, 이에 따라 제1 및 제2 전자 소자(120)(130)가 절연층(160)에 의해 매립될 수 있다.
회로 패턴(170)은 절연층(160)의 표면에 형성되며, 구리와 같은 전도성 물질로 이루어질 수 있다.
복수 개의 비아(180)는 회로 패턴(170)과 제1 및 제2 전자 소자(120)(130)를 각각 전기적으로 연결하며, 이에 따라 제1 및 제2 전자 소자(120)(130)가 외부와 전기적으로 연결될 수 있게 한다.
또한, 복수 개의 비아(180)는 회로 패턴(170)과 금속 부재(140)를 각각 전기적으로 연결하도록 구성될 수 있다. 이에 따라, 제1 및 제2 전자 소자(120)(130)에서 방출된 열을 효과적으로 외부로 방출할 수 있게 된다.
그리고, 복수 개의 비아(180)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(160)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
도 2 내지 도 8은 본 발명의 일실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도로서, 도 1에 도시한 전자 소자 내장 인쇄회로기판을 제조하는 과정에 대하여 설명하도록 한다.
도 2에 도시한 바와 같이, 기판(110)에 캐비티(115)를 형성한다.
이때, 기판(110)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(112)이 형성될 수 있다.
또한, 캐비티(115)는 기판(110)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(120)(130)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(115)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판(110)에 형성될 수 있다.
다음으로, 도 3과 같이, 기판(110)의 하면에 캐비티(115)를 커버하도록 고정 테이프(117)를 부착한다. 이때, 고정 테이프(117)는 제거 시 잔류물을 남기지 않는 내열 테이프로서, PI 재질로 이루어지는 테이프를 사용할 수 있다.
그리고, 도 4와 같이, 캐비티(115)에 제1 전자 소자(120)를 내장한다. 제1 전자 소자(120)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그 다음, 도 5에 도시한 바와 같이, 제1 전자 소자(120)의 일면에 제1 접착층(152)을 도포하고, 제1 전자 소자(120)의 일면(즉, 제1 접착층(152)의 일면)에 금속 부재(140)를 실장한다.
이때, 금속 부재(140)는 제1 및 제2 전자 소자(120)(130) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있으며, 열전도도가 높기 때문에 제1 및 제2 전자 소자(120)(130)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
게다가, 금속 부재(140)의 두께를 조절하여 캐비티(115)에 내장된 제1 및 제2 전자 소자(120)(130)의 수평 위치를 균형있게 함으로써 전자 소자 내장 인쇄회로기판(100)의 휘어짐을 방지할 수 있다.
그리고, 제1 접착층(152)은 제1 전자 소자(120)와 금속 부재(140) 사이에 개재되는 수단으로서, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 제1 접착층(152)에는 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
다음으로, 도 6과 같이, 금속 부재(140)의 일면에 제2 접착층(154)을 도포하고, 제2 접착층(154)의 일면에 제2 전자 소자(130)를 내장한다. 여기서, 제2 전자 소자(130)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그리고, 제2 접착층(154) 또한 제2 전자 소자(130)와 금속 부재(140) 사이에 개재되는 수단으로서, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 또한, 제2 접착층(154)도 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
그 후, 도 7과 같이, 제2 전자 소자(130)를 커버하도록 기판(110)의 상면에 제1 절연층(162)을 형성한 후, 회로 패턴(170)을 형성하기 위해 도금을 수행한다.
그 다음으로, 도 8에 도시한 바와 같이, 고정 테이프(117)를 제거한 후, 제1 전자 소자(120)를 커버하도록 기판(110)의 하면에 제2 절연층(164)을 형성한다. 이에 따라 제1 및 제2 전자 소자(120)(130)가 제1 및 제2 절연층(162)(164)에 의해 매립될 수 있다.
그리고, 제1 및 제2 절연층(162)(164)을 포함하는 절연층(160)의 표면에 회로 패턴(170)을 형성한다.
또한, 회로 패턴(170)과 제1 및 제2 전자 소자(120)(130)를 각각 전기적으로 연결하기 위해 복수 개의 비아(180)를 형성한다. 이에 따라, 제1 및 제2 전자 소자(120)(130)가 외부와 전기적으로 연결될 수 있으며, 또한, 복수 개의 비아(180)를 통해 회로 패턴(170)과 금속 부재(140)가 각각 전기적으로 연결되도록 구성함으로써 제1 및 제2 전자 소자(120)(130)에서 방출된 열을 효과적으로 외부로 방출할 수 있게 한다.
이러한 복수 개의 비아(180)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(160)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도를 나타낸다.
도 9에 도시한 바와 같이, 전자 소자 내장 인쇄회로기판(200)은 기판(210), 캐비티(215), 복수 개의 전자 소자(220)(230), 금속 부재(240), 접착층(250), 절연층(260), 회로 패턴(270) 및 복수 개의 비아(280)를 포함하여 구성된다.
기판(210)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(212)이 형성될 수 있다. 또한, 기판(210)의 내부에는 절연 기판의 양면 간의 전기적 연결을 위해 캐비티(215)의 내면이 금속(215a)으로 도포된 인터커넥션(interconnection)이 형성될 수 있다.
캐비티(215)는 기판(210)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(220(230)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(215)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판에 형성될 수 있다.
복수 개의 전자 소자(220)(230)는 캐비티(215)에 병렬적으로 내장되는 수단으로서, DRAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다. 본 명세서에서 설명의 편의상 제1 및 제2 전자 소자(220)(230)를 예를 들어 설명하도록 한다.
금속 부재(240)는 제1 및 제2 전자 소자(220)(230) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있다. 상기와 같은 금속 부재(240)는 캐비티(215)에 제1 전자 소자(220)를 내장하고, 제1 전자 소자(220)의 일면에 금속 부재(240)를 실장한 후, 금속 부재(240)의 일면에 제2 전자 소자(230)를 내장함으로써 제1 및 제2 전자 소자(220)(230) 사이에 삽입할 수 있다.
그리고, 금속 부재(240)는 열전도도가 높기 때문에 제1 및 제2 전자 소자(220)(230)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
또한, 금속 부재(240)의 두께를 조절하여 캐비티(215)에 내장된 제1 및 제2 전자 소자(220)(230)의 수평 위치를 균형있게 함으로써 전자 소자 내장 인쇄회로기판(200)의 휘어짐을 효과적으로 방지할 수 있는 장점이 있다.
접착층(250)은 제1 전자 소자(220)와 금속 부재(240) 사이에 개재되는 제1 접착층(252) 및 금속 부재(240)와 제2 전자 소자(230) 사이에 개재되는 제2 접착층(254)을 포함하며, 제1 접착층(252) 및 제2 접착층(254)으로는 DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 금속 성분이 함유된 재질의 접착층(250)을 사용함으로써 방열 특성을 더욱 개선할 수 있다.
절연층(260)은 제1 및 제2 전자 소자(220)(230)를 커버하도록 기판(210)의 양면에 형성될 수 있다.
이러한 절연층(260)은 제2 전자 소자(230)를 커버하도록 기판(210)의 상면에 형성되는 제1 절연층(262) 및 제1 전자 소자(220)를 커버하도록 기판(210)의 하면에 형성되는 제2 절연층(264)을 포함하여 이루어지며, 이에 따라 제1 및 제2 전자 소자(220)(230)가 절연층(260)에 의해 매립될 수 있다.
회로 패턴(270)은 절연층(260)의 표면에 형성되며, 구리와 같은 전도성 물질로 이루어질 수 있다.
복수 개의 비아(280)는 회로 패턴(270)과 제1 및 제2 전자 소자(220)(230)를 각각 전기적으로 연결하며, 이에 따라 제1 및 제2 전자 소자(220)(230)가 외부와 전기적으로 연결될 수 있게 한다.
또한, 복수 개의 비아(280)는 회로 패턴(270)과 금속 부재(240)를 각각 전기적으로 연결하도록 구성될 수 있다. 이에 따라, 제1 및 제2 전자 소자(220)(230)에서 방출된 열을 효과적으로 외부로 방출할 수 있게 된다.
그리고, 복수 개의 비아(280)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(260)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
도 10 내지 도 16은 본 발명의 다른 실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도로서, 도 9에 도시한 전자 소자 내장 인쇄회로기판을 제조하는 과정에 대하여 설명하도록 한다.
도 10에 도시한 바와 같이, 기판(210)에 캐비티(215)를 형성한다.
이때, 기판(110)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(212)이 형성될 수 있다. 또한, 기판(210)의 내부에는 절연 기판의 양면 간의 전기적 연결을 위해 캐비티(215)의 내면이 금속(215a)으로 도포된 인터커넥션(interconnection)이 형성될 수 있다.
그리고, 캐비티(215)는 기판(210)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(220)(230)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(215)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판에 형성될 수 있다.
도 11에 도시한 바와 같이, 기판(210)의 하면에 캐비티(215)를 커버하도록 고정 테이프(217)를 부착한다. 여기서, 고정 테이프(217)는 제거 시 잔류물을 남기지 않는 내열 테이프로서, PI 재질로 이루어지는 테이프를 사용할 수 있다.
다음으로, 도 12와 같이, 캐비티(215)에 제1 전자 소자(220)를 내장한다. 제1 전자 소자(220)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그리고, 도 13과 같이, 제1 전자 소자(220)의 일면에 제1 접착층(252)을 도포하고, 제1 전자 소자(220)의 일면(즉, 제1 접착층(252)의 일면)에 금속 부재(240)를 실장한다.
이때, 금속 부재(240)는 제1 및 제2 전자 소자(220)(230) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있으며, 열전도도가 높기 때문에 제1 및 제2 전자 소자(220)(230)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
또한, 제1 접착층(252)은 제1 전자 소자(220)와 금속 부재(240) 사이에 개재되는 수단, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 게다가, 제1 접착층(252)은 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
다음으로, 도 14와 같이, 금속 부재(240)의 일면에 제2 접착층(254)을 도포하고, 제2 접착층(254)의 일면에 제2 전자 소자(230)를 내장한다. 여기서, 제2 전자 소자(230)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그리고, 제2 접착층(254)은 제2 전자 소자(230)와 금속 부재(240) 사이에 개재되는 수단으로서, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 제2 접착층(254)은 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
그 후, 도 15와 같이, 제2 전자 소자(230)를 커버하도록 기판(210)의 상면에 제1 절연층(262)을 형성한 후, 회로 패턴(270)을 형성하기 위해 도금을 수행한다.
그 다음으로, 도 16에 도시한 바와 같이, 고정 테이프(217)를 제거한 후, 제1 전자 소자(220)를 커버하도록 기판(210)의 하면에 제2 절연층(264)을 형성한다. 이에 따라 제1 및 제2 전자 소자(120)(130)가 제1 및 제2 절연층(262)(264)에 의해 매립될 수 있다.
그리고, 제1 및 제2 절연층(262)(264)을 포함하는 절연층(260)의 표면에 회로 패턴(270)을 형성한다.
또한, 회로 패턴(270)과 제1 및 제2 전자 소자(220)(230)를 각각 전기적으로 연결하기 위해 복수 개의 비아(280)를 형성한다. 이에 따라, 제1 및 제2 전자 소자(220)(230)가 외부와 전기적으로 연결될 수 있으며, 또한, 복수 개의 비아(280)를 통해 회로 패턴(270)과 금속 부재(240)가 각각 전기적으로 연결되도록 구성함으로써 제1 및 제2 전자 소자(220)(230)에서 방출된 열을 효과적으로 외부로 방출할 수 있게 한다.
이러한 복수 개의 비아(280)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(260)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
도 17은 본 발명의 또 다른 실시예에 의한 전자 소자 내장 인쇄회로기판을 나타내는 단면도를 나타낸다.
도 17에 도시한 바와 같이, 전자 소자 내장 인쇄회로기판(300)은 기판(310), 캐비티(315), 복수 개의 전자 소자(320)(330), 금속 부재(340), 접착층(350), 절연층(360), 회로 패턴(370) 및 복수 개의 비아(380)를 포함하여 구성된다.
기판(310)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(312)이 형성될 수 있다. 또한, 기판(310)의 내부에는 절연 기판의 양면 간의 전기적 연결을 위해 캐비티(215)의 내면이 금속(315a)으로 도포된 인터커넥션(interconnection)이 형성될 수 있다.
캐비티(315)는 기판(310)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(320)(330)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(315)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판(110)에 형성될 수 있다.
복수 개의 전자 소자(320)(330)는 캐비티(315)에 병렬적으로 내장되는 수단으로서, DRAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다. 본 명세서에서 설명의 편의상 제1 및 제2 전자 소자(320)(330)를 예를 들어 설명하도록 한다.
금속 부재(340)는 제1 및 제2 전자 소자(320)(330) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있다. 상기와 같은 금속 부재(340)는 캐비티(315)에 제1 전자 소자(320)를 내장하고, 제1 전자 소자(320)의 일면에 금속 부재(340)를 실장한 후, 금속 부재(340)의 일면에 제2 전자 소자(330)를 내장함으로써 제1 및 제2 전자 소자(320)(330) 사이에 삽입할 수 있다.
그리고, 금속 부재(340)는 열전도도가 높기 때문에 제1 및 제2 전자 소자(320)(330)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
게다가, 캐비티(315) 및 금속 부재(340)를 유사하거나 동일한 너비로 가공하여 금속 부재(340)가 캐비티(315)의 내면에 있는 금속(315a)과 접하게 함으로써 금속 부재(340)로 전달된 열을 용이하게 외부로 배출시킬 수 있는 장점이 있다.
또한, 금속 부재(340)의 두께를 조절하여 캐비티(315)에 내장된 제1 및 제2 전자 소자(320)(330)의 수평 위치를 균형있게 함으로써 전자 소자 내장 인쇄회로기판(300)의 휘어짐을 효과적으로 방지할 수 있는 장점이 있다.
접착층(350)은 제1 전자 소자(320)와 금속 부재(340) 사이에 개재되는 제1 접착층(352) 및 금속 부재(340)와 제2 전자 소자(330) 사이에 개재되는 제2 접착층(354)을 포함하며, 제1 접착층(352) 및 제2 접착층(354)으로는 DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 금속 성분이 함유된 재질의 접착층(350)을 사용함으로써 방열 특성을 더욱 개선할 수 있다.
절연층(360)은 제1 및 제2 전자 소자(320)(330)를 커버하도록 기판(310)의 양면에 형성될 수 있다.
이러한 절연층(360)은 제2 전자 소자(330)를 커버하도록 기판(310)의 상면에 형성되는 제1 절연층(362) 및 제1 전자 소자(320)를 커버하도록 기판(310)의 하면에 형성되는 제2 절연층(364)을 포함하여 이루어지며, 이에 따라 제1 및 제2 전자 소자(320)(330)가 절연층(360)에 의해 매립될 수 있다.
회로 패턴(370)은 절연층(360)의 표면에 형성되며, 구리와 같은 전도성 물질로 이루어질 수 있다.
복수 개의 비아(380)는 회로 패턴(370)과 제1 및 제2 전자 소자(320)(330)를 각각 전기적으로 연결하며, 이에 따라 제1 및 제2 전자 소자(320)(330)가 외부와 전기적으로 연결될 수 있게 한다.
그리고, 복수 개의 비아(380)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(360)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
도 18 내지 도 24는 본 발명의 또 다른 실시예에 의한 전자 소자 내장 인쇄회로기판의 제조과정을 나타내는 단면도로서, 도 17에 도시한 전자 소자 내장 인쇄회로기판을 제조하는 과정에 대하여 설명하도록 한다.
도 18에 도시한 바와 같이, 기판(310)에 캐비티(315)를 형성한다.
이때, 기판(310)은 절연 기판으로 이루어질 수 있으며, 절연 기판의 양면 중 적어도 어느 하나의 면에 회로 패턴(312)이 형성될 수 있다. 또한, 기판(310)의 내부에는 절연 기판의 양면 간의 전기적 연결을 위해 캐비티(315)의 내면이 금속(315a)으로 도포된 인터커넥션(interconnection)이 형성될 수 있다.
그리고, 캐비티(315)는 기판(310)의 일면으로부터 타면까지 관통하여 형성될 수 있으며, 복수 개의 전자 소자(320)(330)가 내장될 위치에 상응하여 가공될 수 있다. 보다 구체적으로, 캐비티(315)는 레이저 컷팅(laser cutting), 라우팅(routing) 또는 펀칭(punching) 등의 방식을 이용하여 기판에 형성될 수 있다.
도 19에 도시한 바와 같이, 기판(310)의 하면에 캐비티(315)를 커버하도록 고정 테이프(317)를 부착한다. 여기서, 고정 테이프(317)는 제거 시 잔류물을 남기지 않는 내열 테이프로서, PI 재질로 이루어지는 테이프를 사용할 수 있다.
다음으로, 도 20과 같이, 캐비티(315)에 제1 전자 소자(320)를 내장한다. 제1 전자 소자(320)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그리고, 도 21과 같이, 제1 전자 소자(320)의 일면에 제1 접착층(352)을 도포하고, 제1 전자 소자(320)의 일면(즉, 제1 접착층(352)의 일면)에 금속 부재(340)를 실장한다.
이때, 금속 부재(340)는 제1 및 제2 전자 소자(320)(330) 사이에 삽입되는 수단으로서, 판 형상으로 이루어질 수 있으며, 열전도도가 높기 때문에 제1 및 제2 전자 소자(320)(330)에서 발생하는 열을 효과적으로 방출하여 방열 특성을 개선할 수 있다.
또한, 캐비티(315) 및 금속 부재(340)를 유사하거나 동일한 너비로 가공하여 금속 부재(340)가 캐비티(315)의 내면에 있는 금속(315a)과 접하게 함으로써 금속 부재(340)로 전달된 열을 용이하게 외부로 배출시킬 수 있는 장점이 있다.
그리고, 금속 부재(340)의 두께를 조절하여 캐비티(315)에 내장된 제1 및 제2 전자 소자(320)(330)의 수평 위치를 균형있게 함으로써 전자 소자 내장 인쇄회로기판(300)의 휘어짐을 효과적으로 방지할 수 있는 장점이 있다.
또한, 제1 접착층(352)은 제1 전자 소자(320)와 금속 부재(340) 사이에 개재되는 수단, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 게다가, 제1 접착층(352)은 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
다음으로, 도 22와 같이, 금속 부재(340)의 일면에 제2 접착층(354)을 도포하고, 제2 접착층(354)의 일면에 제2 전자 소자(330)를 내장한다. 여기서, 제2 전자 소자(330)는 RAM 또는 NAND flash 등과 같은 복수 개의 칩(chip)으로 구성될 수 있다.
그리고, 제2 접착층(354)은 제2 전자 소자(330)와 금속 부재(340) 사이에 개재되는 수단으로서, DAF(Die Attach Film), NCA(Non Conductive Adhesive) 또는 에폭시(epoxy) 등이 사용될 수 있다. 이외에 제2 접착층(354)은 금속 성분이 함유된 재질을 사용하여 방열 특성이 더욱 개선되도록 구성할 수도 있다.
그 후, 도 23과 같이, 제2 전자 소자(330)를 커버하도록 기판(310)의 상면에 제1 절연층(362)을 형성한 후, 회로 패턴(370)을 형성하기 위해 도금을 수행한다.
그 다음으로, 도 24에 도시한 바와 같이, 고정 테이프(317)를 제거한 후, 제1 전자 소자(320)를 커버하도록 기판(310)의 하면에 제2 절연층(364)을 형성한다. 이에 따라 제1 및 제2 전자 소자(320)(330)가 제1 및 제2 절연층(362)(364)에 의해 매립될 수 있다.
그리고, 제1 및 제2 절연층(362)(364)을 포함하는 절연층(360)의 표면에 회로 패턴(370)을 형성한다.
또한, 회로 패턴(370)과 제1 및 제2 전자 소자(320)(330)를 각각 전기적으로 연결하기 위해 복수 개의 비아(380)를 형성한다. 이에 따라, 제1 및 제2 전자 소자(320)(330)가 외부와 전기적으로 연결될 수 있으며, 또한, 복수 개의 비아(380)를 통해 회로 패턴(370)과 금속 부재(340)가 각각 전기적으로 연결되도록 구성함으로써 제1 및 제2 전자 소자(320)(330)에서 방출된 열을 효과적으로 외부로 방출할 수 있게 한다.
이러한 복수 개의 비아(380)는 레이저 드릴이나 리소그래피 방식을 이용하여 비아홀을 천공하고, 절연층(360)의 일면에 구리와 같은 전도성 물질을 도금하여 비아홀을 충전함으로써 형성될 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
100, 200, 300. 전자 소자 내장 인쇄회로기판
110, 210, 310. 기판
120, 220, 320. 제1 전자 소자
130, 230, 330. 제2 전자 소자
140, 240, 340. 금속 부재

Claims (20)

  1. 캐비티가 형성된 기판;
    상기 캐비티에 내장되는 복수 개의 전자 소자;
    상기 복수 개의 전자 소자 사이에 삽입되는 금속 부재;
    상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 형성되는 절연층을 포함하는 전자 소자 내장 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 절연층의 표면에 형성된 회로 패턴;
    상기 회로 패턴과 상기 복수 개의 전자 소자를 각각 전기적으로 연결하는 복수 개의 비아를 더 포함하는 전자 소자 내장 인쇄회로기판.
  3. 제 2 항에 있어서,
    상기 복수 개의 비아는,
    상기 회로 패턴과 상기 금속 부재를 각각 전기적으로 더 연결하는 전자 소자 내장 인쇄회로기판.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 캐비티는,
    인터커넥션(interconnection)을 위해 내면이 금속으로 도포되는 전자 소자 내장 인쇄회로기판.
  5. 제 4 항에 있어서,
    상기 금속 부재는,
    상기 캐비티와 동일한 너비를 갖는 전자 소자 내장 인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 복수 개의 전자 소자는,
    병렬적으로 내장되는 전자 소자 내장 인쇄회로기판.
  7. 제 1 항에 있어서,
    상기 기판은,
    절연 기판인 전자 소자 내장 인쇄회로기판.
  8. 제 1 항에 있어서,
    상기 각 전자 소자 및 상기 금속 부재 사이에 개재되는 접착층을 더 포함하는 전자 소자 내장 인쇄회로기판.
  9. 제 8 항에 있어서,
    상기 접착층은,
    금속 성분이 함유된 재질로 이루어지는 전자 소자 내장 인쇄회로기판.
  10. 기판에 캐비티를 형성하는 단계;
    상기 캐비티에 제1 전자 소자를 내장하는 단계;
    상기 제1 전자 소자의 일면에 금속 부재를 실장하는 단계;
    상기 금속 부재의 일면에 제2 전자 소자를 내장하는 단계;
    상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 캐비티에 제1 전자 소자를 내장하는 단계 이전에,
    상기 기판의 하면에 상기 캐비티를 커버하도록 고정 테이프를 부착하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 캐비티에 제1 전자 소자를 내장하는 단계 이후에,
    상기 제1 전자 소자의 일면에 제1 접착층을 도포하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 전자 소자의 일면에 금속 부재를 실장하는 단계 이후에,
    상기 금속 부재의 일면에 제2 접착층을 도포하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  14. 제 11 항에 있어서,
    상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계는,
    상기 제2 전자 소자를 커버하도록 상기 기판의 상면에 제1 절연층을 형성하는 단계;
    상기 고정 테이프를 제거하는 단계;
    상기 제1 전자 소자를 커버하도록 상기 기판의 하면에 제2 절연층을 형성하는 단계를 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  15. 제 10 항에 있어서,
    상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계 이후에,
    상기 절연층에 회로 패턴을 형성하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 복수 개의 전자 소자를 커버하도록 상기 기판의 양면에 절연층을 형성하는 단계 이후에,
    상기 회로 패턴과 상기 복수 개의 전자 소자를 각각 전기적으로 연결하는 복수 개의 비아를 형성하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  17. 제 16 항에 있어서,
    상기 복수 개의 비아는,
    상기 회로 패턴과 상기 금속 부재를 각각 전기적으로 더 연결하는 전자 소자 내장 인쇄회로기판의 제조방법.
  18. 제 10 항에 있어서,
    상기 기판에 캐비티를 형성하는 단계 이후에,
    인터커넥션(interconnection)을 위해 상기 캐비티의 내면을 금속으로 도포하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
  19. 제 10 항에 있어서,
    상기 금속 부재는,
    상기 캐비티와 동일한 너비를 갖는 전자 소자 내장 인쇄회로기판의 제조방법.
  20. 제 10 항에 있어서,
    상기 캐비티에 제1 전자 소자를 내장하는 단계 이후에,
    상기 제1 전자 소자의 일면에 제1 접착층을 개재하는 단계를 더 포함하고,
    상기 제1 전자 소자의 일면에 상기 금속 부재를 실장하는 단계 이후에,
    상기 금속 부재의 일면에 제2 접착층을 개재하는 단계를 더 포함하는 전자 소자 내장 인쇄회로기판의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015199394A1 (ko) * 2014-06-23 2015-12-30 삼성전기 주식회사 회로기판 및 회로기판 조립체
KR20160055457A (ko) * 2014-11-10 2016-05-18 삼성전기주식회사 열전 모듈을 갖는 기판, 반도체 패키지 및 이들의 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
SG10201400396WA (en) 2014-03-05 2015-10-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and stacked package module with the same
SG10201400390YA (en) 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
JP2016015432A (ja) * 2014-07-03 2016-01-28 イビデン株式会社 回路基板及びその製造方法
JP2016025143A (ja) * 2014-07-17 2016-02-08 イビデン株式会社 回路基板及びその製造方法
TWI601467B (zh) * 2015-05-14 2017-10-01 欣興電子股份有限公司 電路板結構及其製造方法
CN106304634B (zh) * 2015-05-20 2019-03-19 欣兴电子股份有限公司 电路板结构及其制造方法
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9706639B2 (en) * 2015-06-18 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Circuit board and method of manufacturing the same
KR102565119B1 (ko) * 2016-08-25 2023-08-08 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
US10643919B2 (en) * 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN112201652A (zh) * 2019-07-07 2021-01-08 深南电路股份有限公司 线路板及其制作方法
EP3836208A1 (en) * 2019-11-19 2021-06-16 Mitsubishi Electric R & D Centre Europe B.V. Method and system for interconnecting a power device embedded in a substrate using conducting paste into cavities
JP7161629B1 (ja) * 2021-03-05 2022-10-26 株式会社メイコー 部品内蔵基板、及びその製造方法
WO2024009554A1 (ja) * 2022-07-06 2024-01-11 株式会社村田製作所 基板及びモジュール

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100735759B1 (ko) * 2006-08-04 2007-07-06 삼성전자주식회사 다층 인쇄 회로 기판
KR101387701B1 (ko) * 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR100997524B1 (ko) * 2008-10-28 2010-11-30 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101077410B1 (ko) * 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015199394A1 (ko) * 2014-06-23 2015-12-30 삼성전기 주식회사 회로기판 및 회로기판 조립체
US10212803B2 (en) 2014-06-23 2019-02-19 Samsung Electro-Mechanics Co., Ltd. Circuit board and circuit board assembly
KR20160055457A (ko) * 2014-11-10 2016-05-18 삼성전기주식회사 열전 모듈을 갖는 기판, 반도체 패키지 및 이들의 제조방법

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